JPS6151696A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＦＡＭＯ３（フローティングゲート・アバランシェイン
ジェクション・絶縁ゲート電界効果トランジスタ）を記
憶素子（メモリセル）とするＥＦＲＯＭ　（エレクトリ
カリ・プログラマブル・リード・オンリー・メモリ）装
置に利用して有効な技術に関するものである。

〔背景技術〕

ＦＡＭＯＳ　（フローティング・アバランシュインジェ
クションＭＯ５ＦＥＴ）のような半導体素子を記憶素子
（メモリセル）とするＥＰＲＯＭ装置が公知である（例
えば、特開昭５４−１５２９３３号公報参照）。

本願出願人においては、こめ発明に先立って、第１図に
示すようなセンスアンプ回路を開発した。

このセンスアンプ回路は、ＮチャンネルＭＯＳＦＥＴと
ＰチャンネルＭＯＳＦＥＴとからなる０Ｍ０８回路によ
り構成され、メモリセルのアトレンジングにより共通デ
ータ線ＣＤに現れた記憶情報をＮチャンネル型のゲート
接地型増＠ＭＯ５ＦＥＴＱＩＩのソースに供給して、そ
のドレイン出力をＣＭＯＳインバータ回路によって構成
されたセンスアンプＳＡに伝えるものである。なお、上
記増幅ＭＯ５ＦＥＴＱＩ　１のドレインと電源端子との
間には、Ｐチャンネル型の負荷ＭＯＳＦＥＴＱ１２が設
けられる。なお、上記ゲート接地型増幅ＭＯＳＦＥＴＱ
Ｉ　１の怒度を高くするため、共通データ線ＣＤの電圧
を受けるＮチャンネル型の駆動ＭＯＳＦＥＴＱＩ　３と
Ｐチャンネル型の負荷ＭＯ５ＦＥＴＱＩ　４とにより構
成された反転増幅回路が設けられ、その出力電圧は上記
増幅ＭＯＳＦＥＴＱＩＩのゲートバイアス電圧として供
給される。これによって、共通データ線ＣＤの電位が比
較的低いレベルにあるときは、上記ｉ１！＃幅回路の出
力電圧は比較的高くされるため増幅ＭＯＳＦＥＴＱｌｌ
を比較的大きなコンダクタンス特性で動作状態にさせ、
共通データ線ＣＤの電位が比較的高いレベルにあるとき
は、上記反転増幅回路の出力電圧は比較的低くされるた
め増幅ＭＯＳ　Ｆ　ＥＴＱｌｌを比較的小さなコンダク
タンス特性で動作状態にさせるものである。

また、上記反転増幅回路の出力は、Ｎチャンネル型のプ
リチャージＭＯＳＦＥＴＱ２１のゲートに供給される。

このプリチャージＭＯ５ＦＥＴＱ２１のドレインと電源
端子Ｖｃｃとの間には、電流制限用のＰチャンネル型Ｍ
ＯＳＦＥＴＱ２２が設けられる。このＭＯ５ＦＥＴＱ２
２のゲートには、回路の接地電位が定常的に供給される
ことによって定常的にオン状態にされる。このプリチャ
ージＭＯＳＦＥＴＱ２１は、上記増幅ＭＯＳＦＥＴＱ１
１と類似の動作を行うことによって、共通データ線の信
号振幅を比較的小さい振幅にレベル制限させるものであ
る。

さらに、センスアンプの非動作期間での無駄な電流消費
を発生を防止するため、上記増幅ＭＯＳＦＥＴＱＩＩ及
びプリチャージＭＯ５ＦＥＴＱＩ４の共通接続されたゲ
ートと回路の接地電位点との間には、ＮチャンネルＭＯ
５ＦＥＴＱＩ　５が設けられ、このＭＯＳＦＥＴＱＩ　
５のゲートと、上記電流制限用のＰチャンネルＭＯＳＦ
ＥＴＱ１４のゲートには、センスアンプの動作タイミン
グ信号７τが供給される。非動作期間において、タイミ
ング信号ｒ下はハイレベルにされる。これにより、上記
ＰチャンネルＭＯ５ＦＥＴＱＩ　４はオフ状態にされ、
ＮチャンネルＭＯＳＦＥＴＱＩ　５はオン状態にされる
。上記ＭＯ５ＦＥＴＱＩ　５のオン状態により、増幅Ｍ
ＯＳＦＥＴＱＩ　１とプリチャージＭＯ５ＦＥＴＱ１３
は共にオフ状態にされる。

このセンスアンプ回路においては、次のような問題の生
じることが本’ｉ’ＪＭ８明者によって見い出された。

すなわち、チップ選択期間において、ワード線の選択レ
ベルによってオン状態（論理“１”書き込みされた）に
されたＦＡＭＯＳ　トランジスタの読み出しを行った場
合、上記共通データ線ＣＤの電位は比較的低いレベルに
される。この読み出しが終了した後、このＥＰＲＯＭが
チップ選択期間にされると、上記共通データ線ＣＤの電
位は、上記ＭＯＳ　Ｆ　ＥＴＱ　１１　、　Ｑ　２１　
カオ７状恕にされるため、上記比較的低いレベルを保持
し続けるものとなる。

次に、再びチップ選択状態にして、ワード線の選択レベ
ルによってオフ状！３（論理“０”書き込みされた）に
されたＦＡＭＯＳ　）ランジスクの読み出しを行う時、
論理“０”の読み出し動作速度が遅くなってしまう。こ
の理由は、第１にセンスアンプＳΔの！ｖＪ作タイミン
グ信号ｓｃのロウレベルへの変化によって上記プリチャ
ージＭＯ５ＦＥＴＱ２１、Ｑ２２を通した共通データ線
ＣＤのプリチャージが開始されるものであるため、論理
“０′の読み出しが遅くなってしまう。また、第２には
、上記反転増幅回路の利得特性は、専ら増幅ＭＯＳＦＥ
ＴＱＩ　１の感度との関係で設定されるものであるので
プリチャージＭＯＳＦＥＴＱ２１によるプリチャージ動
作速度を速くさせるような制御ができない。

〔発明の目的〕

この発明の目的は、読み出し動作の高速化を図った半導
体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、共通データ線の電圧を受けて増幅電圧を形成
する専用の反転増幅回路を設けて、この出力電圧により
共通データ線にプリチャージ電流を供給するプリチャー
ジＭＯＳＦＥＴを制御することによって高速にプリチャ
ージ動作を行なわせるものである。

〔実施例〕

第２図には、この発明をＥＰＲＯＭ装置に通用した場合
のメモリアレイ部の一実施例の回路図が示されている。

同図の各回路素子は、特に制限されないが、公知の０Ｍ
Ｏ３（相補型ＭＯ３）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基板ケートを構成する。Ｐチャンネ
ルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。

特に制限されないが、この実施例のこの実施例のＥＰＲ
ＯＭ装置は、図示しない外部端子から供給されるＸ、Ｙ
アドレス信号（図示せず）を受けるアドレスバッファを
通して形成された相補アドレス信号がアドレスデコーダ
ＤＣＲに供給される。

同図では、アドレスバッファとアドレスデコーダとが同
じ回路ブロックＸＡＤＢ−ＤＣＲ，ＹＡＤＢ　−ＤＣＲ
としてそれぞれ示されている。特に制限されないが、上
記アドレスバッファＸＡＤＢ。

ＹＡＤＢは、内部チップ選択信号ｃｓにより活性化され
、外部端子からのアドレス信号を取り込み、外部端子か
ら供給されたアドレス信号と同相の内部アドレス信号と
逆相のアドレス信号とからなる相補アドレス信号を形成
する。　アドレスデコーダＤＣＲ（Ｘ）は、その相補ア
ドレス信号に従ワたメモリアレイＭ−ＡＲＹのワード線
Ｗの選択信号を形成する。

アドレスデコーダＯＣＲ（Ｙ）は、その相補アドレス信
号に従ったメモリアレイＭ−ＡＲＹのデータＩＪｉｌＤ
の選択信号を形成する。

上記メモリアレイＭ　−Ａ　ＲＹは、代表として示され
ている複数のＦＡＭＯＳトランジスタ（不Ｊｍ発性メモ
リ素子・・Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１〜Ｑ６）と、
ワード線Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄ　ｎとにより
構成されている。メモリアレイＭ−ＡＲ’Ｙにおいて、
同じ行に配置されたＦＡＭＯ３Ｉ−ランジスタＱ１〜Ｑ
３（Ｑ４〜Ｑ（５）のコントロールゲートは、それぞれ
対応するワード線Ｗｌ　　（Ｗ２）に接続され、同じ列
に配置されたＦＡＭＯＳｔ−ランジスタＱｌ、Ｑ４〜Ｑ
３．Ｑ６のドレインは、それぞれ対応するデータ線Ｄ１
〜ｐｎに接続されている。上記ＦＡＭＯ３ｔ−ランジス
タの共通ソ・−ス線Ｃ５は、特に制限されないが、書込
み信号Ｗｅを受けるディプレッション型ＭＯＳＦＥＴＱ
ＩＯを介して接地されている。このＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ１０は、書き込み時に上記内部制御信号ｗｅＯロ
ウレベルによってそのコンダクタンスが比較的小さくさ
れる。これにより、共通ソース線Ｃ８の電位は、ＭＯＳ
ＦＥＴＱＩ　Ｏのコンダクタンスが比較的小さくされる
ことによって比較的高い電位にされる。この共通ソース
線ＣＳの電位が比較的高くされるとＦＡＭＯ３Ｉ−ラン
ジスクのしきい値電圧は比較的高くされる。したがって
、データ線に書き込み高電圧が供給され、ワード線が非
選択とされることによって非選択とされたＦＡＭＯ３）
ランジスタの実効的なしきい値電圧が高くされるため、
それに流れるリーク電流を小さくできる。

これによって、外部端子から供給される書き込み電流が
効率よく選択されたＦＡＭＯＳトランジスタに供給され
るので、効率的な書き込み動作を行うことができる。な
お、読み出し動作時には、上記制御信号ｗｅのハイレベ
ルによってＭＯＳＦＥＴＱＩＯのコンダクタンスは、比
較的大きくされる。これにより、読み出し速度を速くす
るものである。

上記各データ線Ｄ１〜ｌ）ｎは、上記アドレスデコーダ
ＤＣＲ（Ｙ）によって形成された選択信号を受けるカラ
ム（列）選択スイッチＭ　ＯＳ　Ｆ　Ｅ　ＴＱ７〜Ｑ９
を介して、共通データ線ＣＤに接続される。共通デーク
′線ＣＤには、外部端子Ｉ１０から人力される書込み信
号を受ける薔込み用のデータ人カバソフｙｌＪＩＢの出
力端子が接続される。

以上の各ＭＯＳＦＥＴは、ＮチャンネルＭＯＳＦＥＴに
より構成されている。

上記共通データ線ＣＤには、センスアンプＳＡの入力段
回路を構成し、次に説明すおプリチャージ回路と初段増
幅回路が設けられる。

上記共通データ線ＣＤには、ソースが接続されたＮチャ
ンネル型の増幅ＭＯ３ＦＥ’Ｉ”ＱＬＩが設けられる。

この増１ｊｉＭＯＳＦＥＴＱ１１のドレインと電源電圧
端子Ｖｃｃとの間には、Ｐチャンネル型の負荷ＭＯＳＦ
ＥＴＱＩ　２が設けられる。このＭＱＳＦＥＴＱ■２の
ゲートは、回路の接地電位が定常的に供給されることに
よって定常的にメーン状態にされる。

上記増幅ＭＯ５ＦＥＴＱＩ　２の感度を高くするため、
共通データ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯ
ＳＦＥＴＱＩ　３とＰチャンネル型の負荷ＭＯＳＦＥＴ
Ｑ１４とからなる反転増幅回路の入力である駆動ＭＯＳ
ＦＥＴＱＩ　３のゲートに供給される。この反転増幅回
路の出力電圧器よ、上記増幅ＭＯ５ＦＥＴＱＩ　１のゲ
ートに供給される。

さらに、センスアンプの非動作期間での無駄な電流消費
を防止するため、上記増幅ＭＯＳ　Ｆ　ＥＴＱｌｌのゲ
ートと回路の接地電位点との間に番よ、ＮチャンネルＭ
ＯＳＦＥＴＱＩ　５が設けられる。このＭＯＳＦＥＴＱ
１５と上記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートは
、共通にセンスアンプの動作タイミング信号７τが供給
される。

また、上記共通データ線ＣＤには、次のブ１ノチャージ
回路が設けられる。すなわち、上記共通データ線ＣＤの
電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１ＢとＰ
チャンネル型の負荷ＭＯ５ＦＥＴＱ１９とからなる反転
増幅回路の入力である駆動ＭＯ５ＦＥＴＱＩ　Ｏのゲー
トに供給される。

この反転増幅回路の出力電圧は、Ｎチャンネル型のプリ
チャージＭＯＳＦＥＴＱＩ　６のゲートに供給される。

このプリチャージＭＯＳＦＥＴＱ１６のソースは上記共
通データ線ＣＤに接続され、そのドレインと７ｆ１１ｆ
Ａ電圧Ｖｃｃとの間には、電流制限用のＰチャンネルＭ
Ｏ５ＦＥＴＱ１７が設けられる。また、チップ非選択時
における無効電流の発生を防止するため、上記プリチャ
ージＭＯ５ＦＥＴＱ１６のゲートと回路の接地電位点と
の間には、ＮチャンネルＭＯ３ＦＥ’ｌ’Ｑ２０が設け
られるとともに、そのゲートと上記ＰチャンネルＭＯ８
ＦＥＴＱ１７のゲートには、共通に内部チップ選択信号
−が供給される。これにより、チップ非選択状態では、
チップ選択信号Ｃｅはハイレベルにされるので、Ｎチャ
ンネルＭＯ５ＦＥＴＱ２０はオン状態にされ、上記プリ
チャージＩＶＩ　ＯＳ　Ｆ　Ｅ　ＴＱ１６をオフ状態さ
せる。また、Ｐチ中ンネルＭ、０５ＦＥＴＱ１７はオフ
状態にされる。

メモリセルの記憶情報の読み出し時において、アドレス
デコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択されたメ
モリセルには、上記ＭＯＳＦＥＴＱ１４を介してバイア
ス電圧が与えられる。選択されたメモリセルは、書込み
データに従って、ワード線選択レベルに対して、高いし
きい値電圧か又は低いしきい値電圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯＳＦＥＴＱＩ　１．Ｑ２０からの電流供給によって
比較的ハイレベルにされる。

−万、選択されたメモリセルがワード線選択レベルによ
ってオン状態にされている場合、共通データ線ＣＤは比
較的ロウレベルにされる。

この場合、共通データ線ＣＤのハイレベルは、上記比較
的低いレベルにされた反転増幅回路の出力電圧により制
御される増幅ＭＯＳＦＥＴＱＩ　１により比較的低（さ
れる。一方、共通データ線ＣＤのロウレベルは、上記比
較的高いレベルにされた反転増幅回路の出力電圧により
制御される増幅ＭＯＳＦＥＴＱＩ　１により比較的高く
される。このような共通データｌｆｔ　ＣＤのハイレベ
ルとロウレベルとを制限すると、この共通データ線ＣＤ
等に信号変化速度を制限する浮遊容量等の容量が存在す
るにかかわらずに、読み出しの高速化を図ることができ
る。すなわち、複数のメモリセルからのデータを次々に
読み出すような場合において共通データ線ＣＤの一方の
レベルが他方のレベルへ変化させられるまでの時間を短
くすることができる。

しかしながら、ＥＰＲＯＭが一旦チツブ非選択状態にさ
れると、前述のような論理“０”の反転読み出しが遅く
なってしまう。そこで、この実施例では、上記のような
プリチャージ回路が設けられるものである。すなわち、
このプリチャージ回路は、チップ選択状態にされると、
内部チップ選択信号「τのロウレベルへの変化によって
ＰチャンネルＭＯＳＦＥＴＱＩ　７はオン状態に、Ｎチ
ャンネルＭＯＳＦＥＴＱ２０はオフ状態にされるので、
前記のように共通データ線ＣＤの電位が回路の接地電位
付近までも低下していると、ＭＯＳＦＥＴＱ１Ｂ、Ｑ１
９からなる反転増幅回路の出力電圧が電源電圧Ｖｃｃ付
近の高い電圧値にされるので、プリチャージＭＯＳＦＥ
ＴＱＩ　６のコンダクタンス特性を大きくして、比較的
大きなプリチャージ電流を流してプリチャージを行う。

これによって、共通データ線ＣＤの電位は比較的速く読
み出しハイレベルとロウレベルのはソ′中間レベルまで
立ち上げられる。このようなプリチャージレベルに達す
ると、上記反転増幅回路の出力はプリチャージＭＯＳＦ
ＥＴＱＩ　６をオフ状態にさせるような低い電圧を形成
してプリチャージを終了させるものである。

一方、センスアンプ回路側は、上記テップ選択によりア
ドレス信号が供給され、そのアドレス指定に従ったメモ
リセルの選択動作を待ってタイミング信号＝はロウレベ
ルにされる。これにより、上記同様にＰチャンネルＭＯ
５ＦＥＴＱ１４はオン状態に、ＮチャンネルＭＯ８ＦＥ
ＴＱ１５はオフ状態？、こされて、前記同様な増幅動作
を行うものである。

なお、上記増幅用のＭＯＳＦＥＴＱＩ　１は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回路によって構成されたセンスアンプＳ
Ａに伝える。そして、このセンスアンプＳＡの出力信号
は、データ出力バッフ７　Ｄ　ＯＢを介して上記外部端
子Ｉ１０から送出される。

タイミング制御回路Ｃ０ＮＴは、外部端子ＧＥ。

ＯＥ、ＰＧＭ及びｖｐｐに供給されるチップ１°ネーブ
ル信号、アウトプットイネーブル信号、プログラム信号
及び書込め用高電圧に応じて、内部制御信号四、Ｗｅ、
ＳＣ等のタイミング信号、及びアドレスデコーダに選択
的に供給する読み出し用低電圧Ｖｑｃ／書き込み用高電
圧Ｖｃｃ等を形成する。

〔効　果〕

（１）共通データ線のレベルを１Ｎ別する反転増幅回路
と、その出力電圧により制御れるプリチャージＭＯＳＦ
ＥＴとを含むプリチャージ回路をチップ選択信号に従っ
て動作させることにより、チップ選択状態になると逸早
くプリチャージ動作を開始するものである。したがって
、メモリセルの選択に要する時間内にほり共通データ線
のレベルを所望のプリチャージレベルに到達させること
ができる。

これによって、センスアンプＳＡの動作開始タイミング
では、共通データ線の電位が前の読み出し動作状態にか
かわらずに読み出しハイレベルとロウレベルのはり中間
レベルにできるからセンスアンプの動作を速くすること
ができるという効果が得られる。

（２）プリチャージＭＯＳＦＥＴは、そのプリチャージ
動作に通した専用の反転増幅回路によって動作させられ
るものであるため、高速なプリチャージ動作を行うこと
ができる。これによって、読み出し高速化を図ることが
できるという効果が得られる。

（３）プリチャージ回路とセンスアンプの入力段増幅回
路とをチップ選択信号及びセンスアンプ動作タイミング
信号によって動作させることにより、無効電流の発生を
防止できるから低消費電力化を実現できるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、各回路は、Ｎ
チャンネルＭ　ＯＳ　ＦＥＴ又はＰチャンネルＭＯＳＦ
ＥＴの一方のみで構成するものであってもよい。さらに
、センスアンプＳＡは、差すＪ型のＭ　ＯＳ増幅回路に
より構成するものであってもよい。また、複数ビットの
信号を並列的に書込み／読み出すＥ　Ｐ　ＲＯＭ装置に
あっては、上記第２図のメモリアレイＭ−Ａｎｙとセン
スアンプＳＡ及びデータ出カバソファ及びデータ人カバ
ソファ等を複数個設けることによって構成できるものあ
る。上記Ｅ　Ｐ　ＲＯＭ装置を構成する各回路ブロック
の具体的回路構成は、種々の変形を採ることができるも
のである。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
通用した場合について説明したが、これに限定されるも
のではな（、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような記憶素子を用いて電
気的な消去を行うことができるＥＥＦＲＯＭ、固定ＲＯ
Ｍ装置等の半導体記憶装置に広く利用できるものである
。

【図面の簡単な説明】

第１図は、この発明に先立って考えられでいる読み出し
回路の一例を示す回路図、 ￥Ｓ２図１は、この発明が通用されたＥ　Ｐ　ＲＯ，Ｍ
装置の一実施例を示す回路図である。 ＸＡＤＢ・ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバッ
ファ・アドレスデコーダ、Ｍ　−Ａ　Ｒ’／　Ｏ。 Ｍ−ＡＲＹｌ・・メモリアレー（、ＳＡ・・センスアン
プ、ＤｒＢ・・データ入カバソファ、ＤＯＢ・・データ
出カバソファ、Ｃ０ＮＴ・・タイミン第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従ってゲートに結合されるワード線の選
   択レベルに対して高いしきい値電圧又は低いしきい値電
   圧を持つようにされた記憶素子がマトリックス配置され
   て構成されたメモリアレイと、このメモリアレイにカラ
   ム選択回路を介して結合される共通データ線と、この共
   通データ線の電圧を受ける反転増幅回路及びこの反転増
   幅回路の出力信号を受けて上記共通データ線にプリチャ
   ージ電流を供給するプリチャージＭＯＳＦＥＴとからな
   るプリチャージ回路とを含むことを特徴とする半導体記
   憶装置。 ２、上記プリチャージ回路を構成する反転増幅回路は、
   上記共通データ線の電圧を受ける増幅ＭＯＳＦＥＴと、
   そのドレインと電源電圧端子間に設けられ、チップ選択
   信号に従って動作状態にされる負荷ＭＯＳＦＥＴとによ
   り構成され、上記プリチャージＭＯＳＦＥＴのドレイン
   と電源電圧端子との間には、チップ選択信号に従ってチ
   ップ選択期間に動作状態にされるＭＯＳＦＥＴが設けら
   れるとともに、上記プリチャージＭＯＳＦＥＴのゲート
   と回路の接地電位点との間に上記チップ選択信号に従っ
   てチップ非選択期間に動作状態にされるＭＯＳＦＥＴが
   設けられるものであることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３、上記記憶素子は、ＦＡＭＯＳトランジスタであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載の半
   導体記憶装置。