JPH0136200B2 - - Google Patents
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- JPH0136200B2 JPH0136200B2 JP18910582A JP18910582A JPH0136200B2 JP H0136200 B2 JPH0136200 B2 JP H0136200B2 JP 18910582 A JP18910582 A JP 18910582A JP 18910582 A JP18910582 A JP 18910582A JP H0136200 B2 JPH0136200 B2 JP H0136200B2
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- Japan
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- circuit
- mosfet
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- sense amplifier
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は、MOSFET（絶縁ゲート型電界効
果トランジスタ）で構成されたEPROM（エレク
トリカリ・プログラマブル・リード・オンリー・
メモリ）装置に関する。
果トランジスタ）で構成されたEPROM（エレク
トリカリ・プログラマブル・リード・オンリー・
メモリ）装置に関する。
FAMOS（フローテイング・アバランシユイン
ジエクシヨンMOSFET）のような半導体素子を
記憶素子（メモリセル）とするEPROM装置が公
知である。
ジエクシヨンMOSFET）のような半導体素子を
記憶素子（メモリセル）とするEPROM装置が公
知である。
従来のEPROM装置においては、その読み出し
動作の高速化を図るため、メモリセルからの読み
出し信号振幅を小さくするレベルリミツタ回路が
設けられている。
動作の高速化を図るため、メモリセルからの読み
出し信号振幅を小さくするレベルリミツタ回路が
設けられている。
すなわち、第１図に示すようなMOSFET回路
によつて、中間レベル（約２ボルト）を形成し
て、メモリアレイからの読み出し信号振幅をセン
スアンプの動作に必要最小なレベルとして、ハイ
レベル／ロウレベル相互の遷移時間を速くするも
のである。
によつて、中間レベル（約２ボルト）を形成し
て、メモリアレイからの読み出し信号振幅をセン
スアンプの動作に必要最小なレベルとして、ハイ
レベル／ロウレベル相互の遷移時間を速くするも
のである。
ところで、本願発明者は、上記EPROM装置の
周辺回路をCMOS（相補型MOS）回路によつて構
成することにより、その低消費電力化を図ること
を考えた。この場合、上記バイアス回路には常時
電流が流れるものであるので、上記CMOS回路
化にあたつて、その消費電流が無視できないばか
りか、半導体基板に電流をたれ流すものであるの
でCMOS回路にラツチアツプを生じさせる危険
性が高くなつてしまう。
周辺回路をCMOS（相補型MOS）回路によつて構
成することにより、その低消費電力化を図ること
を考えた。この場合、上記バイアス回路には常時
電流が流れるものであるので、上記CMOS回路
化にあたつて、その消費電流が無視できないばか
りか、半導体基板に電流をたれ流すものであるの
でCMOS回路にラツチアツプを生じさせる危険
性が高くなつてしまう。
この発明の目的は、低消費電力化を図つた
EPROM装置を提供することにある。
EPROM装置を提供することにある。
この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。
ら明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図には、この発明の一実施例の回路図が示
されている。
されている。
同図の各回路素子は、公知のMOS半導体集積
回路の製造技術によつて、シリコンのような半導
体基板上において形成される。
回路の製造技術によつて、シリコンのような半導
体基板上において形成される。
このEPROM装置は、図示しない外部端子から
供給されるアドレス信号を受けるアドレスバツフ
アを通して形成された相補アドレス信号がアドレ
スデコーダＸ−DCR，Ｙ−DCRに入力される。
供給されるアドレス信号を受けるアドレスバツフ
アを通して形成された相補アドレス信号がアドレ
スデコーダＸ−DCR，Ｙ−DCRに入力される。
アドレスデコーダＸ−DCRは、その相補アド
レス信号に従つたメモリアレイＭ−ARYのワー
ド線Ｗの選択信号を形成する。
レス信号に従つたメモリアレイＭ−ARYのワー
ド線Ｗの選択信号を形成する。
アドレスデコーダＹ−DCRは、その相補アド
レス信号に従つたメモリアレイＭ−ARYのデー
タ線Ｄの選択信号を形成する。
レス信号に従つたメモリアレイＭ−ARYのデー
タ線Ｄの選択信号を形成する。
上記メモリアレイＭ−ARYは、その代表とし
て示されている複数のFAMOSトランジスタ（不
揮発性メモリ素子…MOSFETQ１〜Ｑ６）と、
ワード線Ｗ１，Ｗ２及びデータ線Ｄ１〜Dnとに
より構成されている。
て示されている複数のFAMOSトランジスタ（不
揮発性メモリ素子…MOSFETQ１〜Ｑ６）と、
ワード線Ｗ１，Ｗ２及びデータ線Ｄ１〜Dnとに
より構成されている。
上記メモリアレイＭ−ARYにおいて、同じ行
に配置されたFAMOSトランジスタＱ１〜Ｑ３
（Ｑ４〜Ｑ６）のコントロールゲートは、それぞ
れ対応するワード線Ｗ１（Ｗ２）に接続され、同
じ列に配置されたFAMOSトランジスタＱ１，Ｑ
３〜Ｑ３，Ｑ６のドレインは、それぞれ対応する
データ線Ｄ１〜Dnに接続されている。
に配置されたFAMOSトランジスタＱ１〜Ｑ３
（Ｑ４〜Ｑ６）のコントロールゲートは、それぞ
れ対応するワード線Ｗ１（Ｗ２）に接続され、同
じ列に配置されたFAMOSトランジスタＱ１，Ｑ
３〜Ｑ３，Ｑ６のドレインは、それぞれ対応する
データ線Ｄ１〜Dnに接続されている。
そして、上記FAMOSトランジスタの共通ソー
ス線CSは、デイプレツシヨン型MOSFETQ１０
を介して接地されている。また、上記各データ線
Ｄ１〜Dnは、カラム（列）選択スイツチ
MOSFETQ７〜Ｑ９を介して、共通データ線CD
に接続されている。
ス線CSは、デイプレツシヨン型MOSFETQ１０
を介して接地されている。また、上記各データ線
Ｄ１〜Dnは、カラム（列）選択スイツチ
MOSFETQ７〜Ｑ９を介して、共通データ線CD
に接続されている。
この共通データ線CDには、書込み用のデータ
入力バンフアDIBの出力端子が接続される。ま
た、次に説明するレベルリミツタ回路と、このレ
ベルリミツタ回路に設けられた増幅MOSFETQ
１８を通してた出力信号を受けるセンスアンプ
SAと、このセンスアンプSAの増幅出力を受ける
データ出力バツフアDOBとが設けられている。
この実施例では、上記アドレスデコーダＸ，Ｙ−
DCR、センスアツプSA、データ入力、出力バツ
フアDIB，DOB等の周辺回路が公知のCMOS回
路によつて構成されている。
入力バンフアDIBの出力端子が接続される。ま
た、次に説明するレベルリミツタ回路と、このレ
ベルリミツタ回路に設けられた増幅MOSFETQ
１８を通してた出力信号を受けるセンスアンプ
SAと、このセンスアンプSAの増幅出力を受ける
データ出力バツフアDOBとが設けられている。
この実施例では、上記アドレスデコーダＸ，Ｙ−
DCR、センスアツプSA、データ入力、出力バツ
フアDIB，DOB等の周辺回路が公知のCMOS回
路によつて構成されている。
そして、上記レベルリミツタ回路は、その消費
電流を小さくするために次のような回路構成とさ
れる。
電流を小さくするために次のような回路構成とさ
れる。
直列形態のデイプレツシヨン型MOSFETQ１
１，Ｑ１２（Ｑ１４，Ｑ１５）は、このコンダク
タンス比により、電源電圧Vccを分圧して所定の
中間レベルを形成する。そして、上記直列形態の
MOSFETQ１１，Ｑ１２（Ｑ１４，Ｑ１５）に
は、パワースイツチとしてのｐチヤンネル
MOSFETQ１３（Ｑ１６）を介して電源電圧
Vccが供給される。このMOSFETQ１３（Ｑ１
６）のゲートには、特に制限されないが、読み出
し選択動作時にロウレベルとなるチツプ選択信号
ceが印加されている。
１，Ｑ１２（Ｑ１４，Ｑ１５）は、このコンダク
タンス比により、電源電圧Vccを分圧して所定の
中間レベルを形成する。そして、上記直列形態の
MOSFETQ１１，Ｑ１２（Ｑ１４，Ｑ１５）に
は、パワースイツチとしてのｐチヤンネル
MOSFETQ１３（Ｑ１６）を介して電源電圧
Vccが供給される。このMOSFETQ１３（Ｑ１
６）のゲートには、特に制限されないが、読み出
し選択動作時にロウレベルとなるチツプ選択信号
ceが印加されている。
上記MOSFETQ１１，Ｑ１２で形成された中
間レベルは、リミツタ用MOSFETQ１７及び増
幅用MOSFETQ１８のゲートに印加される。こ
れらのMOSFETQ１７及びMOSFETQ１８のソ
ースは、共に上記共通データ線CDに接続される。
そして、上記MOSFETQ１７のドレインは、電
源電圧Vccに接続され、上記MOSFETQ１８の
ドレインは、負荷MOSFETQ１９を介して電源
電圧Vccに接続される。
間レベルは、リミツタ用MOSFETQ１７及び増
幅用MOSFETQ１８のゲートに印加される。こ
れらのMOSFETQ１７及びMOSFETQ１８のソ
ースは、共に上記共通データ線CDに接続される。
そして、上記MOSFETQ１７のドレインは、電
源電圧Vccに接続され、上記MOSFETQ１８の
ドレインは、負荷MOSFETQ１９を介して電源
電圧Vccに接続される。
また、上記MOSFETQ１４，Ｑ１５で形成さ
れた中間レベルは、MOSFETQ２０のゲートに
印加される。このMOSFETQ２０のソースは接
地され、そのドレインは上記共通データ線CDに
接続されている。
れた中間レベルは、MOSFETQ２０のゲートに
印加される。このMOSFETQ２０のソースは接
地され、そのドレインは上記共通データ線CDに
接続されている。
したがつて、メモリセルの記憶情報の読み出し
時において、アドレスデコーダＸ−DCR，Ｙ−
DCRによつて選択されたメモリセルには、上記
MOSFETQ１７を介してバイアス電圧が与えら
れる。選択されたメモリセルは、書込みデータに
従つて、ワード線選択レベルに対して、高いしき
い値電圧か又は低いしきい値電圧を持つものであ
る。
時において、アドレスデコーダＸ−DCR，Ｙ−
DCRによつて選択されたメモリセルには、上記
MOSFETQ１７を介してバイアス電圧が与えら
れる。選択されたメモリセルは、書込みデータに
従つて、ワード線選択レベルに対して、高いしき
い値電圧か又は低いしきい値電圧を持つものであ
る。
選択されたメモリセルがワード線選択レベルに
かかわらずにオフ状態にされている場合、共通デ
ータ線CDは、MOSFETQ１７によつて比較的ハ
イレベルにされる。
かかわらずにオフ状態にされている場合、共通デ
ータ線CDは、MOSFETQ１７によつて比較的ハ
イレベルにされる。
一方、選択されたメモリセルがワード線選択レ
ベルによつてオン状態にされている場合、共通デ
ータ線CDは、比較的ハイレベルにされる。
ベルによつてオン状態にされている場合、共通デ
ータ線CDは、比較的ハイレベルにされる。
この場合、共通データ線CDのハイレベルは、
MOSFETQ１７のゲート電圧が上記MOSFETQ
１１，Ｑ１２のコンダクタンス比に従つて、比較
的低くされていることによつて、比較的低いレベ
ルにされる。
MOSFETQ１７のゲート電圧が上記MOSFETQ
１１，Ｑ１２のコンダクタンス比に従つて、比較
的低くされていることによつて、比較的低いレベ
ルにされる。
共通データ線CDのロウレベルは、MOSFETQ
１７及びMOSFETQ１８とメモリセルを構成す
るMOSFETとの寸法比を適当に設定することに
よつて比較的高いレベルにされる。
１７及びMOSFETQ１８とメモリセルを構成す
るMOSFETとの寸法比を適当に設定することに
よつて比較的高いレベルにされる。
このような共通データ線CDのハイレベルとロ
ウレベルとを制限すると、この共通データ線CD
等に信号変化速度を制限する浮遊容量等の容量が
存在するにかかわらずに、読み出しの高速化を図
ることができる。すなわち、複数のメモリセルか
らのデータを次々に読み出すような場合において
共通データ線CDの一方のレベルが他方のレベル
へ変化させられるまでの時間を短くすることがで
きる。
ウレベルとを制限すると、この共通データ線CD
等に信号変化速度を制限する浮遊容量等の容量が
存在するにかかわらずに、読み出しの高速化を図
ることができる。すなわち、複数のメモリセルか
らのデータを次々に読み出すような場合において
共通データ線CDの一方のレベルが他方のレベル
へ変化させられるまでの時間を短くすることがで
きる。
なお、上記増幅用のMOSFETQ１８は、ゲー
トと接地型ソース入力の増幅動作を行い、次段の
差動増幅回路で構成されたセンスアンプSAにそ
の出力を伝える。そして、このセンスアンプSA
の出力は、データ出力バツフアDOBを介して外
部端子Voutから送出される。
トと接地型ソース入力の増幅動作を行い、次段の
差動増幅回路で構成されたセンスアンプSAにそ
の出力を伝える。そして、このセンスアンプSA
の出力は、データ出力バツフアDOBを介して外
部端子Voutから送出される。
上記センスアンプSAの基準電圧Vrも上記パワ
ースイツチMOSFETが設けられたMOSFETQ１
１，Ｑ１２のような電圧分圧回路によつて形成さ
れる。
ースイツチMOSFETが設けられたMOSFETQ１
１，Ｑ１２のような電圧分圧回路によつて形成さ
れる。
この実施例では、上記中間レベルを形成する
MOSFETQ１１，Ｅ１２及びＱ１４，Ｑ１５並
びにセンスアンプSAの基準電圧Vrを形成する回
路には、パワースイツチMOSFETが設けられて
おり、その動作時にしか直流電流を流さないの
で、上記周辺回路をCMOS回路で構成した場合
でも、その低消費電力性を損なうことにならな
い。
MOSFETQ１１，Ｅ１２及びＱ１４，Ｑ１５並
びにセンスアンプSAの基準電圧Vrを形成する回
路には、パワースイツチMOSFETが設けられて
おり、その動作時にしか直流電流を流さないの
で、上記周辺回路をCMOS回路で構成した場合
でも、その低消費電力性を損なうことにならな
い。
すなわち、通常、ROMは、上記のようなメモ
リアレイが複数設けられることによつて複数ビツ
トからなるデータを読み出すので、上記中間レベ
ルを形成する回路は、それと同数組だけ必要にな
るので、EPROM装置全体から見れば、これらの
中間レベル発生回路で消費される直流電流は大き
な値になる。この実施例では、上記直流電流を大
幅に小さくできるので、その低消費電力化を図る
ことができる。
リアレイが複数設けられることによつて複数ビツ
トからなるデータを読み出すので、上記中間レベ
ルを形成する回路は、それと同数組だけ必要にな
るので、EPROM装置全体から見れば、これらの
中間レベル発生回路で消費される直流電流は大き
な値になる。この実施例では、上記直流電流を大
幅に小さくできるので、その低消費電力化を図る
ことができる。
また、これに伴つてCMOS回路でのラツチア
ツプの危険性を低くすることもできる。
ツプの危険性を低くすることもできる。
この発明は、前記実施例に限定されない。
上記中間レベルを形成するMOSFET回路は、
例えば第３図に示すように、エンハンスメント型
MOSFETQ２１，Ｑ２２により構成するもの等
種々の変形を採ることができるものである。
例えば第３図に示すように、エンハンスメント型
MOSFETQ２１，Ｑ２２により構成するもの等
種々の変形を採ることができるものである。
そして、そのパワースイツチMOSFETQ２３
等を制御するタイミング信号φは、上記チツプ選
択信号ceの他、例えばアドレス信号の変化を検出
するエツジトリガ回路により、読み出しアクセス
がなされたことを検出して動作状態にされるもの
等種々の変形を採ることができる。
等を制御するタイミング信号φは、上記チツプ選
択信号ceの他、例えばアドレス信号の変化を検出
するエツジトリガ回路により、読み出しアクセス
がなされたことを検出して動作状態にされるもの
等種々の変形を採ることができる。
さらに、EPROM装置におけるその周辺回路の
具体的回路構成は、CMOS回路であることを前
提として種々の実施形態を採ることができるもの
である。
具体的回路構成は、CMOS回路であることを前
提として種々の実施形態を採ることができるもの
である。
第１図は、従来のEPROM装置における中間レ
ベルを形成するMOSFET回路の一例を示す回路
図、第２図は、この発明の一実施例を示す回路
図、第３図は、その中間レベルを形成する
MOSFET回路の他の一実施例を示す回路図であ
る。 Ｘ−DCR，Ｙ−CDR……アドレスデコーダ、
Ｍ−ARY……メモリアレイ、SA……センスアン
プ、DIB……データ入力バツフア、DOB……デ
ータ出力バツフア。
ベルを形成するMOSFET回路の一例を示す回路
図、第２図は、この発明の一実施例を示す回路
図、第３図は、その中間レベルを形成する
MOSFET回路の他の一実施例を示す回路図であ
る。 Ｘ−DCR，Ｙ−CDR……アドレスデコーダ、
Ｍ−ARY……メモリアレイ、SA……センスアン
プ、DIB……データ入力バツフア、DOB……デ
ータ出力バツフア。
Claims (1)
- 【特許請求の範囲】 １ 不揮発性半導体記憶素子をメモリセルとする
メモリアレイと、 CMOS回路により構成された周辺回路と、 所定の中間電位のバイアス電圧を形成する
MOSFETからなるバイアス回路とを含み、 上記バイアス回路は、所定のタイミング信号に
よつてスイツチ制御されるパワースイツチ
MOSFETを含んでなる、 ことを特徴とするEPROM装置。 ２ 上記バイアス回路は、センスアンプの入力読
み出しレベルの振幅を制御するレベルリミツタ動
作に用いられるものであることを特徴とする特許
請求の範囲第１項記載のEPROM装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189105A JPS5979493A (ja) | 1982-10-29 | 1982-10-29 | Ｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189105A JPS5979493A (ja) | 1982-10-29 | 1982-10-29 | Ｅｐｒｏｍ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141402A Division JPH03116495A (ja) | 1990-06-01 | 1990-06-01 | Ｅｐｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979493A JPS5979493A (ja) | 1984-05-08 |
| JPH0136200B2 true JPH0136200B2 (ja) | 1989-07-28 |
Family
ID=16235441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189105A Granted JPS5979493A (ja) | 1982-10-29 | 1982-10-29 | Ｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979493A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151696A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPH07105152B2 (ja) * | 1988-03-09 | 1995-11-13 | 株式会社東芝 | 不揮発性メモリ回路装置 |
| JP2789779B2 (ja) * | 1990-04-14 | 1998-08-20 | 日本電気株式会社 | メモリ装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112037A (en) * | 1979-02-19 | 1980-08-29 | Fujitsu Ltd | Static type mos circuit |
| JPS5641579A (en) * | 1979-09-10 | 1981-04-18 | Toshiba Corp | Address selector |
| JPS5647995A (en) * | 1979-09-21 | 1981-04-30 | Hitachi Ltd | Memory device |
| JPS5671881A (en) * | 1979-11-15 | 1981-06-15 | Fujitsu Ltd | Decoder circuit |
| JPS56152330A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Mis output circuit |
-
1982
- 1982-10-29 JP JP57189105A patent/JPS5979493A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112037A (en) * | 1979-02-19 | 1980-08-29 | Fujitsu Ltd | Static type mos circuit |
| JPS5641579A (en) * | 1979-09-10 | 1981-04-18 | Toshiba Corp | Address selector |
| JPS5647995A (en) * | 1979-09-21 | 1981-04-30 | Hitachi Ltd | Memory device |
| JPS5671881A (en) * | 1979-11-15 | 1981-06-15 | Fujitsu Ltd | Decoder circuit |
| JPS56152330A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Mis output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5979493A (ja) | 1984-05-08 |
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