JPH03116495A

JPH03116495A - Ｅｐｒｏｍ装置

Info

Publication number: JPH03116495A
Application number: JP2141402A
Authority: JP
Inventors: Akinori Matsuo; 章則松尾; Kazuhiro Komori; 小森　和宏; Hideaki Takahashi; 秀明高橋; Harumi Wakimoto; 脇本　治己; Chikatake Uchiumi; 内海　京丈
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1990-06-01
Filing date: 1990-06-01
Publication date: 1991-05-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成されたＥＰＲＯＭ（エレクトリカリ・
プログラマブル・リード・オンリー・メモリ）装置に関
する。

ＦＡＭＯ３（フローティング・アバランシェインジェク
ションＭＯＳＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である。

従来のＦＦＲＯＭ装置においては、その読み出し動作の
高速化を図るため、メモリセルからの読み出し信号振幅
を小さくするレベルリミッタ回路が設けられている。

すなわち、第１図に示すようなＭＯ３ＦＥＴ回路によっ
て、中間レベル（約２ボルト）を形成して、メモリアレ
イからの読み出し信号振幅をセンスアンプの動作に必要
最小なレベルとして、ハイレベル／ロウレベル相互の遷
移時間を速くするものである。

ところで、本願発明者は、上記ＥＰＲＯＭ装置の周辺回
路を０ＭＯ５（相補型ＭＯ３）回路によって構成するこ
とにより、その低消費電力化を図ることを考えた。この
場合、上記バイアス回路には常時電流が流れるものであ
るので、上記ＣＭＯ５回路化にあたって、その消費電流
が無視できないばかりか、半導体基板に電流をたれ流す
ものであるのでＣＭＯＳ回路にラッチアップを生じさせ
る危険性が高くなってしまう。

この発明の目的は、低消費電力化を図ったＥＰＲＯＭ装
置を提供することにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下、この発明を実施例とともに詳細に説明する。

第２図には、この発明の一実施例の回路図が示されてい
る。

同図の各回路素子は、公知のＭＯ５半導体集積回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。

このＥＰＲＯＭ装置は、図示しない外部端子から供給さ
れるアドレス信号を受けるアドレスバッファを通して形
成された相補アドレス信号がアドレスデコーダＸ−ＤＣ
Ｒ，Ｙ−ＤＣＲに入力される。

アドレスデコーダＸ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのワーク゛レス信号に従ったメモリアレイＭ−ＡＲＹのＩ−タダ線りの選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯＳトランジスタ（不揮発性メモリ
素子・・・・・・ＭＯＳＦＥＴＱＩ〜Ｑ６）と、ワード
線Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成され
る。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦＡＭＯ５）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ　（Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ
３）ランジスタＱｌ。

Ｑ３〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。

そして、上記ＦＡＭＯＳトランジスタの共通ソース線Ｃ
８は、デイプレッション型ＭＯ３ＦＥＴＱＩＯを介して
接地されている。また、上記各データ線Ｄ１〜Ｄｎは、
カラム（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９を介
して、共通データ線ＣＤに接続されている。

この共通データ線ＣＤには、書込み用のデータ入力バッ
ファＤＩＲの出力端子が接続される。また、次に説明す
るレベルリミッタ回路と、このれベルリミッタ回路に設
けられた増幅ＭＯ３ＦＥＴ０１８を通して出力信号を受
けるセンスアンプＳＡと、このセンスアンプＳＡの増幅
出力を受けるデータ出力バッファＤＯＢとが設けられて
いる。

この実施例では、上記アドレスデコーダＸ、Ｙ−ＤＣＲ
，センスアンプＳＡ、データ入力、出力バッファＤＩＲ
，ＤＯＢ等の周辺回路が公知のＣＭＯＳ回路によって構
成されている。

そして、上記レベルリミッタ回路は、その消費電流を小
さくするために次のような回路構成とされる。

直列形態のデイプレッション型ＭＯ３ＦＥＴＱ１１、Ｑ
１２　（Ｑ１４．Ｑ１５）は、そのコンダクタンス比に
より、電源電圧Ｖｃｃを分圧して所定の中間レベルを形
成する。そして、上記直列形態のＭＯ３ＦＥＴＱ１１．
Ｑ１２（Ｑ１４．Ｑ１５）には、パワースイッチとして
のｐチャンネルＭＯ３ＦＥＴＱ１３（０１６）を介して
電源電圧ＶＣＣが供給される。このＭＯ３ＦＥＴＱ１３
　（Ｑ１６）のゲートには、特に限定されないが、読み
出し選択動作にロウレベルとなるチップ選択信号ｃｅが
印加されている。

上記ＭＯＳＦＥＴＱＩＩ、Ｑ１２で形成された中間レベ
ルは、リミッタ用ＭＯ３ＦＥＴＱ１７及び増幅用ＭＯ３
ＦＥＴＱ１８のゲートに印加される。これらのＭＯ３Ｆ
ＥＴＳＱ１７及びＭＯ３ＦＥＴＱ１８のソースは、とも
に上記共通データ線ＣＤに接続される。そして、上記Ｍ
Ｏ３ＦＥＴＱ１７のドレインは、電源電圧Ｖ　ｃ　ｃに
接続され、上記ＭＯ３ＦＥＴ０１８（７））’Ｌ／イン
ハ、負荷ＭＯ３ＦＥＴＱ１９を介して電源電圧ＶＣＣに
接続される。

また、上記ＭＯ３ＦＥＴＱ１４．Ｑ１５で形成された中
間レベルは、ＭＯ３ＦＥＴＱ２０のゲートに印加される
。このＭＯＳＦＥＴＱ２０のソースは印加され、そのド
レインは上記共通データ線ＣＤに接続されている。

したがって、メモリセルの記憶情報の読み出し時におい
て、アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって
選択されたメモリセルには、上記ＭＯ３ＦＥＴＱ１７を
介してバイアス電圧が与えられる。選択されたメモリセ
ルは、書込みデータに従って、ワード線選択レベルに対
して、高いしきい値電圧か又は低いしきい値電圧を持つ
ものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯＳＦＥＴＱ１７によって比較的ハイレベルにされる
。

一方、選択されたメモリセルがワード線選択レベルによ
ってオン状態にされている場合、共通データ線ＣＤは、
比較的ロウレ（、しにされる。

この場合、共通データ線ＣＤのロウレベルは、ＭＯ３Ｆ
ＥＴＱ１７のゲート電圧が上記ＭＯ８ＦＥＴＱＩ　１．
Ｑｌ　２のコンダクタンス比に従って、比較的低くされ
ていることによって、比較的低いレベルにされる。

共通データ線ＣＤのロウレベルは、ＭＯ３ＦＥＴＱ１７
及びＭＯ３ＦＥＴＱ１８とメモリセルを構成するＭＯＳ
ＦＥＴとの寸法比を適当に設定することによって比較的
高いレベルにされる。

このように共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データ線ＣＤ等に信号変化速
度を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図ることができる。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

なお、上記増幅用のＭＯ３ＦＥＴＱ１８は、ゲート２接
地型ソース入力の増幅動作を行い、次段の差動増幅回路
で構成されたセンスアンプＳＡにその出力を伝える。そ
して、このセンスアンプＳＡの出力は、データ出力バッ
ファＤＯＢを介して外部端子Ｖｏｕｔから送出される。

上記センスアンプＳＡの基準電圧Ｖｒも上記パワースイ
ッチＭＯＳＦＥＴが設けられたＭＯ３ＦＥＴＱＩ　１．
Ｑｌ　２のような電圧分圧回路によって形成される。

この実施例では、上記中間レベルを形成するＭＯ３ＦＥ
ＴＱＩＩ、Ｑｌ２及びＱｌ４．Ｑｌ５並びにセンスアン
プＳＡの基準電圧Ｖｒを形成する回路には、パワースイ
ッチＭＯ３ＦＥＴが設けられており、その動作時にしか
直流電流を流さないので、上記周辺回路をＣＭＯＳ回路
で構成した場合にも、その低消費電力性を損なうことに
ならないすなわち、通常、ＲＯＭは、上記のようなメモリアレイ
が複数設けられることによって複数ビットからなるデー
タを読み出すので、上記中間レベルを形成する回路は、
それと同数組だけ必要になるので、ＥＰＲＯＭ装置全体
から見れば、これらの中間レベル発生回路で消費される
直流電流は大きな値になる。この実施例では、上記直流
電流を大幅に小さくできるので、その低消費電力化を図
ることができる。

また、これに伴ってＣＭＯＳ回路でのラッチアップの危
険性を低くすることもできる。

この発明は、前記実施例に限定されない。

上記中間レベルを形成するＭＯ３ＦＥＴ回路は、例えば
第３図に示すように、エンハンスメント型ＭＯＳＦＥＴ
Ｑ２１．Ｑ２２により構成するもの等種々の変形を採る
ことができるものである。そして、そのパワースイッチ
ＭＯ３ＦＥＴ０２３等を制御するタイミング信号φは、
上記チップ選択信号ｃｅの他、例えばアドレス信号の変
化を検出するエツジトリガ回路により、読み出しアクセ
スがなされたことを検出して動作状態にされるもの等種
々の変形を採ることができる。

さらに、ＥＰＲＯＭ装置におけるその周辺回路の具体的
回路構成は、ＣＭＯＳ回路であることを前提として種々
の実施形態を採ることができるものである。

【図面の簡単な説明】

第１図は、従来のＥＰＲＯＭ装置における中間レベルを
形成するＭＯＳＦＥＴ回路の一例を示す回路図、第２図は、この発明の一実施例を示す回路図、第３図は
、その中間レベルを形成するＭＯＳＦＥＴ回路の他の一
実施例を示す回路図である。Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・・アドレスデコーダ、Ｍ−
ＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ、
ＤＩＢ・・・データ入力バッファ、ＤＯＢ・・・データ
出力バッファ。第図

Claims

【特許請求の範囲】１、不揮発性半導体素子をメモリセルとするメモリアレ
イと、ＣＭＯＳ回路により構成されたアドレスデコーダ、セン
スアンプ、データ入力出力バッファを含む周辺回路と、上記センスアンプの動作のための所定の中間電位のバイ
アス電圧を形成するバイアス回路と、を備え、上記バイアス回路は、チップ選択信号に基づいてチップ
非選択期間にスイッチオフ制御されるパワースイッチＭ
ＯＳＦＥＴを含んでなることを特徴とするＥＰＲＯＭ装
置。