JPH04134697A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば書吉込
み動作と読み出し動作に応じて動作電圧が切り換えられ
る電圧切り換え回路を持つＥＰＲＯＭ（イレーサブル＆
プログラマブル・リード・オンリー・メモリ）に利用し
て有効な技術に関するものである。

〔従来の技術〕

ＥＰＲＯＭにおいては、不揮発性メモリセルへの書き込
み動作に必要な高電圧ｖｐｐと読み出し用の比較的低い
電圧Ｖｃｃとに切り換えるスイッチ回路が設けられる。

このようなスイッチ回路に関しては、例えば、アイ・ニ
ス・ニス・シー・シーダイジェスト　オブ　テクニカル
　ペーパーズ、１９８４年、第１４８頁〜第１４９頁（
ＩＳＳＣＣＤＩＧＥＳＴ　０ＦＴＥＣＨＮＩＣＡＬ　Ｐ
ＡＰＥＲ５１９８４ｐｐ、１４８−１４９）がある。

〔発明が解決しようとする課題〕

上記のスイッチ回路では、高電圧Ｖｃｃと低電圧Ｖｃｃ
とを差動形態にされたＮチャンネルＭＯＳＦＥＴを用い
て切り換え、その共通化されたソースから出力電圧を得
るものである。このため、出力電圧は、上記高電圧ｖｐ
ｐ又は低電圧ＶｃｃからＮチャンネルＭＯＳＦＥＴのし
きい値電圧だけレベル低下した電圧しか得られない。こ
のため、書き込み動作に時間がかかったり、書き込み後
のへリファイ動作が遅くなる。

そこで、上記差動のスイッチＭＯＳＦＥＴのゲートに供
給される制御電圧を、昇圧回路を用いて昇圧することに
より、上記しきい値電圧によるレベル低下を補償するこ
とが考えられる。しかし、このようにすると、回路素子
数が増加するばかりでなく、上記高電圧ｖｐｐを越える
高い電圧を形成する昇圧回路におけるＭＯＳＦＥＴの耐
圧を充分高くする必要があるためにその分製造工程が増
加してしまう。

この発明の目的は、簡単な構成でしかも製造工程を増加
させることな（、レベル損失のない出力電圧を得ること
のできる電圧切り換え回路を備えた半導体集積回路装置
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、比較的高い電圧と比較的低い電圧とが選択的
に供給される第１の電圧端子と比較的低い電圧が固定的
に供給される第２の電圧端子にそれぞれソースが接続さ
れた第１と第２のスイッチＭＯＳＦＥＴを設け、上記第
１のスイッチＭＯＳＦＥＴが形成される第１のウェル領
域には、上記第１と第２の電圧端子のうち高い方の電圧
を供給し、第２のスイッチＭＯＳＦＥＴが形成される第
２のウェル領域には上記第１と第２のスイッチＭＯＳＦ
ＥＴのドレインが共通に接続された出力端子に接続する
。

〔作　用〕

上記した手段によれば、スイッチＭＯＳＦＥＴのソース
側に電圧を供給するものであるため、レベル損失なく出
力電圧を得ることができる。また、高い方の電圧のスイ
ッチ動作を行うスイッチＭＯＳＦＥＴが形成されるウェ
ル領域には上記第１と第２の電圧端子のうち高い方の電
圧が常に供給されるようにすること及び固定的な低い方
の電圧をスイッチ動作を行うスイッチＭＯＳＦＥＴが形
成されるウェル領域に切り換えられる出力電圧を供給す
ることにってウェルとソースとが順バイアスされること
がなく、制御信号に従って電圧切り換えが可能になる。

〔実施例〕

第３図には、この発明をＥＰＲＯＭ装置に適用した場合
の一実施例の回路図が示されている。同図の各回路素子
は、特に制限されないが、公知のＣＭＯ３（相補型ＭＯ
３）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
し、回路の接地電位の印加される基準電圧端子に結合さ
れる。Ｎ型ウェル領域は、その上に形成されたＰチャン
フルＭＯＳＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル領
域は、電源端子Ｖｃｃに結合される。

特に制限されないが、この実施例のＥＦＲＯＭ装置は、
外部端子から供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹ
を受けるアドレスバッファを通して形成された相補アド
レス信号がアドレスデコーダＤＣＲに供給される。同図
では、アドレスバッファとアドレスデコーダとが同じ回
路ブロックＸＡＤＢ　−ＤＣＲ，ＹＡＤＢ　−ＤＣＲと
してそれぞれ示されている。特に制限されないが、上記
アドレスバッファＸＡＤＢ、ＹＡＤＢは、内部チップ選
択信号ｃｅにより活性化され、外部端子からのアドレス
信号ＡＸ、ＡＹを取り込み、外部端子から供給されたア
ドレス信号と同相の内部アドレス信号と逆相のアドレス
信号とからなる相補アドレス信号を形成する。

ロウ（Ｘ）アドレスデコーダ（Ｘ）ＤＣＲは、アドレス
バッファＸＡＤＢの相補アドレス信号に従ったメモリア
レイＭ−ＡＲＹのワード線Ｗの選択信号を形成する。

カラム（Ｙ）アドレスデコーダ（Ｙ）ＤＣＲは、アドレ
スバッファＹＡＤＢの相補アドレス信号に従ったメモリ
アレイＭ−ＡＲＹのデータ線りの選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、代表として例示的に１
つのメモリブロックが示されている。このメモリブロッ
クは、コントロールゲートとフローティングゲートを有
する複数のＭＯＳＦＥＴ、例えばスタックドゲートトラ
ンジスタ（不揮発性メモリ素子・・ＭＯＳＦＥＴＱＩ〜
Ｑ６）と、ワード線Ｗ１．Ｗ２・・・、及びデータ線Ｄ
ｉ−Ｄｎとにより構成されている。メモリブロックにお
いて、同じ行に配置されたスタックドゲートトランジス
タＱ１〜Ｑ３　　（Ｑ４〜Ｑ６）のコントロールゲート
は、それぞれ対応するワード線Ｗｌ（Ｗ２）に接続され
、同じ列に配置されたスタックドゲートトランジスタＱ
ｌ、Ｑ４〜Ｑ３．Ｑ６のトレインは、それぞれ対応する
データ線Ｄ１〜Ｄｎに接続されている。上記スタックド
ゲートトランジスタの共通ソース線Ｃ８は接地されてい
る。特に制限されないが、８ビツトの単位での書き込み
／読み出しを行うため、上記メモリアレイＭ−ＡＲＹは
、合計で８組設けられるよう構成される。

同図においては、そのうち１つのメモリアレイＭ−ＡＲ
Ｙが代表として例示的に示されている。

上記１つのメモリアレイＭ−ＡＲＹを構成する各データ
線Ｄ１〜Ｄｎは、上記アドレスデコーダＤＣＲ（Ｙ）に
よって形成された選択信号を受けるカラム（列）選択ス
イッチＭＯＳＦＥＴＱ７〜Ｑ９を介して、共通データ線
ＣＤに接続される。

共通データ線ＣＤは、各メモリブロックに対応して設け
られる。共通データ線ＣＤには、外部端子Ｉ１０から入
力される書込み信号を受ける書込み用のデータ入カバソ
ファＤＩＢの出力端子が接続される。同様に他のメモリ
アレイＭ−ＡＲＹに対しても、上記同様なカラム選択回
路スイッチＭＯＳＦＥＴが設けられ、それに対応したア
ドレスデコーダにより選択信号が形成される。

上記メモリアレイＭ−ＡＲＹに対応して設けられる共通
データ線ＣＤには、それぞれセンスアンプＳＡの入力段
回路を構成し、次に説明する初段増幅回路ＰＡが設けら
れる。

すなわち、上記例示的に示されている共通データ線ＣＤ
には、そのソースが接続されたＮチャンネル型の増幅Ｍ
ＯＳＦＥＴＱＩ　１が設けられる。

この増幅ＭＯＳＦＥＴＱＩ　１のドレインと電源電圧端
子Ｖｃｃとの間には、そのゲートに回路の接地電位の印
加されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１２が設
けられる。上記負荷ＭＯＳＦＥＴＱ１２は、読み出し動
作のために共通データ線ＣＤにプリチャージ電流を供給
する。

上記増幅ＭＯ５ＦＥＴＱＩ　１の感度を高くするため、
共通データ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯ
ＳＦＥＴＱＩ　３とＰチャンネル型の負荷ＭＯＳＦＥＴ
ＱＩ　４とからなる反転増幅回路の入力である駆動ＭＯ
ＳＦＥＴＱＩ　３のゲートに供給される。この反転増幅
回路の出力電圧は、上記増幅ＭＯＳＦＥＴＱＩ　ｌのゲ
ートに供給される。

さらに、センスアンプの非動作期間での無駄な電流消費
を防止するため、上記増幅ＭＯＳＦＥＴＱ１１のゲート
と回路の接地電位点との間には、ＮチャンネルＭＯＳＦ
ＥＴＱＩ　５が設けられる。このＭＯＳＦＥＴＱＩ　５
と上記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、
共通にセンスアンプの動作タイミング信号璽が供給され
る。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号丁１はロウレベルにされ、ＭＯＳＦＥＴＱ
Ｉ　４はオン状態に、ＭＯＳ　Ｆ　ＥＴＱ１５はオフ状
態にされる。メモリセルは、書込みデータに従って、ワ
ード線の選択レベルに対して高いしきい値電圧か又は低
いしきい値電圧を持つものである。

各アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選
択されたメモリセルがワード線が選択レベルにされてい
るにもかかわらずオフ状態にされている場合、共通デー
タ線ＣＤは、ＭＯＳ　Ｆ　ＥＴＱ１２とＱｌｌからの電
流供給によって比較的ハイレベルにされる。一方、選択
されたメモリセルがワード線選択レベルによってオン状
態にされている場合、共通データ線ＣＤは比較的ロウレ
ベルにされる。

この場合、共通データ線ＣＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がＭＯＳＦＥＴＱＩＩのゲー
トに供給されることによって比較的低い電位に制限され
る。一方、共通データ線ＣＤのロウレベルは、このロウ
レベルの電位を受ける反転増幅回路により形成された比
較的高いレベルの電圧がＭＯＳＦＥＴＱＩ　１のゲート
に供給されることによって比較的高い電位に制限される
。このような共通データ線ＣＤのハイレベルとロウレベ
ルとを制限すると、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容量等の容量が存在するにかかわら
ずに、読み出しの高速化を図ることができる。すなわち
、複数のメモリセルからのデータを次々に読み出すよう
な場合において共通データ線ＣＤの一方のレベルが他方
のレベルヘ変化させられるまでの時間を短くすることが
できる。このような高速読み出し動作のために、上記負
荷ＭＯＳＦＥＴＱＩ　２のコンダクタンスは比較的大き
く設定される。

上記増幅用のＭＯＳＦＥＴＱＩ　ｌは、ゲート接地型ソ
ース入力の増幅動作を行い、その出力信号をＣＭＯＳイ
ンバータ回路によって構成されたセンスアンプＳＡに伝
える。そして、このセンスアンプＳＡの出力信号は、対
応したデータ出カバソファＤＯＢによって、特に制限さ
れないが、増幅されて上記外部端子Ｉ１０から送出され
る。また、上記外部端子Ｉ１０から供給される書き込み
信号は、データ入カバソファＤＩＢを介して、上記共通
データｄｃＤに伝えられる。他のメモリブロンクに対応
した共通データ線と外部端子との間においても、上記同
様な入力段回路及びセンスアンプ並びにデータ出カバソ
ファからなる読み出し回路と、データ入カバソファから
なる書き込み回路とがそれぞれ設けられる。

タイミング制御回路Ｃ０ＮＴは、外部端子ＣＥ○Ｅ、Ｐ
ＧＭ及びｖｐｐに供給されるチップイネーブル信号、ア
ウトプットイネーブル信号、プログラム信号及び書込み
用高電圧に応じて、内部制御信号ｃｅ、ｓｃ等のタイミ
ング信号を形成し、その動作モードに応してアドレスデ
コーダＤＣＲやデータ入カバソファＤＩＢの動作電圧と
して、低電圧Ｖｃｃと高電圧ｖｐｐを選択的に切り換え
る電圧切り換え回路ＶＳＷが設けられる。

高電圧端子に約１２Ｖの規定の書き込み用高電圧Ｖｌ）
ｌ）が供給された状態において、チンブイネーブル信号
ＣＢがロウレベルで、アウトプットイネーブル信号ＯＥ
がハイレベルで、プログラム信号ＰＧＭ力ぐロウレベル
なら、書き込みモードとされ、上記内部信号ｃｅはハイ
レベルにされる。そして、アドレスデコーダ回路ＸＤＣ
Ｒ，ＹＤＣＲ及びデ−少入力回路ＤＩＢには、その動作
電圧として電圧切り換え回路ＶＳＷを介して高電圧Ｖｌ
）ｐが供給される。

また、千ノブイネーブル信号ＣＥがロウレベルで、アウ
トプットイネーブル信号○Ｅがロウレベルで、プログラ
ム信号ＰＧＭがハイレベルでｖｐｐが書込み用高電圧な
ら、ヘリファイモードとされ、上記内部信号ｃｅはハイ
レベルにされる。このベリファイモードでは、各回路Ｘ
ＤＣＲ，ＹＤＣＲ及びＤＩＢには、電圧切り換え回路Ｖ
ＳＷにより上記高電圧ｖｐｐから電源電圧Ｖｃｃのよう
に切り換えられて供給される。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが読み出し用低電圧（Ｖｃ
ｃと同しレベル）なら、読み出しモードとされ、上記内
部信号ｃｅはハイレベルにされる。このときには、電圧
切り換え回路ＶＳＷにより電源電圧Ｖｃｃが出力される
。

第１図には、上記電圧切り換え回路ＶＳＷの一実施例の
回路図が示されている。同図において、各ＭＯＳＦＥＴ
に付された回路記号が、上記第３図のものと一部重複し
ているが、それぞれは別個のものであると理解されたい
。

この実施例では、レベル損失なく高電圧ｖｐｐと低電圧
Ｖｃｃとの切り換えを行うために、切り換えられる電圧
側にソースが接続されたＭＯＳ　Ｆ　ＥＴを用いる。す
なわち、上記のような正の電圧を用いる場合には、Ｐチ
ャンネルＭＯＳＦＥＴＱＩ　３とＱ１４を用い、共通化
されたドレインから出力電圧を得るようにする。このよ
うにＰチャンネルＭＯＳＦＥＴを用いた場合には、ドレ
イン側から出力電圧を得るものであるため、しきい値電
圧によるレベル損失が生じない。

しかし、ＰチャンネルＭＯＳＦＥＴを用いた場合には、
それが形成されるウェル電位の制御が難しくなる。すな
わち、上記の高電圧ＶｐＩ）が供給される電圧端子には
、書き込み動作とベリファイ動作が行われるプログラム
時にはライターから約１２■のような高電圧が供給され
るが、それ以外の通常状態ではＶｃｃのような５Ｖ又は
回路の接地電位のような電圧が与えられる。このため、
上記いずれの場合でも切り換えスイッチＭＯＳＦＥＴＩ
３やＱ１４において、そのウェルとソース又はドレイン
間の寄生ダイオード（ＰＮ接合）がオン状態になって直
流電流の発生や、異常電圧が出力されることを防止する
配慮が必要になる。

この実施例では、上記２つのスイッチＭＯＳＦＥＴＱ１
３とＱ１４をそれぞれ独立したウェル領域に形成すると
ともに、それぞれのウェルには次のような電位を供給す
ることによって、上記のような寄生ダイオードの順バイ
アスや出力電圧の異常を防止するものである。

高電圧ｖｐｐの切り換えを行うスイッチＭＯＳＦＥＴＱ
１３のウェルには、上記高電圧ｖｐｐと固定的な低電圧
Ｖｃｃとをそれぞれダイオード形態にされたＰチャンネ
ルＭＯ５ＦＥＴＱ４．Ｑ５からなるバイアス回路を介し
て、いずれか高い方の電圧を供給するようにする。すな
わち、上記ＰチャンネルＭＯＳＦＥＴＱ４とＱ５は、そ
のゲートとドレインとが共通接続されることよってＭＯ
Ｓダイオードとして作用する。これにより、端子ｖｐｐ
に１２Ｖのような高い電圧が供給されたときには、１２
　ｖ−Ｖｔｈ　（ＶｔｈはＭＯＳＦＥＴＱ４のしきい値
電圧）のような高い電圧が出力され、上記ＭＯＳＦＥＴ
Ｑ１３のウェル領域にバイアス電圧として与えられる。

このとき、上記ダイオード形態のＭＯＳＦＥＴＱ５は、
逆バイアス状態になるためオフ状態になっている。そし
て、これらのＭＯＳＦＥＴＱ４．Ｑ５が形成されるウェ
ル領域には、上記ダイオード形態のＭＯＳＦＥＴＱ４又
はＱ５を通して出力されるバイアス電圧が与えられる。

これにより、ＭＯ５ＦＥＴＱ５のウェル領域とソースと
の間のＰＮ接合も逆バイアス状態にされるものである。

端子ｖｐｐに５Ｖ又は０■のような低い電圧が供給され
たときには、５　Ｖ　−Ｖｔｈ　（ＶｔｈはＭＯＳＦＥ
ＴＱ４又はＱ５のしきい値電圧）のような低い電圧が出
力され、上記ＭＯＳＦＥＴＱＩ　３のウェル領域にバイ
アス電圧として与えられる。例えば、ｖｐｐにＯＶを与
えた場合には、上記ダイオード形態のＭＯＳＦＥＴＱ４
が逆バイアス状態になるためオフ状態になっている。そ
して、これらのＭＯＳＦＥＴＱ４．Ｑ５が形成されるウ
ェル領域には、上記ダイオード形態のＭＯＳＦＥＴＱ４
又はＱ５を通して出力されるバイアス電圧が与えられる
。

したがって、上記のようにＶｌ）りに０■を与えた場合
でもＭＯＳＦＥＴＱ４のウェル領域とソースとの間のＰ
Ｎ接合は逆バイアス状態にされるものである。

低電圧Ｖｃｃの切り換えを行うスイッチＭＯＳＦＥＴＱ
１４のウェルには、切り換え出力電圧が与えられる。こ
れにより、約１２Ｖのような高電圧を出力するときには
、オフ状態にされるＭＯＳＦＥＴＱ１４のウェルには上
記１２Ｖのような高い電圧が供給されるから、ウェルと
ソースとのＰＮ接合を逆バイアス状態にすることができ
る。そして、このスイッチＭＯＳＦＥＴＱＩ　４がオン
状態にされて、低電圧Ｖｃｃを出力するときにはウェル
にはＶｃｃが供給されるものである。

上記のようにＰチャンネルからなる切り換えスイッチＭ
ＯＳ　Ｆ　ＥＴを用いるともに、そのウェル電位を上記
のように切り換えることによって、スイッチＭＯＳＦＥ
ＴＱＩ　３．Ｑｌ　４のオン／オフ制御によりｖｐｐ又
はＶｃｃの切り換えをレベル損失なく行うことができる
。

上記スイッチＭＯＳＦＥＴＱＩ　３とＱ１４の切り換え
は、次のレベル変換回路を通した制御信号により制御さ
れる。

プログラム信号ＰＧＭは、ＰチャンネルＭＯＳＦＥＴＱ
ＩとＮチャンネルＭＯＳＦＥＴＱ２からなるＣＭＯＳイ
ンバータ回路に供給されて、ここで反転信号とされる。

このＣＭＯＳインバータ回路及び上記プログラム信号Ｐ
ＧＭを形成する回路は、上記低電圧Ｖｃｃにより動作さ
せられる。それ故、上記信号ＰＧＭ及びその反転信号は
、／Ｓ４レベルが電源電圧Ｖｃｃでロウレベルが回路の
接地電位のような比較的小さなレベルにされる。

このような比較的小さなレベルの信号をそのまま用いた
のでは、上記スイッチＭＯＳ　Ｆ　ＥＴＱ　１３とＱ１
４を切り換えることができない。言い換えるならば、高
電圧端子ｖｐｐに約１２Ｖのような高い電圧が供給され
た状態では、ＰチャンネルＭＯＳＦＥＴＱＩ　３又はＱ
１４を完全にオフ状態にするためには、上記１２Ｖのよ
うな高いレベルの制御信号を形成することが必要となる
。

このようなレベル変換を行うために、ＰチャンネルＭＯ
ＳＦＥＴＱ７とＮチャンネルＭＯＳＦＥＴＱ８からなる
ＣＭＯＳインハ゛−夕回路と、このＣＭＯＳインバータ
回路の出力信号により制御され、その入力端子と動作電
圧端子との間に設けられるＰチャンネルＭＯＳＦＥＴＱ
６とからなるレベル変換回路が用いられる。このレベル
変換回路の動作電圧としては、上記バイアス回路の出力
電圧が用いられる。上記レベル変換回路の出力信号は、
スイッチＭＯＳＦＥＴＱＩ　３のゲートに供給される。

このスイッチＭＯＳＦＥＴＱＩ　３と差動的に動作する
スイッチＭＯＳＦＥＴＱＩ　４のゲートには、上記制御
信号ＰＧＭを受ける上記同様なＭＯＳＦＥＴＱ９〜Ｑ１
２からなるレベル変換回路の出力信号が供給される。

上記２つのレベル変換回路には、インバータ回路（Ｑｌ
とＱ２）により互いに逆相の信号が供給されるからスイ
ッチＭＯ５ＦＥＴＱ１３とＱ１４が差動的にスイッチ制
御される。

すなわち、高電圧端子ｖｐｐに約１２Ｖのような高い電
圧が供給された状態で、制御信号ＰＧＭがロウレベルの
ときには、インバータ回路の出力信号がハイレベルにな
って、レベル変換回路を構成するＮチャンネルＭＯＳＦ
ＥＴＱ８をオン状態にする。このＭＯＳＦＥＴＱ８のオ
ン状態により、出力信号が回路の接地電位のようなロウ
レベルになって、Ｐチャンネル型のスイッチＭＯＳＦＥ
ＴＱ１３をオン状態にして、上記高電圧Ｖｐｐを選択し
て出力させる。このとき、上記レベル変換出力信号のロ
ウレベルによりＰチャンネルＭＯＳＦＥＴＱ６がオン状
態になってＣＭＯＳインハ゛−夕回路の入力信号を上記
動作電圧Ｖｐｐ−Ｖｔｈまで持ち上げる。このような高
電圧により、ＰチャンネルＭＯＳＦＥＴＱ７がオフ状態
となって、ＭＯＳＦＥＴＱ７とＱ８を通して直流電流が
流れるのを防止する。また、ＭＯＳＦＥＴＱ３がオフ状
態になって、オン状態のＭＯＳＦＥＴＱ６を通して上記
電圧Ｖｐｐ−Ｖｔｈ側からＣＭＯＳインバータ回路の動
作電圧である低電圧Ｖｃｃ側に逆流電流が流れるのを防
止する。

上記制御信号ＰＧＭがロウレベルのときには、それを受
けるＮチャンネルＭＯＳＦＥＴＱＩ　２がオフ状態に、
ＰチャンネルＭＯＳＦＥＴＱＩ　１がオン状態にされる
。それ故、スイッチＭＯＳＦＥＴＱ１４のゲートには、
Ｖｌ）Ｉ）−Ｖｔｈのような高電圧が供給される。これ
により、ＭＯ５ＦＥＴＱＩ４はオフ状態にされている。

高電圧端子ｖｐｐに約１２Ｖのような高い電圧が供給さ
れた状態で、制御信号ＰＧＭがハイレベルのときには、
インバータ回路の出力信号がロウレベルになって、レベ
ル変換回路を構成するＮチャンネルＭＯＳＦＥＴＱ８を
オフ状態に、ＰチャンネルＭＯＳＦＥＴＱ７をオン状態
にする。これにより、Ｖｐｐ−Ｖｔｈのような高電圧が
出力されるのでスイッチＭＯＳＦＥＴＱＩ　３がオフ状
態にされる。また、上記制御信号ＰＧＭのハイレベルに
よりＮチャンネルＭＯＳＦＥＴＱＩ　２がオン状態にな
る。このＭＯＳＦＥＴＱＩ　２のオン状態により、出力
信号が回路の接地電位のようなロウレベルになって、Ｐ
チャンネル型のスイッチＭＯＳ　Ｆ　ＥＴＱ１４をオン
状態にして、上記低電圧Ｖｃｃを選択して出力させる。

このとき、レベル変換出力信号のロウレベルによりＰチ
ャンネルＭＯＳＦＥＴＱ１０がオン状態になってＣＭＯ
Ｓインバータ回路の入力信号を上記動作電圧ｖｐｐ−ｖ
ｔｈまで持ち上げるので、ＰチャンネルＭＯＳＦＥＴＱ
Ｉ　１がオフ状態にされ、ＭＯＳＦＥＴＱＩ　１とＱ１
２を通して直流電流が流れるのを防止する。また、Ｍ○
５ＦＥＴＱ９がオフ状態になって、オン状態のＭＯＳＦ
ＥＴＱＩＯを通して上記電圧Ｖｐｐ−Ｖｔｈ側からＣＭ
ＯＳインバータ回路の動作電圧である低電圧Ｖｃｃ側に
逆流電流が流れるのを防止するものである。これにより
、高電圧ｖｐｐが１２Ｖのような高い電圧のときでも、
制御信号ＰＧＭをハイレベルにすることにより、デコー
ダやデータ入力ハッファＤｒＢの動作電圧を低電圧Ｖｃ
ｃとして読み出し動作を行わせることができる。

なお、通常状態では、端子Ｖｌ）Ｉ）にはＶｃｃ又はＯ
■が供給される。この実施例では、制御信号ＰＧＭはハ
イレベルに固定され、上記同様にスイッチＭＯＳＦＥＴ
ＱＩ　４を通して低電圧Ｖｃｃが出力される。このとき
、ｖｐｐがＯ■にされても、ダイオード形態のＭＯＳＦ
ＥＴＱ４がオフ状態にされ、バイアス回路はＶｃｃ−Ｖ
ｔｈの電圧を出力する。これにより、レベル変換回路は
それを動作電圧として動作し、上記のように制御信号Ｐ
ＧＭに応じてスイッチＭＯＳＦＥＴＱＩ　４をオン状態
に、スイッチＭＯ５ＦＥＴＱＩ　３をオフ状態にするも
のである。

第２図には、上記電圧切り換え回路の他の一実施例の回
路図が示されている。

この実施例では、上記ＭＯＳダイオードＱ４゜Ｑ５に代
え、ＰＮ接合ダイオードＤ１とＤ２を用いてレベル変換
回路を構成するものである。このようなＰＮ接合ダイオ
ードを用いた場合には、その順方向電圧ＶＦが約０．８
　Ｖ程度に小さくできる。

この他、ダイオードＤＩ、Ｄ２はショットキーダイオー
ドにより構成してもよい。このようなショットキーダイ
オードを用いた場合には、その製造が簡単になるととも
に、レベル低下分を約０．３ｖのように小さくできる。

また、上記バイアス回路の出力端子と回路の接地電位点
との間には、微小電流を流す高抵抗Ｒが設けられる。こ
れは、スイッチ切り換えを行わないときには、上記バイ
アス回路の出力ノードがハイインピーダンス状態にされ
、電源ノイズ等によりそのレベルが高くされたときそれ
が保持されてしまうことを防止する。

上記の実施例から得られる作用効果は、下記の通りであ
る。すわなち、 （１）　　比較的高い電圧と比較的低い電圧とが選択的
に供給された第１の電圧端子と比較的低い電圧が固定的
に供給される第２の電圧端子にそれぞれソースが接続さ
れた第１と第２のスイッチＭＯＳＦＥＴを設け、上記第
１のスイッチＭＯ５ＦＥＴが形成される第１のウェル領
域には、上記第１と第２の電圧端子のうち高い方の電圧
を供給し、第２のスイッチＭＯＳＦＥＴが形成される第
２のウェル領域には上記第１と第２のスイッチＭＯＳＦ
ＥＴのトレインが共通に接続された出力端子に接続する
ことにより、レベル損失なく出力電圧を得ることができ
るという効果が得られる。

（２）高い方の電圧のスイッチ動作を行うスイ・７チＭ
ＯＳＦＥＴが形成されるウェル領域には上記第１と第２
の電圧端子のうち高い方の電圧が常に供給されるように
すること及び固定的な低い方の電圧をスイッチ動作を行
うスイッチＭＯＳＦＥＴが形成されるウェル領域に切り
換えられる出力電圧を供給することにってウェルとソー
スとが順バイアスされることがなく、制御信号に従って
電圧切り換えが可能になるという効果が得られる。

（３）上記（１）により、昇圧回路が不要であるため回
路の簡素化を図りつつ、高耐圧ＭＯＳＦＥＴを形成する
ための工程増加がなく、書き込みとベリファイ動作の高
速化が可能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動スイッチ
の切り換え制御信号は、上記のようなレベル変換動作を
行うものであれば何であってもよい。ＥＰＲＯＭ装置を
構成する外部制御信号は、例えばプログラム端子ＰＧＭ
を省略して、高電圧Ｖｌ）Ｉ）のレベルを識別した信号
と、チップ選択信号Ｃ下のロウレベルをもって書き込み
モードとし、チップ選択信号ＣＥのノ＼イレベルにより
ベリファイモードに切り換えるようにするもの等であっ
てもよい。また、ＥＰＲＯＭを構成するメモリアレイや
その周辺回路の具体的回路構成は、種々の実施形態を採
ることができるものである。さらに、上記のＥＰＲＯＭ
装置は、マイクロコンピュータ等のような半導体集積回
路装置に内蔵されるものであってもよい。

この発明は、ＥＰＲＯＭ装置の他、ＥＥＰＲＯＭ（エレ
クトリカリ・イレーザブル＆プログラマブル・リード・
オンリー・メモリ）やそれを含む半導体集積回路装置の
ように高電圧と低電圧とを切り換える回路を内蔵する各
種半導体集積回路装置に広く利用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、比較的高い電圧と比較的低い電圧とが選択
的に供給される第１の電圧端子と比較的低い電圧が固定
的に供給される第２の電圧端子にそれぞれソースが接続
された第１と第２のスイッチＭＯＳ　Ｆ　ＥＴを設け、
上記第１のスイッチＭＯＳ　Ｆ　ＥＴが形成される第１
のウェル領域には、上記第１と第２の電圧端子のうち高
い方の電圧を供給し、第２のスイッチＭＯＳ　Ｆ　ＥＴ
が形成される第２のウェル領域には上記第１と第２のス
イッチＭＯ５ＦＥＴのドレインが共通に接続された出力
端子に接続することによりレベル損失なく出力電圧を得
ることができる。

【図面の簡単な説明】

第１図は、この発明に係る電圧切り換え回路の一実施例
を示す回路図、 第２図は、この発明に係る電圧切り換え回路の他の一実
施例を示す回路図、 第３図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図である。 ＸＡＤＢ、ＹＡＤＢ・・アドレスバッファ、ＸＤＣＲ・
・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレスデコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＰＡ・・初段増幅回
路、ＳＡ・・センスアンプ、ＤＩＢ・・データ入カバソ
ファ、ＤＯＢ・・データ出カバソファ、Ｃ０ＮＴ・・タ
イミング制御計回路、ＶＳＷ・・電圧切り換え回路。

Claims (1)

1. 【特許請求の範囲】 １）比較的高い電圧と比較的低い電圧とが選択的に供給
   される第１の電圧端子にソースが接続された第１のスイ
   ッチＭＯＳＦＥＴと、比較的低い電圧が固定的に供給さ
   れる第２の電圧端子にソースが接続された第２のスイッ
   チＭＯＳＦＥＴと、上記第１及び第２のスイッチＭＯＳ
   ＦＥＴがそれぞれ形成される第１及び第２のウェル領域
   と、上記第１と第２の電圧端子のうち高い方の電圧を上
   記第１のウェル領域に供給するバイアス回路と、上記第
   ２のウェル領域を上記第１と第２のスイッチＭＯＳＦＥ
   Ｔのドレインが共通に接続された出力端子に接続してな
   る電圧切り換え回路を備えてなることを特徴とする半導
   体集積回路装置。 ２）上記バイアス回路は、第１と第２の電圧端子にアノ
   ード側が接続され、第１のウェル領域にカソード側が接
   続された一対からなる一方向性素子により構成されるも
   のであることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３）上記第１と第２のスイッチＭＯＳＦＥＴのゲートに
   は、上記第２の電圧端子の電圧を動作電圧とする回路に
   より形成された制御信号が、上記バイアス回路の出力電
   圧を動作電圧とする一対からなるレベル変換回路を通し
   て伝えられるものであることを特徴とする特許請求の範
   囲第１又は第２項記載の半導体集積回路装置。 ４）上記半導体集積回路装置は、上記電圧切り換え回路
   を通した出力電圧により動作させられるＥＰＲＯＭを備
   えてなるものであることを特徴とする特許請求の範囲第
   １、第２又は第３項記載の半導体集積回路装置。