JPS63106995A - Ｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＥＦＲＯＭ　（エレクトリカリ・プログラ
マブル・リード・オンリー・メモリ）装置装置に関する
もので、例えば、書き込み用高電圧を内部で昇圧して用
いるものに利用して存効な技術に関するものである。

〔従来の技術〕

ＦＡＭＯ３（フローティング・アバランシュインジェク
シッンＭＯＳＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＦ、ＦＲＯＭ装置が公知である（例
えば、特開昭５４−１５２９９３号公報参照）、また、
ＥＰＲＯＭ装置の周辺回路を０ＭＯ３（相補型ＭＯ８）
回路により構成することが公知である（例えば、アイニ
スニスシーシー　ダイジェスト　オブ　テクニカル　ペ
ーパーズ（ｌ５ＳＣＣＤＩＧｆ！ＳＴ　ＯＦ　ＴＥＣＩ
ＩＮＩＣＡＬ　ＰＡＰＥＲＳ）頁１８２〜頁１８３．１
９８２年２月１１日参照）。

〔発明が解決しようとする問題点〕

ＥＰＲＯＭＥＰＲＯＭ装置、約１２Ｖのような比較的高
い電圧にされた書込み用高電圧ＶｐＰを用いて、フロー
ティングゲートとコントロールゲートとを持つスタック
ドゲート構造のメモリセルトランジスタへの書き込みが
行われる。この場合、上記メモリセルトランジスタのド
レインには、伝送ゲートＭＯＳＦＥＴとして動作するカ
ラムスイッチＭＯＳ　Ｆ　ＥＴや、データ入力の書き込
みＭＯＳＦＥＴを介して上記高電圧ｖＩＩＩｐが伝えら
れる。

このため、上記書き込み高電圧ｖｐｐは、上記カラムス
イッチＭＯＳＦＥＴや書き込みＭＯＳＦＥＴにおける実
質的なしきい値電圧によって大きくレベル低下させられ
る。すなわち、上記ＭＯＳＦＥＴは、上記のような比較
的高い電圧を伝えるためにソース電位が上昇させられる
ので、その基板効果が大きく作用して上記実質的なしき
い値電圧が大きくされる。これにより、書き込みが行わ
れそメモリセルトランジスタのドレイン電圧は、上記高
電圧Ｖｐｆｌに対して大幅に低下してしまい、書き込み
の速度も大幅に低下してしまう、また、高速かつ充分な
書き込みを行うためにはメモリセルトランジスタのゲー
ト電圧を上げることが有効である。

本願出願人においては、昇圧回路を用いて、上記高電圧
ｖｐｐ以上の高い電圧を形成して、上記のようなレベル
低下を補償し、書き込みを高速化することを考えた。し
かしながら、アドレス選択信号をディプレッション型の
スイッチＭＯＳＦＥＴを介してワード線及びデータ線に
伝えるとともに、ワード線及びデータ線に高抵抗手段を
設けるアドレス選択回路にあっては、多数の非選択ワー
ド線及びデータ線にそれぞれ設けられる高抵抗手段を通
して流れる微小電流の合計が比較的大きな電流値になっ
てしまう、このため、昇圧電圧を形成するチャージポン
プ回路の電流供給能力が不足して十分な昇圧電圧が得ら
れない。

そこで、アドレス選択回路としてＣＭＯ３回路によるレ
ベル変換回路を用いることが考えられる。

しかしながら、この回路にあつては、高耐圧化のために
レベル変換回路を構成するＭＯＳＦＥＴのサイズが比較
的大きくなること、及びＰチャンネルＭＯＳＦＥＴとＮ
チャンネルＭＯ５ＦＥＴとを形成するために比較的大き
な占有面積を必要とするため、ワード線及びデータ線を
狭いピッチで配置することができなくなり高集積化の点
で不利となる。

この発明の目的は、高集積化及び高書き込み効率化を実
現したＥＰＲＯＭ装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細さの記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、選択信号が内部書き込み信号を受けるがディ
プレッジジン型スイッチＭＯＳＦＥＴを介して出力され
るアドレス選択回路を用いるとももに、ワード線及び／
又はデータ線にそれぞれ書き込み用高電圧を伝える高抵
抗手段を複数組に分割してスイッチＭＯ３ＦＢＴを介し
て選択的に昇圧された書き込み用高電圧を伝えるように
するものである。

〔作　用〕

上記した手段によれば、選択されるべき１つのワード線
又はデータ線を含む複数組に分割された少ない数の高抵
抗手段に対してのみ上記昇圧された書き込み用高電圧を
供給するものであるため、チャージポンプ回路により所
望の昇圧された書き込み用高電圧を形成することができ
る。

〔実施例〕

第１図には、この発明が適用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３集積回路の製造技術によって、特に制限
されないが、１個の単結晶シリコンのような半導体基板
上において形成される。例えば、集積回路は、単結晶Ｐ
型シリコンからなる半専体基板に形成される。Ｎチャン
ネルＭ０ＳＦＥＴは、かかる半導体基板表面に形成され
たソース領域、ドレイン領域及びソース領域とドレイン
領域との間の半導体基板表面に薄い厚さのゲートｍ縁膜
を介して形成されたポリシリコンからなるようなゲート
電極から構成される。ＰチャンネルＭＯＳＦＥＴは、上
記半導体基板表面に形成されたＮ型ウェル領域に形成さ
れる。これによって、半導体基板は、その上に形成され
た複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲート
を構成する。Ｎ型ウェル領域は、その上に形成されたＰ
チャンネルＭＯＳＦＥＴの基板ゲートを構成する。同図
においてＰチャンネルＭＯＳＦＥＴは、そのチャンネル
（基板ゲート）に矢印が付加されることによってＮチャ
ンネルＭＯＳ　Ｆ　ＥＴと区別される。また、ディプレ
ッション型のＮチャンネルＭＯＳＦＥＴは、そのチャン
ネル部分にゲート電極と平行な直線が付加されることに
よってエンハンスメント型のＮチャンネルＭＯＳ　Ｆ　
ＥＴと区別される。

この実施例のＥＦＲＯＭ装置は、特に制限されないが、
８つのデータ入出力端子を持つようにされ、８ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。ＥＦＲＯＭ装置は、＋５ボルトのような電源電圧と
、十数ボルトのような高いレベルの書き込み電圧ｖｐｐ
とによって動作される。ＥＦＲＯＭ装置は、通常の読み
出し動作において＋５■のような電源電圧Ｖｃｃによっ
て動作される。ＥＦＲＯＭ装置は、アドレス入力端子ブ
イネーブル信号、出力イネーブル信号、プログラム信号
によってその動作が制御される。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、８組のメモリアレイＭ−
ＡＲＹとデータ人力／出力回路が設けられるが同図では
、そのうちの１つのメモリアレイＭ−ＡＲＹと、データ
入力回路ＤＩＢ及びデータ出力回路ＤＯＢが代表として
例示的に示されている。メモリアレイＭ−ＡＲＹは、複
数のメモリセルトランジスタ（不揮発性メモリ素子・・
ＭＯＳＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、Ｗ２及び
データ線Ｄ１．Ｄ２〜Ｄｎとにより構成されている。メ
モリアレイＭ−ＡＲＹにおいて、同じ行に配置されたメ
モリセルトランジスタＱ１〜Ｑ３　（Ｑ７ｔ〜Ｑ６）の
コントロールゲートは、それぞれ対応するワード線Ｗｌ
、Ｗ２に接続され、同じ列に配置されたメモリセルトラ
ンジスタＱｌ。

Ｑ４、Ｑ２．Ｑ５及びＱ３．Ｑ６のドレインは、それぞ
れ対応するデータ線ＤＩ、Ｄ２〜Ｄｎに接続されている
。

上記メモリセルトランジスタの共通ソース線Ｃ８は、特
に制限されないが、書込み信号ｗｅを受けるディプレッ
ション型ＭＯＳＦＥＴＱＩ　Ｏを介して接地されている
。このＭＯＳＦＥＴＱＩＯは、次の理由によって設けら
れている。すなわち、メモリセル、例えばメモリセルＱ
ｌにデータを書き込む場合には、ワード線Ｗ１に書き込
みレベルの高電圧が与えられ、データ線Ｄ１に書き込む
べきデータに従った高電圧もしくはは％／　ＯＶの低電
圧が与えられる。この場合、選択データ線ＤＩに結合さ
れた非選択とされるべきメモリセルＱ２ないしＱ３のフ
ローティングゲートは、それとデータ線Ｄ１との不所望
な静電結合によって、データ線ＤＩが高電位にされると
、それに応じてその電位が不所望に上昇されてしまう、
その結果、非選択であることによってオフ状態に維持さ
れるべきメモリセルＱ２ないしＱ３が不所望に導通して
しまう、すなわち、非選択であるべきメモリセルにリー
ク電流が流れてしまい、選択されるべきメモリセルＱ１
に流れるべき書き込み電流が減少されてしまう０図示の
ＭＯＳＦＥＴＱＩ　Ｏは、書き込み時の上記内部制御信
号ｗｅのロウレベルによってそのコンダクタンスが比較
的小さくされる。これにより、書き込み時に流される書
き込み電流によって住しる共通ソース線Ｃ８の電位は、
ＭＯＳＦＥＴＱＩＯのコンダクタンスが比較的小さくさ
れることによって比較的高い電位にされる。この共通ソ
ース線Ｃ８の電位が比較的高くされるとメモリセルトラ
ンジスタは、基板効果によってそのしきい（ａ？Ｅ圧は
比較的間くされる。このように、非選択とされるべきメ
モリセルトランジスタの実効的なしきい値電圧が高くさ
れる結果としてその非選択とされるべきメモリセルトラ
ンジスタに流れるリーク電流を小さくできる。これによ
って、書き込み高電圧によって形成された書き込み電流
が効率よく選択されたメモリセルトランジスタに供給さ
れるので、効率的な書き込み動作を行うことができる。

なお、読み出し動作時には、上記制御信号ｗｅのハイレ
ベルによってＭＯ３ＦＦ、ＴＱＩＯのコンダクタンスは
、比較的大きくされる。これにより、論理′１″書き込
みのメモリセルトランジスタに流れる電流を大きくでき
るから、読み出し速度を速くすることができる。

この実施例のＥＦＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号を受けるアドレス
バッファＸＡＤＢ、ＹＡＤＢを含む、アドレスバッファ
ＸＡＤＢ、ＹＡＤＢによって形成された相補アドレス信
号は、アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給され
る。同図においては、上記ＸアドレスバッファＸＡＤＢ
とＸアドレスデコーダＸＤＣＲを合わせて回路ブロック
ＸＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレスバッフ
ァＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わせて回
路ブロックＹＡＤＢ　−ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化さレルコトニヨって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイメモリアレイＭ−Ａ
ＲＹ　（図示しない他のメモリアレイに対しても同様）
のワード線に供給されるべき選択信号を形成する。Ｘア
ドレスデコーダＸＤＣＲは、特に制限されないが、＋５
Ｖの電源電圧によって動作される。それ故に、アドレス
デコーダＸＤＣＲは、５ボルト系の選択信号を形成する
。

これに対して、メモリアレイＭ−ＡＲＹによって必要と
される選択信号のレベルは、読み出し動作において、例
えばはＶ５Ｖのハイレベルとはゾ０■のロウレベルであ
り、書き込み動作の時においてほり書き込み電圧ｖｐｐ
レベルのハイレベルとはｓｌ　Ｑ　Ｖのロウレベルであ
る。ＸアドレスデコーダＸＤＣＲから出力される５ｖ系
の選択信号に応答してメモリアレイＭ−ＡＲＹのワード
線をそれぞれ必要とされるレベルにさせるために、Ｘア
ドレスデコーダＸＤＣＲの出力端子とメモリアレイの各
ワード線との間にディプレッション型ＭＯＳＦＥＴＱＩ
ＩないしＱ１２が設けられており、また、各ワード線と
書き込み電圧端子ｖｐｐとの間には書き込み高電圧負荷
回路ＸＲが設けられている。書き込み高電圧負荷回路Ｘ
Ｒは、内部書き込み信号ｗｅを受けるスイッチ機能を持
つ高抵抗Ｒ１ないしＲ２を持つ。これらの高抵抗Ｒ１，
Ｒ２は、特に制限されないが、ポリシリコン層にソース
とドレイン領域が形成され、ゲートに書き込み信号Ｗｅ
が共通に供給される。上記ポリシリコン層は、各メモリ
セルトランジスタのゲート電極と一体的に形成されるワ
ード線を構成するポリシリコン層を延長したのもが利用
される。この実施例では、昇圧された書き込み用高電圧
を用いて書き込み動作を行うようにするため、上記メモ
リアレイＭ−ＡＲＹを構成する多数のワード線は、複数
組に分割される。そして、各組毎に共通に設けられる上
記高抵抗Ｒ１，Ｒ２等に対してＰチャンネル型のスイッ
チＭＯＳＦＥＴＱＩ　６を介して選択的に昇圧された書
き込み用高電圧Ｖｐｐ’　が供給される。

特に制限されないが、１つの組に対応されるワード線（
高抵抗手段）の数は８個等比較的少ない数にされる。し
たがって、例えばデコーダ回路ＸＤＣＲがＮビットのア
ドレス信号を受けて２Ｎ個のワード線に対して１つの選
択１８号を形成する場合、上記スイッチＭＯＳＦＥＴＱ
１６等は、これに対応して、下位３ビツト（ワード！１
１８本分）を除くＮ−３ビツトのアドレス信号を受ける
後述するようなレベル変！ＩＩ！機能を持つデコーダ回
路ＤＥＣＩにより形成される選択信号が供給される。

上記ディプレッション型ＭＯＳＦＥＴＱＩ　１ないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５Ｖ系の内部書き込み制御信号ｗｅが供給される。

読み出し動作なら、内部書き込み制御信号ｗｅははゾ５
■のハイレベルにされる。この場合、ＭＯＳＦＥＴＱＩ
　１ないしＱ１２のすべては、ＸアドレスデコーダＸＤ
ＣＲから出力される５Ｖ系の選択信号に対してオン状態
にされる。それ故に、ＸアドレスデコーダＸＤＣＲの出
力がそのまま各ワード線に伝達される。なお、書き込み
高電圧Ｖｐｐは、５ボルトないし０ボルトにされるため
上記書き込み信号ｉτのハイレベルによって上記高抵抗
Ｒ１，Ｒ２等を構成するＰチャンネルＭＯＳＦＥＴはオ
フ状態にされる。これによって、読み出し動作のときに
、上記高抵抗手段Ｒ１，Ｒ２等は実質的にワード線の負
荷として作用しない。

書き込み動作なら、内部書き込み制御信号マτは、はゾ
Ｏｖのロウレベルにされる。この場合、例えば、Ｘアド
レスデコーダＸＤＣＲから出力される信号のうち、ワー
ド線Ｗ１に対応される信号がはゾ５ｖのハイレベル（選
択レベル）なら、ＭＯＳＦＥＴＱＩ　１は、そのゲート
に加わる電圧がそのソースに加わる電圧に対して相対的
に負レベルにされるので自動的にオフ状態にされる。こ
れに応じて、ワード線Ｗ１は、回路ＸＲによって昇圧さ
れた書き込み電圧Ｖ９ｐ’のレベルのハイレベルにされ
る。これに対し、例えば、ＸアドレスデコーダＸＤＣＲ
のワード線Ｗ２に対応される信号がはゾＯＶのロウレベ
ルなら、ＭＯＳＦＥＴＱＩ２はオン状態のままにされる
。それ故に、ワード線Ｗ２は、アドレスデコーダＸＤＣ
Ｒによってはｓ２０　Ｖのロウレベルにされる。また、
選択のワード線を含まない組のワード線においては、上
記スイッチＭＯＳ　Ｆ　ＥＴがオフ状態にされる結果、
高抵抗負荷手段による微小電流を流すことなく、はり回
路の接地電位にされる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯＳＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５Ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力されろ選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。

カラムスイッチＭＯＳＦＥＴを十分にオンオフさせるこ
とができるようにするため、ＹアドレスデコーダＹＤＣ
Ｈの出力端子とカラムスイッチＭＯＳＦＥＴのゲート、
すなわち、カラム選択線との間には、ディプレッション
型ＭＯＳＦＥＴＱ１３〜Ｑ１５が配置されている。これ
らＭＯＳＦＥＴＱＩ　３ないしＱ１５のゲートには、前
記ＭＯＳＦＥＴＱ１１ないしＱ１２と同様に、内部書き
込み制御信号ｗｅが供給される。カラム選択線のそれぞ
れと、後述するような昇圧回路Ｖ９９’　−Ｇによって
形成された昇圧電圧端子ｖｐｐ’との間には、上記同様
な書き込み高電圧負荷回路ＹＲが設けられている。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る古き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＢにおけろ出
力回路は、上記昇圧電圧Ｖｐｐ″によって制御される書
き込みＭＯＳ　Ｆ　ＥＴを介して書き込み電圧ｖｐｐを
送出する。この出力回路は、書き込みパルスｗｅがはｖ
５Ｖのようなノ＼イレベル（読み出し動作）なら、その
出力インピーダンスが高インピーダンス状態となるよう
にされる。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出力バッファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ。

バイアス回路は、制御回路Ｃ０ＮＴから供給される制御
信号ｃｅによって動作状態にされ、その動作状態におい
てノイイアス電流を出力する。バイアス回路は、適当な
レベル検出機能を持つようにされる。これによって、デ
ータ出力回路ＤＯＢの入力レベルが所定電位以下の時に
バイアス電流が形成され、入力レベルが所定電位に達す
るとバイアス電流が実質的に０になるようにされる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（“０”）をもっている場合、共通デー
タ線ＣＤと回路の接地点との間に直流電流通路が形成さ
れない。この場合、共通データ線ＣＤは、センスアンプ
からの電流供給によって比較的ハイレベルにされる。セ
ンスアンプにおけるバイアス回路からのバイアス電流の
供給は、共通データ線ＣＤが所定電位に達すると実質的
に停止される。それ故に、共通データ線のハイレベルは
、比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
ＯＳＦＥＴ、データ線、選択されたメモリセル及びＭＯ
ＳＦＥＴＱＩ　Ｏを介する直流電流経路が形成される。

それ故に、共通データ線ＣＤは、バイアス回路から供給
されるバイアス電流にかかわらずにロウレベルにされる
。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す、すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データｌ１ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号ｏｅによって制御されるように構
成される。出力バッファは、制御信号ｏｅがは！゛５ｖ
のようなハイレベルなら、センスアンプから供給される
信号と対応するレベルのデータ信号を外部端子Ｉ１０に
出力する。これに対し、出カバソファは、制御信号ＱＱ
がはｖＯｖのロウレベルなら、高出力インピーダンス状
態となるようにされる。これによって、出カバソファは
、書き込み動作時にデータ入出力端子Ｉ１０に供給され
る書き込みデータ信号のレベルを制限しないようにされ
る。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、外部端子から供給されろ書き込み間電圧Ｖｐｏ
、チーノブイネーブル信号ＣＦ、、出力イネーブル信号
ＯＥ及びプログラム信号ＰＧＭに応じて各種の制御信号
を形成する。

第２図には、上記昇圧電圧Ｖｐ＋）“を形成する昇圧回
路ｖｐｐ’　−ｃの一実施例の回路図が示されている。

この昇圧回路ｖｐＰ−ｃは、図示しない発振回路の発振
出力Ｏ８Ｃを受け、上記高電圧端子Ｖｐｌ）から供給さ
れた高電圧ｖｐｐによって動作する次の各回路素子によ
って構成される。ディプレッション現頁ｆ１ＭＯＳＦＥ
ＴＱ２１とエンハンスメント型駆動ＭＯＳＦＥＴＱ２２
とは、インパーク回路を構成し、上記発振信号ＯＳＣを
受けてその逆相の発振信号を形成する。この逆相の発振
信号と上記発振信号Ｏ８Ｃとは、それぞれプッシュプル
形態のＭＯＳＦＥＴＱ２３．Ｑ２４のゲートに供給され
る。上記インバータ回路とプツシプル回路には、エンハ
ンスメント型ＭＯ８ＦＥＴＱ２０を介して上記電圧ＶＰ
ＧＩの供給が行われる。上記プッシュプル回路の出力端
子はキャパシタＣ１の一端に接続される。このキャパシ
タＣ１の他端は、一方においてダイオード形態のＭＯＳ
ＦＥＴＱ２７のアノード側に接続される。上記キャパシ
タＣ１の他端と電圧端子ＶｐＩ）との間には、そのプリ
チャージ動作を行うダイオード形態のＭＯＳＦＥＴとエ
ンハンスメント型ＭＯＳＦＥＴＱ２５が直列に接続され
る。上記ダイオード形態のＭＯＳＦＥＴＱ２７のカソー
ド側と電圧端子ｖｐｐとの間には、出力容ＩＣ２へのプ
リチャージを行うダイオード形態のＭＯＳＦＥＴＱ３２
が設けられる。

上記ＭＯＳＦＥＴＱ２５と上記ＭＯＳＦＥＴＱ２０のゲ
ートには、昇圧電圧ｖｐｐ’が供給されることによって
、レベル損失なく一ヒ記高電圧ｖｐｐを伝える。

この昇圧回路の動作の概略は、次の通りである。

発振出力Ｏ８Ｃがハイレベルのとき、インパーク回路と
プツシプル回路の出力レベルがロウレベルにされる。こ
れによって、キャパシタＣ１には、ＭＯ３ＦＦ、ＴＱ２
５．Ｑ２６を通してプリチャージが行われる。次に、上
記発振出力Ｏ３Ｃがロウレベルにされたとき、インバー
タ回路とプッシュプル回路の出力レベルがハイレベルに
される。これによって、キャパシタＣ１の他端の電位は
、ブートストラップ作用によって上記プリチャージレベ
ルとプッシュプル回路の出力ハイレベルとが加算された
高レベルにされる。この高レベルによりダイオード形態
のＭＯＳＦＥＴＱ２７がオン状態にされ、上記出力キャ
パシタＣ２へ電荷移送を行い、昇圧電圧ｖ　ｐｐ’を高
くする。このような動作の繰り返しによって、出力容量
Ｃ２から得られる昇圧電圧ＶｐＧ１’　は、上記ＭＯ３
ＦＦ、ＴＱ３２によるプリチャージ電圧から徐々に上昇
させられ、最終的に２倍の高電圧２ＶｐｐからＭＯＳＦ
ＥＴＱ２６及びＱ２７のしきい値電圧を差し引いた電圧
まで上昇させられる。

この実施例では、上記昇圧電圧Ｖｌ）Ｅｌ’が必要以上
に昇圧させられることによって、それが供給されるカラ
ムスイッチＭＯＳ　Ｆ　ＥＴ等の耐圧電圧以上にされて
しまうこと等を防止するため、次のレベルリミット動作
が設けられる。

上記ダイオード形態のＭＯＳＦＥＴＱ２７のカソード側
と電圧端子ｖｐｐとの間には、ＭＯＳＦＥＴＱ３１が設
けられる。このＭＯ５ＦＥＴＱ３１に対して並列に設け
られ、直列接続されたダイオード形態のＭＯＳＦＥＴＱ
２８〜Ｑ３Ｑが設けられる。これらのダイオード形態の
ＭＯＳＦＥＴＱ２８〜Ｑ３０のうち、電圧端子Ｖｌ）ｐ
側に設けられたＭＯＳＦＥＴＱ２８と上記Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　３１は、電流ミラー形態にされる。言い
換えるならば、ＭＯＳＦＥＴＱ３１のゲーｉ−は、ダイ
オード形態のＭＯＳＦＥＴＱ２８のアノード側に接続さ
れる。

上記ＭＯ３ＦＥ’Ｔ’Ｑ３１は、そのサイズ（Ｗ／Ｌ）
が大きく設定されることによって、そのコンダクタンス
が比較的大きくされる。これに対してダイオード形ｉの
ＭＯＳＦＥＴＱ２８〜Ｑ３０は、ぞのライズ（Ｗ／Ｌ）
が小さく設定されることによって、そのコンダクタンス
が小さくされる。

この実施例のレベルリミット動作は、次の通りである。

昇圧電圧ＶｐｌＩ’が昇圧され、電圧ｖｐｐに対してＭ
ＯＳＦＥＴＱ２８〜Ｑ３０の合成しきい（Ｉｌ！電圧よ
り高くされると、これらのＭＯＳ　Ｆ　ＩＥＴＱ２８〜
Ｑ２９がオン状態にされる。上記ＭＯＳＦＥＴＱ２Ｂの
オン状態によって、それと電流ミラー形態にされたＭＯ
ＳＦＥＴＱ３１もオン状態にされる。このＭＯＳＦＥＴ
Ｑ３１は、そのサイズ（Ｗ／　Ｌ　）が比較的大きく設
定されることによって、ＭＯＳＦＥＴＱ２Ｂとのサイズ
比に従った大きな電流能力を持つ。これによって、昇圧
電圧ｖ　ｐｐ”のレベルリミット動作が行われる。

この実施例では、１つのＭＯＳＦＥＴにより実質的に昇
圧電圧Ｖｆ１９’　のレベルリミット動作を行うもので
あるので、それほどサイズを大きくすることなく十分な
電流能力を持つようにすることができる。これによって
、レベルリミッタ回路全体としてのレイアウト面積を小
さくできる。

第３図には、上記デコード回路ＤＥＣ１の一実施例の回
路図が示されている。

単位のデコード回路ＤＥＣ１は、特に制限されないが、
図示しない内部相補アドレス信号を受けるノア（ＮＯＲ
）ゲート回路と、このゲート回路の出力信号に従ってス
イッチＭＯＳＦＥＴＱ１６等のスイッチ制御信号を形成
するレベル変換回路とによって構成される。上記ノアゲ
ート回路は、そのゲートが回路の接地電位に結合される
ことによって定常的にオン状態にされ、抵抗手段として
作用するＰチャンネル型の負荷ＭＯＳＦＥＴＱ３３と、
上記図示しない相補アドレス信号を受ける並列形態のＮ
チャンネル型の駆動ＭＯＳＦＥＴＱ３５、Ｑ３６等、及
び上記駆動ＭＯＳＦＥＴＱ２５、Ｑ３６と上記負荷ＭＯ
ＳＦＥＴＱ３３（７）間に設けられ、そのゲートに電源
電圧Ｖｃｃが定常的に供給されたＮチャンネル型のカッ
ト用ＭＯ５ＦＥＴＱ３４から構成される。このノアゲー
ト回路は、上記駆動ＭＯＳＦＥＴＱ３５．Ｑ３６等とカ
ット用ＭＯＳＦＥＴＱ３４の接続点から出力信号を形成
する。

このノアゲート回路によって形成された選択／非選択信
号は、次のレベル変換回路に供給される。

すわなち、上記ノアゲート回路の出力信号は、Ｐチャン
ネルＭＯＳＦＥＴＱ３７とＮチャンネルＭＯＳＦＥＴＱ
３８とで構成され、昇圧電圧端子Ｖｐｐ″から供給され
る電圧により動作状態にされるＣＭＯＳインバータ回路
の入力端子に供給される。

このＣＭＯＳインバータ回路の出力端子は、対応するス
イッチＭＯＳＦＥＴＱ１６等のゲートに結合される。上
記ＣＭＯＳインバータ回路の入力端子と、その電源端子
Ｖｐｆｌ’　との間には、上記ＣＭＯＳインバータ回路
の出力端子にそのゲートが結合されたＰチャンネル型の
帰還用ＭＯＳＦＥＴＱ３９が設けられろ。

この回路にあっては、書き込み動作の時には、上記端子
ｙ　、ｐ＊　には上記昇圧回路ｖｐｐ’　−ｃによって
形成される昇圧電圧が供給される。この状態で、デコー
ド出力信号が電源電圧Ｖｃｃのようなハイレベル（５ｖ
）の選択根号を形成すると、言い換えるならば、駆動Ｍ
ＯＳＦＥＴＱ３５及びＱ３６のいずれもがオフ状態のと
き、負荷ＭＯＳＦＥＴＱ３３とカット用ＭＯＳＦＥＴＱ
３　Ｊを介してＣＭＯＳインバータ回路の入力端子にハ
イレベルの選択信号を伝える。これにより、ＣΔ４０３
インバータ回路のＮチャンネルＦ／［ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　３８はオン状態にされる。これに応じてその出力
がロウレベルにされるため、ＰチャンネルＭＯＳＦＥＴ
Ｑ３９がオン状態にされ、ＣＭＯＳインバータ回路の入
力端子を高電圧Ｖｐｐ”にする、上記高電圧ｖｐｐ’　
のようなハイレベルにより、ＣＭＯＳインバータ回路の
ＰチャンネルＭＯＳＦＥＴＱ３７はオフ状態にされろ、
また、上記ＣＭＯＳインバータ回路の入力端子のレベル
が上述のような高電圧ｖ　ｐｐ”　にされる結果、オン
状態にされていたカットＭＯＳＦＥＴＱ３４はオフ状態
にされる。したがって、上記ＰチャンネルＭＯＳＦＥＴ
Ｑ３３を通して高電圧ｖ　ｐｐ”側から低電圧Ｖｃｅ側
に直流電流が流れるのを防止できるものである。上記の
ようなロウレベルの選択信号によって、スイッチＭＯＳ
ＦＥＴＱ１６はオン状態にされる。これにより、そのと
きのアドレス信号に応じて選択されるワード線が含まれ
る組には、上記オン状態にされたスイッチＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　１６等を介して昇圧電圧ｖｐｐ’が供給
されるので、前述のような昇圧電圧によるワード線選択
動作が可能となる。

一方、デコード出力信号が回路の接地電位のようなロウ
レベル（ＯＶ）の非選択根号を形成すると、言い換える
ならば、駆動ＭＯＳＦＥＴＱ３５及びＱ３６のいずれか
がオン状態のとき、ＣＭＯＳインバータ回路の入力端子
にロウレベルの非選択信号を伝える。このロウレベルの
出力信号によって、ＣＭＯＳインバータ回路のＮチャン
ネルＭＯＳＦＥＴＱ３８がオフ状態に、ＰチャンネルＭ
ＯＳＦＥＴＱ３７がオン状態になる。なお、上記Ｐチャ
ンネルＭＯＳＦＥＴＱ３７のオン状態によって、出力信
号の電位は、高電圧Ｖ９９’まで上昇されるため、帰還
用のＰチャンネルＭＯＳ　Ｆ　ＥＴＱ３９はオフ状態に
される。これによって、Ｐチャンネル型のスイッチＭＯ
３ＦＥ！、ＴＱ１６等のゲート電極、そのソース電位と
同じ高電圧Ｖｌ）ｐ’が供給される結果、そのスイッチ
ＭＯＳＦＥＴＱ１６等はオフ状態にされる。この結果、
書き込み動作において、上記選択ワード線を含む１つの
組を除く他の全部の非選択ワード線には高電圧が供給さ
れることがないので、昇圧電圧端子Ｖｌ）Ｐ’から流れ
るリーク電流を大幅に低減できる。言い換えるならば、
前記のようなキャパシタを用いたチャージホンプ回路に
よっても所望なレベルの昇圧電圧ＶＰＩ）’を形成する
ことができる。なお、以上の説明ではワード線選択回路
を例にして説明したが、データ線選択回路（カラムスイ
ッチ回路）においても同様である。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （ｉ＋書き込み高電圧負荷回路Ｘ　Ｒ及びＹＲとして、
メモリアレイを構成する多数のワード線及びデータ線が
複数組に分割され、各組の高抵抗Ｒ１，Ｒ２等に対して
共通にＰチャンネル型のスイッチＭＯＳＦＥＴＱＩ　６
を介して選択的に書き込み用高電圧ｖｐｐ’を供給する
ものであるため、チャージポンプ回路のような電流供給
能力の小さな昇圧回路により所望の昇圧電圧ｖ　ｐｐ’
を得ることができる。この結果、書き込み効率の向上を
図ることができるという効果が得られる。

（２）上記（１）により、アドレス選択回路としてＮチ
ャンネルＭＯＳＦＥＴからなるデコード回路とディプレ
ッション型のスイッチＭＯＳ　Ｆ　ＥＴを用いた回路に
より構成できるから、そのレイアウト面積が小さくでき
る結果、ワード線及びデータ線を高密度に配置すること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の回路
において、高抵抗手段は、単なるポリシリコン高抵抗を
用いるものであってもよい、また、１組に対応した高抵
抗素子の数は、昇圧回路の電流供給能力に見合った数に
設定すればよい。ただし、そのスイッチＭＯＳＦＥＴの
選択信号を形成する選択回路の簡素化のために、２’　
　（Ｍは整数）にすることが望ましい。

また、スイッチＭＯＳＦＥＴの選択信号は、内部相補ア
ドレス信号を用いるデコード回路の他、ワード線の選択
レベル／非選択レベルを受けるゲート回路により形成す
るものであってもよい。また、昇圧回路及び上記レベル
変換機能を持つデコード回路の具体的回路は、種々の実
施形態を採ることができるものである。

この発明に係るＥＦＲＯＭ装置は、１チツプのマイクロ
コンピュータ等のようなディジタル集積回路に内蔵され
るものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果をａｎｔに説明すれば下記の通りである
うすなわち、書き込み高電圧負荷回路として、メモリア
し・イを構成する多数のワード線及びデータ線が複数組
に分割され、各（Ｕの高抵抗に対して共通にスイッチＭ
ＯＳ　Ｆ　ＥＴを介して選択的に書き込み用高電田ｖｐ
ｐ’を供給するものであるため、チャージポンプ回路の
よ・）な電流供給能力の小さな昇圧回路により所望の昇
圧電圧Ｖｐｐ’　を得ることができる。この結果、書き
込み効率の向上を図ることができると、ともに、アドレ
ス選択回路としてディプレッジワン型スイッチＭＯ３Ｆ
　Ｆ、　Ｔを用いた回路を利用できるから、ワード線及
びデータ線を１度にレイアウトすることができる。

【図面の簡単な説明】

第１図は、この発明に係るＥＦＲＯＭ装置の一実施例を
示す回路図、 第２図は、その昇圧回路とレベルリミッタ回路の一実施
例を示す回路図、 第３図は、高抵抗回路に高電圧を供給するスイッチＭＯ
ＳＦＥＴの選択信号を形成するデコード回路の一実施例
を示す回路図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・データ信
号回路、ＤＩＢ・・データ入力回路、Ｃ０ＮＴ・・制御
回路、Ｖｐｐ’−Ｇ・・昇圧回路、ＤＥＣ１・・デコー
ド回路 〆゛−）＼、。 代理人弁理士　小川　勝馬ｒ゛　・・）第　２　図 Ｏ２０ 第３図

Claims (1)

1. 【特許請求の範囲】 １、選択信号が内部書き込み信号を受けるがディプレッ
   ション型スイッチＭＯＳＦＥＴを介して出力されるアド
   レス選択回路と、ワード線及び／又はデータ線にそれぞ
   れ書き込み用高電圧を伝える高抵抗手段と、複数組に分
   割された上記高抵抗手段に選択的に昇圧された書き込み
   用高電圧を伝えるスイッチＭＯＳＦＥＴとを含むことを
   特徴とするＥＰＲＯＭ装置。 ２、上記昇圧された書き込み用高電圧は、パルス信号と
   外部端子から供給される書き込み用高電圧を受けるチャ
   ージポンプ回路により形成されるものであることを特徴
   とする特許請求の範囲第１項記載のＥＰＲＯＭ装置。 ３、上記高抵抗手段は、ポリシリコン層にソースとドレ
   イン領域が構成され、ゲートに内部書き込み信号が供給
   されるＰチャンネルＭＯＳＦＥＴであり、上記スイッチ
   ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであることを
   特徴とする特許請求の範囲第１又は第２項記載のＥＰＲ
   ＯＭ装置。