JP2585530B2

JP2585530B2 - 半導体集積回路装置

Info

Publication number: JP2585530B2
Application number: JP9205886A
Authority: JP
Inventors: 毅古野; 実福田; 庸一松野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-04-23
Filing date: 1986-04-23
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: JPS62250597A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するもので、た
とえば、FAMOS（フローティングゲート・アバランシェ
インジェクション・絶縁ゲート電界効果トランジスタ）
を記憶素子（メモリセル）とするEPROM（イレイザブル
＆プログラマブル・リード・オンリー・メモリ）等に利
用して有効な技術に関するものである。

〔従来の技術〕 FAMOSのような半導体素子をメモリセルとするEPROMに
ついては、たとえば特開昭54-152933号公報等に記載さ
れており、公知である。このようなEPROMでは、メモリ
セルに対する書き込みや消去に必要とされる比較的高い
内部電源電圧を発生するための昇圧回路が設けられ、そ
の電圧を所望の電圧にクランプするための電圧制限回路
が設けられる。

〔発明が解決しようとする問題点〕

第３図には、この発明に先立って、本願発明者等が開
発したEPROMの昇圧回路と、その出力電圧の電圧制限回
路が示されている。ブートストラップ容量CBの一方の電
極には、発振回路OSCから周期的に電源電圧Vccのような
ハイレベルとされるパルス信号が供給される。ブートス
トラップ容量CBの他方の電極は、EPRMの書き込み動作モ
ードにおいて高電源電圧Vpp-Vth（VthはＮチャンネルMO
SFETのしきい値電圧）にプリチャージされるため、発振
回路OSCから供給されるパルス信号がハイレベルとなっ
た時に、その電位は（Vpp-Vth）＋Vccのようなさらに高
い電圧となる。この電圧は、ダイオード形態のMOSFETQ2
およびQ30から成る電圧制限回路によってVpp＋2Vthのよ
うな電圧にクランプされ、さらにダイオード形態のMOSF
ETQ31を経ることによって、Vpp＋Vthのような所望の高
電源電圧Vpp′が得られる。

このような電圧制限回路には、さらに次に示す問題点
があることが、本願発明者等によって明らかになった。
すなわち、第３図に示すような電圧制限回路を構成する
ＮチャンネルMOSFETでは、その基板ゲートに回路の接地
電位が供給されることから、基板バイアス効果の影響を
受けるため、そのしきい値電圧Vthは、約2.5Vのような
比較的大きな値となり、プロセスバラツキによるしきい
値電圧の変動も大きい。このため、小刻みの電圧ステッ
プで所望の高電源電圧を得ることができず、その昇圧電
圧も変動が大きくなってしまう。このことは、EPROMの
書き込み特性を悪化させるとともに、半導体集積回路の
製造技術の向上にともない、その集積度が増大して素子
の微細化が進むにしたがって、素子のジャンクション破
壊の原因ともなっている。

この発明の目的は、高精度の電圧設定が可能な電圧制
限回路を含む半導体集積回路装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう）。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
電圧制限回路をダイオード形態とされるＰチャンネルMO
SFETによって構成するものである。

〔作用〕

上記した手段によれば、基板バイアス効果の影響が少
なく、比較的小さいしきい値電圧を持つＰチャンネルMO
SFETにより電圧制限回路を構成することによって、小刻
みのクランプ電圧設定が可能となり、書き込み特性が安
定し、信頼性の高いEPROM等の半導体集積回路装置を実
現できるものである。

〔実施例〕

第２図には、この発明が適用されたEPROMのメモリア
レイおよびその周辺回路の一実施例の回路図が示されて
いる。同図の各回路素子は、特に制限されないが、公知
のCMOS（相補型MOS）集積回路の製造技術によって、単
結晶Ｐ型シリコンのような１個の半導体基板上において
形成される。ＮチャンネルMOSFETは、かかる半導体基板
表面に形成されたソース領域、ドレイン領域およびソー
ス領域とドレイン領域との間の半導体基板表面に薄い厚
さのゲート絶縁膜を介して形成されたポリシリコンから
なるようなゲート電極から構成される。ＰチャンネルMO
SFETは、上記半導体基板表面に形成されたＮ型ウェル領
域に形成される。これによって、半導体基板は、その上
に形成された複数のＮチャンネルMOSFETの共通の基板ゲ
ートを構成する。Ｎ型ウェル領域は、その上に形成され
たＰチャンネルMOSFETの基板ゲートを構成する。

特に制限されないが、この実施例のEPROMでは、図示
しない外部端子から供給されるX,Yアドレス信号を受け
るアドレスバッファによって形成された相補アドレス信
号が、アドレスデコーダDCRに供給される。同図では、
アドレスバッファとアドレスデコーダとが同じ回路ブロ
ックXADB・DCR,YADB・DCRとしてそれぞれ示されてい
る。

アドレスバッファXADB,YADBは、内部チップ選択信号c
eにより活性化され、外部端子を介して供給されるアド
レス信号を取り込み、これらの外部アドレス信号と同相
の内部アドレス信号および逆相の内部アドレス信号とか
らなる相補内部アドレス信号を形成する。

アドレスデコーダXDCRは、Ｘ系の相補内部アドレス信
号をデコードし、メモリアレイＭ−ARYのワード線の選
択信号を形成する。

アドレスデコーダYDCRは、Ｙ系の相補内部アドレス信
号をデコードし、メモリアレイＭ−ARYのデータ線の選
択信号を形成する。

メモリアレイＭ−ARYは、代表として示されている複
数のFAMOSトランジスタ（不揮発性メモリ素子・・MOSFE
TQ14〜Q19）と、ワード線W1,W2およびデータ線D1〜Dnと
により構成されている。メモリアレイＭ−ARYにおい
て、同じ行に配置されたFAMOSトランジスタQ14,Q16,Q18
（あるいはQ15,Q17,Q19）のコントロールゲートは、そ
れぞれ対応するワード線W1（あるいはW2）に接続され、
同じ列に配置されたFAMOSトランジスタQ14,Q15〜Q18,Q1
9のドレインは、それぞれ対応するデータ線D1〜Dnに接
続されている。上記FAMOSトランジスタの共通ソース線C
Sは、特に制限されないが、そのゲートに内部制御信号
▲▼を受けるディップレッション型MOSFETQ23を介
して接地されている。このMOSFETQ23は、EPROMの書き込
み動作モードにおいてロウレベルとされる上記内部制御
信号▲▼によってそのコンダクタンスが比較的小さ
くされる。これにより、共通ソース線CSの電位は、比較
的高い電位にされる。共通ソース線CSの電位が比較的高
くされることにより、FAMOSトランジスタのしきい値電
圧は比較的高くされる。したがって、データ線に書き込
み高電圧が供給されても、非選択状態のワード線に結合
されたFAMOSトランジスタの実効的なしきい値電圧が高
くされるため、それによるリーク電流を小さくできる。
これにより、外部端子から供給される書き込み電流が選
択されたFAMOSトランジスタにのみ供給され、効率的な
書き込み動作を行うことができる。なお、EPROMの読み
出し動作モードにおいては、上記内部制御信号▲▼
はハイレベルとされるため、MOSFETQ23のコンダクタン
スは比較的大きくされる。これにより、読み出し速度を
速くすることができる。

上記各データ線D1〜Dnは、そのゲートにアドレスデコ
ーダYDCRによって形成されるデータ線選択信号を受ける
カラム（列）選択スイッチMOSFETQ20〜Q22を介して、共
通データ線CDに接続される。共通データ線CDには、外部
端子I/Oから入力される書込みデータを受けるデータ入
力バッファDIBの出力端子が接続されるとともに、セン
スアンプSAの初段増幅回路が設けられる。

すなわち、共通データ線CDは、Ｎチャンネル型の増幅
MOSFETQ27のソースに接続される。この増幅MOSFETQ27の
ドレインと電源電圧Vccとの間には、Ｐチャンネル型の
負荷MOSFETQ26が設けられる。上記負荷MOSFETQ26は、読
み出し動作のために必要な共通データ線CDのプリチャー
ジ電流を供給する。上記増幅MOSFETQ27の感度を高くす
るため、共通データ線CDの電圧は、Ｎチャンネル型の駆
動MOSFETQ25とＰチャンネル型の負荷MOSFETQ24からなる
反転増幅回路の入力である駆動MOSFETQ25のゲートに供
給される。この反転増幅回路の出力電圧は、上記増幅MO
SFETQ27のゲートに供給される。さらに、センスアンプ
の非動作期間での無駄な電流消費を防止するため、上記
増幅MOSFETQ27のゲートと回路の接地電位点との間に
は、ＮチャンネルMOSFETQ28が設けられる。このMOSFETQ
28と上記ＰチャンネルMOSFETQ24のゲートには、センス
アンプを動作させるためのタイミング信号scが供給され
る。メモリセルの読み出し時において、センスアンプ動
作タイミング信号scはロウレベルにされ、MOSFETQ24は
オン状態に、MOSFETQ28はオフ状態となる。

アドレスデコーダXDCRおよびYDCRによって選択された
メモリセルは、書込みデータに従って、ワード線の選択
レベルより高いしきい値電圧かまたは低いしきい値電圧
を持つようにされる。選択されたメモリセルがワード線
の選択レベルより高いしきい値電圧を持つ場合、そのメ
モリセルは選択状態においてもオフ状態となるため、共
通データ線CDの電位は、MOSFETQ26とQ27からの電流供給
によって比較的ハイレベルとされる。一方、選択された
メモリセルがワード線の選択レベルより低いしきい値電
圧を持つ場合、そのメモリセルは選択状態においてオン
状態となるため、共通データ線CDの電位は、比較的ロウ
レベルとされる。

読み出し動作における共通データ線CDのハイレベル
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がMOSFETQ27の
ゲートに供給されることによって、比較的低い電位に制
限される。一方、共通データ線CDのロウレベルは、この
ロウレベルの電位を受ける反転増幅回路により形成され
た比較的高いレベルの電圧がMOSFETQ27のゲートに供給
されることによって、比較的高い電位に制限される。こ
のように共通データ線CDのハイレベルとロウレベルを制
限することで、共通データ線CD等に信号変化速度を制限
する浮遊容量等が存在するにもかかわらず、読み出し動
作の高速化を図ることができる。すなわち、複数のメモ
リセルからのデータを次々に読み出すような場合におい
て、共通データ線CDのレベル変化の時間を短くすること
ができる。このような高速読み出し動作のために、上記
負荷MOSFETQ26のコンダクタンスは比較的大きく設定さ
れる。

増幅用MOSFETQ27は、ゲート接地ソース入力型の増幅
回路として動作し、その出力信号はCMOSインバータ回路
によって構成されたセンスアンプSAに伝達される。この
センスアンプSAの出力信号は、データ出力バッファDOB
を介して上記外部端子I/Oから送出される。

タイミング制御回路CONTは、外部から供給されるチッ
プイネーブル信号▲▼，アウトプットイネーブル信
号▲▼，プログラム信号▲▼および書込み用
高電圧Vppにより、上記各種の内部制御信号ce,▲
▼,scや、アドレスデコーダ，データ入力バッファDIB等
に選択的に供給される読み出し用低電圧／書き込み用高
電圧・Vcc/Vpp′等を形成する。たとえば、チップイネ
ーブル信号▲▼がロウレベル、アウトプットイネー
ブル信号▲▼がハイレベルでプログラム信号▲
▼がロウレベルであれば、書き込みモードとされ、上
記内部制御信号▲▼はロウレベル、ceはハイレベル
とされる。また、アドレスデコーダ回路XDCR,YDCRおよ
びデータ入力バッファDIBには、その動作電圧として昇
圧された高電圧Vpp′が供給される。

チップイネーブル信号▲▼がロウレベル、アウト
プットイネーブル信号▲▼がロウレベル、プログラ
ム信号▲▼がハイレベルで高電圧端子Vppが書込
み用高電圧であれば、ベリファイモードとされ、上記内
部制御信号▲▼とceはともにハイレベルとされる。
またアドレスデコーダ回路XDCR,YDCRおよびデータ入力
バッファDIBには、その動作電圧として比較的低い電源
電圧Vccが供給される。

さらに、チップイネーブル信号▲▼がロウレベ
ル、アウトプットイネーブル信号▲▼がロウレベ
ル、プログラム信号▲▼がハイレベルでVppが読
み出し用低電圧（Vccと同じレベル）であれば、読み出
しモードとされ、上記内部制御信号▲▼とceはとも
にハイレベルとされる。

第１図には、この発明が適用された電圧制限回路、昇
圧回路および上記動作電圧Vcc/Vpp′の電圧切り換え回
路を含む高電圧発生回路HVGおよびメモリアレイＭ−ARY
のワード線選択回路の一実施例の回路図が示されてい
る。

高電圧端子Vppから供給される高電圧は、Ｎチャンネ
ル型のスイッチMOSFETQ3を介してブートストラップ容量
CBの一方の電極に供給される。このブーストラップ容量
CBの他方の電極には、発振回路OSCにより形成され、特
に制限されないが、比較的低い電源電圧Vccをハイレベ
ルとし、回路の接地電位をロウレベルとする周期的なパ
ルス信号が供給される。上記スイッチMOSFETQ3は、EPRO
Mの書き込みモードにおいて、そのゲートに高電圧Vppと
同じレベルにされた内部制御信号WE′が供給されること
によってオン状態とされる。この内部制御信号WE′は、
後述するレベル変換回路と類似の回路によって形成され
る。MOSFETQ3がオン状態にされると、発振回路OSCの出
力信号がロウレベルである時に、ブートストラップ容量
CBは電圧Vpp-Vth（VthはMOSFETQ3のしきい値電圧）にプ
リチャージされる。そして、発振回路OSCの出力信号が
ロウレベルからハイレベルに変化すると、ブートストラ
ップ容量CBのチャージポンプ作用にって、出力端子とさ
れる一方の電極には、（Vpp-Vth）＋Vccのような昇圧電
圧が得られる。なお、この時、MOSFETQ3は内部制御信号
WE′がこの昇圧電圧よりも低い高電圧Vppのような電位
にされていることから、オフ状態となる。

上記ブートストラップ容量CBの出力端子とされる一方
の電極と高電源電圧Vppとの間には、ダイオード形態と
されたＰチャンネルMOSFETQ1およびＮチャンネルMOSFET
Q2からなる電圧制限回路が設けられる。ＰチャンネルMO
SFETQ1の基板ゲートは、そのオン状態において基板ゲー
トの電位をゲート電位より高くするため、そのソースに
共通接続される。これらのMOSFETQ1,Q2は、上記昇圧電
圧がVpp＋Vthp＋Vth（VthpはＰチャンネルMOSFETQ1のし
きい値電圧、VthはＮチャンネルMOSFETQ2のしきい値電
圧）以上に高くされるとオン状態となるため、昇圧電圧
は上記の電圧にレベルクランプされるものである。

この昇圧電圧は、ダイオード形態とされた逆流防止用
ＮチャンネルMOSFETQ4によって、さらにVth（Ｎチャン
ネルMOSFETQ4のしきい値電圧）分低下し、電圧切り換え
出力端子Vcc/Vpp′に伝えられる。これにより、後述す
る書き込みモードの場合、出力端子Vcc/Vpp′には、Vpp
＋Vthpのように高電圧Vppに対して昇圧された電圧Vpp′
が出力される。

この実施例の電圧制限回路では、上記のようにダイオ
ード形態とされたＰチャンネルMOSFETQ1のしきい値電圧
によって、その出力電圧のクランプレベルが決定され
る。ＰチャンネルMOSFETQ1の基板ゲートは、そのオン状
態においてゲート電位よりも高い電圧とされるソースに
共通接続されているため、このようなＰチャンネルMOSF
ETのしきい値電圧Vthpは、たとえば0.5Vのような比較的
小さい値となる。したがって、昇圧電圧Vpp′を、比較
的小刻みな電圧ステップで選択することができるもので
ある。

この出力端子Vcc/Vpp′の電圧を動作モードに応じて
切り換えるため、出力端子Vcc/Vpp′と低電源電圧Vccと
の間に、Ｐチャンネル型のスイッチMOSFETQ8が設けられ
る。このMOSFETQ8をEPROMの動作モードに応じてオン状
態／オフ状態とするため、そのゲートには次のレベル変
換回路によって形成された制御電圧が供給される。

すなわち、内部制御信号▲▼は、そのゲートに定
常的に低電源電圧Vccが供給されるＮチャンネル型のカ
ットMOSFETQ5を介して、上記出力端子Vcc/Vpp′の電圧
を動作電圧とするＰチャンネルMOSFETQ7とＮチャンネル
MOSFETQ11からなるCMOSインバータ回路の入力端子に供
給される。このCMOSインバータ回路の出力信号は、一方
において上記スイッチMOSFETQ8のゲートに伝えられ、他
方においてその入力端子と上記出力端子Vcc/Vpp′との
間に設けられたＰチャンネルMOSFETQ6のゲートに供給さ
れる。

EPROMの書き込み動作モードの場合、高電圧端子Vppに
は書き込み用の高電圧が供給され、内部制御信号WE′の
ハイレベルによってスイッチMOSFETQ3がオン状態となっ
て、上記のような昇圧動作が開始される。書き込みモー
ドを指定するための内部制御信号▲▼がロウレベル
にされると、MOSFETQ5を介してCMOSインバータ回路の入
力に回路の接地電位のようなロウレベルが供給されるの
で、ＮチャンネルMOSFETQ11がオフ状態、またＰチャン
ネルMOSFETQ7がオン状態となる。これによって、その出
力信号は出力端子Vcc/Vpp′に従った昇圧電圧Vpp′（Vp
p＋Vthp）とされるため、ＰチャンネルMOSFETQ8がオフ
状態となる。したがって、後述するＸアドレスデコーダ
を構成する単位回路UXDCRや第１図に示したＹアドレス
デコーダYDCRおよびデータ入力バッファDIBには、上記
昇圧された電圧Vpp′（Vpp＋Vthp）が供給される。

次に、EPROMがベリファイモードとなり、内部制御信
号▲▼がハイレベルにされると、MOSFETQ5を介して
CMOSインバータ回路の入力に回路の低電源電圧Vccのよ
うなハイレベルが供給されるので、ＮチャンネルMOSFET
Q11がオン状態にされる。この時、上記の低電源電圧Vcc
のようなハイレベルをそのゲートに受けるＰチャンネル
MOSFETQ7もオン状態を維持するため、その出力レベル
は、MOSFETQ7とQ11のコンダクタンス比に従った比較的
高いロウレベルとされる。しかしながら、このロウレベ
ルの信号によってＰチャンネルMOSFETQ6がオン状態とな
るため、上記ＰチャンネルMOSFETQ7のゲート・ソース間
は短絡される。これによって、ＰチャンネルMOSFETQ7
は、完全にオフ状態にされ、ＰチャンネルMOSFETQ8は、
そのゲートに回路の接地電位のようなロウレベルが供給
されることで、オン状態となる。このMOSFETQ8のオン状
態によって、出力端子Vcc/Vpp′は、低電源電圧Vccに等
しいレベルにされ、後述するＸアドレスデコーダを構成
する単位回路UXDCRや第１図に示したＹアドレスデコー
ダYDCRおよびデータ入力バッファDIBには、低電源電圧V
ccが供給される。

アドレスデコーダXDCRを構成する単位回路UXDCRは、
たとえば、内部アドレス信号ax0,axiと内部制御信号ce
を受けるナンド（NAND）ゲート回路G1により構成され
る。このナンドゲート回路G1の出力信号は、そのゲート
に電源電圧Vccが定常的に供給されるＮチャンネル型の
カットMOSFETQ12を介してＰチャンネルMOSFETQ10とＮチ
ャンネルMOSFETQ13からなるCMOSインバータ回路の入力
端子に供給される。上記CMOSインバータ回路の入力端子
と、その動作電圧端子Vcc/Vpp′との間には、Ｐチャン
ネルMOSFETQ9が設けられる。このMOSFETQ9のゲートは、
上記CMOSインバータ回路の出力端子、言い換えるなら
ば、ワード線W1に結合される。上記電圧切り換え回路か
ら高い電圧Vpp′が送出される場合、ナンドゲート回路G
1の出力信号がロウレベルであれば、ＰチャンネルMOSFE
TQ10がオン状態となり、ワード線W1を高電圧Vpp′に従
って選択レベルとする。この選択レベルによって、Ｐチ
ャンネルMOSFETQ9はオフ状態となる。一方、上記ナンド
ゲート回路G1の出力信号がハイレベルであれば、Ｎチャ
ンネルMOSFETQ13がオン状態となり、ワード線W1を回路
の接地電位のようなロウレベルとする。このワード線W1
のロウレベルを受けて、ＰチャンネルMOSFETQ9はオン状
態となり、CMOSインバータ回路の入力端子は高電圧Vp
p′のようなハイレベルにされるため、ＰチャンネルMOS
FETQ10はオフ状態となる。また、上記CMOSインバータ回
路の入力端子が上記のような高レベルにされることで、
ＮチャンネルMOSFETQ12はオフ状態となる。これによ
り、高電圧Vpp′からナンドゲート回路G1の電源電圧Vcc
へ向かって直流電流が流れるのを防止できる。以上のよ
うな動作によって、レベル変換回路は、電源電圧Vccの
ような比較的低いレベルからなるデコード出力信号を高
電圧Vpp′のような比較的高いレベルに変化しうるもの
である。

以上の本実施例に示されるように、この発明を内部昇
圧回路と電圧制限回路を有するEPROM等の半導体集積回
路装置に適用した場合、次のような効果が得られる。す
なわち、（１）基板バイアス効果の影響が少なく、比較的小さ
いしきい値電圧を持つＰチャンネルMOSFETをダイオード
形態として、内部昇圧電圧等の電圧制限回路を構成する
ことによって、そのクランプ電圧を小刻みに設定するこ
とができるという効果が得られる。

（２）上記（１）項により、比較的プロセスバラツキ
による変動をうけにくい安定した高電圧を発生すること
ができ、安定した書き込み特性等の動作特性を有するEP
ROM等の半導体集積回路装置を実現できるという効果が
得られる。

（３）上記（１）項により、昇圧された高電源電圧を
必要以上に高くすることなく、所望の電圧が得られるこ
とで、高集積化によって微細化された素子を破壊するこ
とが少なくなるため、信頼性の高いEPROM等の半導体集
積回路装置を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、メモリセ
ルはFAMOS素子でなく、フローティングゲートを有し、
ホットキャリァ注入またはトンネル注入によってフロー
ティングゲートに上方の書き込みを行うタイプであれ
ば、なんであってもよい。また、第１図の電圧制限回路
では、１個のＰチャンネルMOSFETQ1のしきい値電圧によ
って、その昇圧電圧のクランプ電圧が決められたが、所
望する昇圧電圧に応じて、複数のＰチャンネルMOSFETあ
るいはＮチャンネルMOSFETを組み合わせて用いるもので
あってもよい。また、第１図では、ＰチャンネルMOSFET
Q1のドレインは、高電源電圧Vppに結合されているが、
発生する電圧に応じて、たとえば電源電圧Vcc等に結合
されるものであってもよい。さらに、昇圧回路の構成
は、各種の実施形態を採りうるし、電圧切り換え回路
は、設けられないものであってもよい。

以上の説明では主として本願発明者によってなされた
発明をその背景となった技術分野であるEPROMの電圧制
限回路に適用した場合について説明したが、これに限定
されるものではなく、たとえばEEPROM等、昇圧回路を内
蔵する他の各種の半導体集積回路装置などにも適用でき
る。本発明は、少なくとも内部昇圧回路とその出力電圧
の電圧制限回路を有する半導体集積回路装置には適用で
きるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、基板バイアス効果の影響が少なく、比
較的小さいしきい値電圧を持つＰチャンネルMOSFETをダ
イオード形態として、内部昇圧電圧等の電圧制限回路を
構成することによって、そのクランプ電圧を小刻みに設
定することができ、高集積化によって微細化された素子
の破壊を防止し、比較的プロセスバラツキによる変動を
うけにくい安定した高電圧を発生することができるた
め、安定した動作特性を持ち、信頼性の高いEPROM等の
半導体集積回路装置を実現できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたEPROM装置の電圧制限
回路の一実施例を示す回路図、第２図は、第１図の電圧制限回路を含むEPROMの一実施
例を示すブロック図、第３図は、この発明に先立って本願発明者等が開発した
電圧制限回路の回路図である。 HVG……高電圧発生回路、OSC……発振回路、UXDCR……
単位回路、CB……ブートストラップ容量、Q1,Q6〜Q10,Q
24,Q26……ＰチャンネルMOSFET、Q2〜Q5,Q11〜Q13,Q20
〜Q22,Q25,Q27,Q28Q30,Q31……ＮチャンネルMOSFET、G1
……ナンドゲート回路。 Q14〜Q19……FAMOSメモリセル、Q23……デプレッション
型MOSFET、Ｍ−ARY……メモリアレイ、SA……センスア
ンプ、XADB・DCR,YADB・DCR……アドレスバッファ・ア
ドレスデコーダ、DIB……データ入力バッファ、DOB……
データ出力バッファ、CONT……タイミング制御回路

Claims

(57)【特許請求の範囲】

【請求項１】CMOS集積回路からなる半導体集積回路装置
であって、外部から供給される電源電圧によって動作される発振回
路と、上記発振回路の出力がその一端に供給されるブー
トストラップ容量と、上記ブートストラップ容量の他端
に接続されてなり上記発振回路の出力がロウレベルであ
るとき上記ブーストラップ容量をプリチャージせしめる
スイッチMOSFETと、上記発振回路の出力がハイレベルに
されることに応じて上記ブートストラップ容量の上記他
端に得られる昇圧電圧を出力端子に供給せしめる逆流防
止用MOSFETとからなる昇圧回路と、基準電位端子と上記出力端子との間に設けられたダイオ
ード接続構成の電圧制限用のＰチャンネルMOSトランジ
スタを含む電圧制限回路とを具備してなることを特徴と
する半導体集積回路装置。
【請求項２】上記半導体集積回路装置は、EPROM装置で
あり、上記昇圧回路は、上記EPROM装置のメモリセルに
対する書き込みあるいは消去に用いられる高電源電圧を
発生するためのものであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。