JPS6352399A - イーピーロム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＥＰＲＯＭ　（イレイザブル＆プログラマ
ブル・リード・オンリー・メモリ）に関するもので、例
えば、ＦＡＭＯ３（フローティング・アバランシェ・イ
ンジェクション・ＭＯＳ）　　トランジスタを用いたＥ
ＰＲＯＭに利用して有効な技術に関するものである。

（従来の技術〕 ＦＡＭＯ３）ランジスタのような不揮発性半導体製子を
メモリセルとするＥ　Ｐ　ＲＯＭが、例えば特開昭５４
−１５２９９３号公報等により公知である。

上記のＥＰＲＯＭにおいては、メモリセルが形成される
半導体基板とコントロールゲートとの間の絶縁層内にフ
ローティングゲートが設けられ、このフローティングゲ
ートにアバランシェブレークダウンによって電荷を注入
することで、ＦＡＭＯＳトランジスタのしきい値電圧を
変化させ、記す、Ｑデータに対応させている。

〔発明が解決しようとする問題点〕

ＥＰＲＯＭに用いられるＦＡＭＯ３）ランジスタは、書
き込みが行われない初期の状態又は紫外線によるデータ
消去が行われた状態において、比較的低いしきい値電圧
を持つようにされ、例えば論理“１”の記憶データを保
持するものとされる。

このＦ　Ａ　Ｍ　ＯＳ　トランジスタに論理“０”の記
憶データの苦き込みを行う場合、第３図の断面図に示す
ように、メモリセルを構成するＦＡＭＯＳトランジスタ
のソースＳとドレインＤ及びコントロールゲー）ＣＧと
の間に書き込み用の高電圧■ρｐが印加される。この高
電圧によって、ＦＡＭＯＳトランジスタのチャンネル部
にホットキャリアが誘発され、そのうち負の電荷を持つ
ホットエレクトロン（電子）ｅがフローティングゲート
ＦＧに注入される。フローティングゲー１−ＦＧにＭ禎
された電荷は紫外線照射による記憶データの消去が行わ
れるまでの間半永久的に保持され、この電荷によって、
ＦＡＭＯＳトランジスタのしきい値電圧は比較的高くさ
れる。これにより、ＦＡＭＯＳトランジスタは、そのし
きい値電圧の差に従って論理“１″又は論理“０”のデ
ータを記憶しうる不揮発性メモリセルとして機能する。

ところが、ＦＡＭＯ３Ｉ−ランジスタに対する論理“Ｏ
”の記憶データ書き込みに際して、Ｆ　Ａ　ＭＯＳトラ
ンジスタのチャンネル部には、ホットエレクトロンｅと
同時に同じ数のホットホール（正孔）■が誘発される。

これらのホットホール■は、Ｐ型の半導体基板Ｐ−３Ｌ
ＩＢを介して回路の接地電位に吸収される。

半導体基板Ｐ−３ＵＢはその周端部においてアルミニウ
ム、層で形成される接地電位線に結合されるため、ホン
トホールｅが二秀発されるＦＡＭＯＳトランジスタのチ
ャンネル部と回路の接地電位との間には半導体基板内の
分布抵抗からなる基板抵抗Ｒｓが存在する。この半導体
基板の基板抵抗Ｒ３を介してホットホールｅが回路の接
地電位に伝達されることによって、基板抵抗Ｒｓには電
圧降下が発生し、ＦＡＭＯ３）ランジスタのチャンネル
部における基板電位Ｖ　ｓｕｂは回路の接地電位より高
（なる。言い換えると、Ｆ　Ａ　Ｍ　ＯＳ　）ランジス
タのドレイン及びコントロールゲートに印加される暑き
込み電圧が実質的に低くされる。この書き込み電圧の低
下は、特に８ビツトなど複数ビ。

ト単位で書き込みが行われるＥＰＲＯＭにおいては、無
視できない程の値となる。

一方、本願発明者等は、Ｅ　Ｐ　ＲＯＭの書き込み７も
圧を一定としその基板電位Ｖ　ｓｕｂを変化させたとき
のＥＦＲＯＭの書き込み効率ＥＶの変化を実験的に確認
したところ、第４図のような結果を得た。すなわら、Ｅ
　Ｐ　ＲＯＭの書き込み効率Ｅｗは、基板４位Ｖ　ｓｕ
ｂがほぼ回路の接地電位すなわちＯｖのときに最大値Ｅ
＋ｎａｘとなり、基板電位Ｖ　ｓｕｂが上昇すると急激
に低下する。また、基板電位■ｓｕｂを０■から負の電
圧に下げていくと、しばらく横ばい状態を続け、−４Ｖ
付近で急激に低下する。

以上のことから、ＦＥＰＲＯＭの半導体基板が回路の接
地電位に結合され、記す、９データの書き込みにともな
って誘起されるボットホールが基板抵抗Ｒｓを介して回
路の接地電位に吸収され、基板電位Ｖ　ｓｕｂがＯｖよ
り高い正の電圧となることで、ＥＰ）９０Ｍの書き込み
効率ＥＷが急激に低下する場合が生じる。この書き込み
効率ＥＷの低下によるＥＰＲＯＭの誤書き込みは、書き
込み状態を確認し再書き込みしうるＥ　Ｐ　ＲＯＭの場
合、再書き込みによって救済することもできるが、プラ
スティックパッケージに収納されるようなＯＮＥ　−Ｔ
Ｉ　Ｍ　Ｅ−Ｅ　Ｐ　ＲＯＰｖｌの場合には誤書き込み
によってそのＥＰＲＯＭが使用不能な状態となる。

この発明の目的は、書き込み効率の改善を図ったＥ　Ｆ
　ＲＯＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明８１Ｉｌ書の記述および添付図面から明らかにな
るであろう。

〔問題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＥＰＲＯＭ内に書き込み動作において選択的
に動作状態とされる基板電圧発生回路を設け、Ｅ　Ｐ　
ＲＯＭの書き込み動作に際して半導体基板に負の基板電
圧を印加するものである。

〔作　　用〕

上記手段によれば、ＥＰＲＯＭの書き込み動作において
ＦＡＭＯ３）ランジスタのチャンネル部に誘起されるホ
ットホールが移動することによって基板電位がある程度
上昇しても、ＥＰＲＯＭの書き込み効率は低下しない。

〔実施例〕

第１図には、この発明が通用されたＥＰＲＯＭの一実施
例の回路図が示されている。同図の各回路素子は、公知
のＣＭ　ＯＳ築積回路の製造技術によって、特に制限さ
れないが、単結晶シリコンのようなｌ（囚の半導体基板
上において形成される。

同図において、チャンネル（バンクゲート）部に直線が
付加されたＭＯＳＦＥＴはＮチャンネル型のディプレッ
ションＭＯ８ＦＥＴ１またチャンネル部とコントロール
ゲートとの間に点線で示されるフローティングゲートが
付加されたＭ　ＯＳ　Ｆ　Ｅ′■゛はトＡ〜１０Ｓトラ
ンジスタであり、チャンネル部になにも付加されないＭ
ＯＳ　Ｆ　ＥＴは通常のＮナヤンネルＭＯ３ＦＥＴであ
る。

この実施例のＥＦＲＯＭは、特に制限されないか、８ビ
ット単位で記憶データの書き込み及び読み出しが可能と
される。このため、８組のメモリアレイＭ−ＡＲＹＯ〜
Ｍ−ＡＲＹ７が設けられ、それぞれのメモリアレイに対
応してＹゲート回路ＹＧＯ〜ＹＧ７．センスアンプＳＡ
Ｏ〜ＳＡ７゜データ出カバソファＤＯＢＯ−ＤＯＢ？及
びデータ入カバソファＤＩＢＯ〜ＤｆＢ７が設けられる
。

第１図には、そのうちの１つのメモリアレイＭ−ＡＲＹ
Ｏと、メモリアレイＭ−ＡＲＹＯに対応するＹゲート回
路ＹＧＯ，センスアンプＳＡＯ，データ出カバソファＤ
ＯＢＯ及びデータ入力パノファＤＩＢＯが例示的に示さ
れている。

また、この実施例のＥ　Ｆ　ＲＯＭの半導体基板には、
書き込み動作に際してＦＡＭＯ３）ランジスタのチャン
ネル部に、誘起されたホットホールが移動し基板電位が
上昇することでＥ　Ｐ　ＲＯＭの書き込み効率が低下す
ることを防ぐため、例えば約−２ｖとされる負の基板バ
ンクバイアス電圧−ｖｂｂが供給される。すなわち、第
４図の特性図に示されるように、ＥＰＲＯＭの書き込み
効率ＥＶは、基板電位Ｖ　ｓｕｂがＯＶから約−４■と
される範囲でフラ７１−な特性を持っている。したがっ
て、基板電位Ｖ　ｓｕｂを書き込み効率ＥＷがフラット
となる基（反電位Ｖ　ｓｕｂの中心電圧すなわち一２■
のよう１３負の電位とすることで、ＦＡＭＯ３Ｉ−ラン
ジスタのチャンオル部に誘起されるホントホールの移動
りこともなう基Ｆ２電位の上昇を防止し、ＥＰＲＯ１′
ν工の書き込み効率の低下を防ぐものである。

このため、この実施例のＥ　Ｐ　ＲＯＭ内には、上記の
よ・）な基板バックバイアス電圧−ｖｂｂを発生するａ
’＝Ｆｌハフクバイアス電圧発生回路ＶｂｂＧが設けら
れ５゜基板バンクバイアス電圧発生回路ｖｂｂＧは、反
・転置き込みら制御信号Ｗ　ｅに従って選択的に動作状
態とされる。

第１図に８いて、メモリアレ・（Ｍ　　Ａ　ＲＹ　Ｏは
、同図の水平方向に配置さ？しるｍ＋１本のワード線Ｗ
　Ｏ＝　Ｗ　ｍと、阜直方向に配置されるｆｉ１１本の
データ線ＤＯ〜ｌ）　ｒｘ及びこれらのワード線とデー
タ線の交点に配置される（ｍ＋１）Ｘ　（ｎ＋１）個の
ＦＡＭＯ３トランジスタ（不揮発性メモリ素子）Ｑｌ−
Ｑ９とにより構成される。メモリアレイＭ−ＡＲＹＯに
おいて、同じ行に配置されるＦＡ　Ｍ　ＯＳ　ｈランジ
スタＱ１〜Ｑ３ないしＱ７〜Ｑ９のコントロールゲート
は、それぞれ対応するワード線ＷＯ〜Ｗｍに結合される
。また、同じ列に配置されるＦＡＭＯ３Ｉ−ランジスタ
Ｑｌ、Ｑ４、Ｑ７ないしＱ３．Ｑ６．Ｑ９のドレインは
、それぞれ対応するデータ線Ｄ　Ｏ−Ｄ　ｎに結合され
る。

これらのＦ　Ａ　Ｍ　ＯＳ　トランジスタＱｌ−Ｑ９の
ソースは、共通ソース線Ｃ８に結合される。この共通ソ
ース瞭Ｃ８は、特に制限されないが、そのゲートに反転
書き込み制御信号四を受けるディプレッション型ＭＯ３
ＦＥＴＱＩ　３を介して回路の接地電位に結合される。

ＭＯ３ＦＥＴＱＩ　３は、メモリセルの書き込み動作に
おいてロウレベルとされる反転書き込み制？ｌ信号ｗｅ
によってそのコンダクタンスが比較的小さくされ、共通
ソース線ＣＳの電位を比較的高くする。これにより、非
選択状態のＦＡＭＯ３トランジスタの実効的なしきい値
電圧が高くされ、それに流れるリーク電流を小さくする
作用を持つ。

外部端子を介して供給されるＸアドレス信号ＡＸＯ〜Ａ
Ｘｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊは、それぞれＸ
アドレスバッファｘＡＤＭ及びＹアトレスバフファＹＡ
ＤＢに入力される。特に制限されないが、アドレスバッ
ファＸＡＤＢ及びＹＡＤ１３は、制御回路Ｃ０ＮＴによ
って形成されるタイミング信号ｃｅによって活性化され
、外部端子を介して供給される外部アドレス信号を取り
込む。アドレスバッファＸＡＤＢ及びＹＡＤＢは、これ
らの外部アドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補内部ア；Ｚレス信号ａｘ
Ｑ−且ｘｉ及びユｙＯ〜ユンｊを形成し、Ｘアドレスデ
コーダＸＤＣＲ＆びＹアドレス信号−７−ダＹＤＣＲに
それぞれｊ共給する。

ＸアドレスデコーダＸＤＣＲは、ＸアドレスバッファＸ
ＡＤＢから供給される相補内部アドレス信号−λｘＱ−
ａｘムをデコードし、Ｘアドレス信号ＡＸＯ〜ＡＸｉに
指定される一本のワード線を選択状態とするためのワー
ド線選択信号を形成する。これらのワードは選択信号は
、メモリアレイＭ　　Ａ　ＲＹ　Ｏ＝　Ｍ　　Ａ　ＲＹ
　７に共通に供給される。

Ｘ７１．レスデコーダＸＤＣＲは、特に制限されないが
、→−５■の電源電圧によって動作され、＋５Ｖ系の選
択信号を形成する。これに対して、メモリアレイで必要
とされる選択信号のレベルは、読み出し動作において、
例えばほぼ＋５■のハイレベルとばぼ０■のロウレベル
であり、書き込み動作においては例えば＋１２Ｖのよう
な書き込み電圧Ｖ９ＰレベルのハイレベルとほぼＯｖＯ
ロウレベルである。このため、ＸアドレスデコーダＸＤ
ＣＲから出力される＋５ｖ系の選択信号を、メモリアレ
イで必要とされるレベルとするために、Ｘアドレスデコ
ーダＸＤＣＲの出力端子とメモリアレイの各ワード線と
の間にディプレッション型ＭＯ３ＦＥｒＱｌ　４〜Ｑｌ
　６が設けられ、また各ワード線と書き込み電圧端子Ｖ
ｌ）Ｉ）との間には書き込み高電圧負荷回路ＸＲがそれ
ぞれ設けられる。書き込み高電圧負荷回路ＸＲは、その
詳細を図示しないが、書き込み高電圧端子ＶＰｐと各ワ
ード線との間にそれぞれ設けられる高抵抗ポリシリコン
層からなる複数の高抵抗素子を含む。

上記ディプレッション型ＭＯ３ＦＥＴＱＩ　４〜Ｑ１Ｇ
のゲートには、制御回路Ｃ０ＮＴから＋５ｖ系の反転苦
き込み制御イ君号ｉが供給される。

ＥＰＲＯＭの非選択状態及び読み出し動作モードにおい
て、反転書き込み制御信号ｗｅはほぼ＋５■のハイレベ
ルとされ、ＭＯ３ＦＥＴＱＩ　４〜Ｑ１６はすべてオン
状態となる。これにより、ＸアドレスデコーダＸＤＣＲ
の＋５■の出力（言置すなわちワード線選択信号がその
まま各ワード線に伝達される。一方、Ｅ　Ｐ　ＲＯＭの
書き込み動作モードにおいて、反転書き込み制御信号ｗ
ｅはロウレベルとされ、ＸアドレスデコーダＸＤＣＲに
よって選択状態とされ＋５■のワード線選択信号が出力
されるワード線では、そのゲートに加わる電圧がそのソ
ースに加わる電圧に対して相対的に負レベルとなるため
、対応するディプレフジョン型ＭＯＳ　Ｆ　Ｅ　”ｒは
自動的にオフ状態とされる。これにより、選択状態とさ
れるべきワード線には、書き込み高電圧負荷回路ＸＲを
介して書き込み高電圧Ｖｌ）Ｉ）のようなハイレベルが
供給される。これに対し、非選択状態とされるワード線
は、ＸアドレスデコーダＸＤＣＲによってほぼＯ■のロ
ウレベルとされ、それに対応するディプレッション型Ｍ
Ｏ３Ｆ　Ｅ　Ｔはオン状態のままとなる。このため、非
選択状態のワード線のレベルは、そのまま０■のような
ロウレベルとされる。

第２図に示されるように、メモリアレイＭ　　ＡＲＹＯ
のデータ線は、Ｙゲート回路ＹＧＯのスイッチＭＯ３Ｆ
ＥＴＱＩ　０−Ｑｌ　２を介して、共通データ線ＣＤＯ
に接続される。これらのスイッチＭＯ３ＦＥＴＱＩ　０
−Ｑｌ　２のゲートには、ＹアドレスデコーダＹＤＣＲ
から対応するデータ線選択信号Ｙ　Ｏ−Ｙ　ｎがそれぞ
れ供給される。

ＹアドレスデコーダＹＤＣＲは、ＹアドレスバッファＹ
ＡＤＢから供給される相補内部アドレス（Ｋ号ａ　ｙ　
Ｏ〜ａ　ｙ　ｊをデコードし、メモリアレイＭ−ＡＲＹ
Ｏのデータ線を選択するためのデータ線選択（ｉ号Ｙ　
Ｏ−Ｙ　ｎを形成する。ＹアドレスデコーダＹＤＣＲは
、ＸアドレスデコーダＸＤＣＲと同様に＋５ｖ系の電源
電圧によって動作し、＋５■をバーｆレー・ルとするデ
ータ線選択信号を形成し、Ｙデー８回路ＹＧＯの対応す
るスイッチＭ　Ｏ３Ｆ　Ｅ　’１に供給する。これらの
データ線選択信号ＹＯ〜Ｙｎは、Ｙゲート回路ＹＧＯ〜
Ｙ０７に対して共通に供給さイＬる。ここて、Ｙデー１
回路ＹＧＯの各ス１°ソチＭ　ＯＳ　Ｆ　Ｅ　Ｔは、書
き込み動作において、書き込み高電圧ｖｐｐのような書
き込み磁圧レベルの書き込み信号を伝送できる能力が必
要とされる。これらのスイッチＭ　ＯＳ　Ｆ’　Ｅ　Ｔ
を十分にオンオフさせるため、ＹアドレスデコーダＹＤ
ＣＲの各出力端子とＹデー８回路ＹＧＯの各ス・イフナ
ＭＯ３ＦＥ’ｒのゲートとの間には、ディプレノンヨン
型ＭＯ３ＦＥ’ＦＱ１７〜ＱＬ９が設けられる。これら
のＭＯＳ　１？　Ｅ”１’Ｑ　１７〜Ｑ１９のゲートに
は、ｉす記ｙｔｏｓＦＥＴＱ１４−Ｑｌ　６とセコ様に
、反転署き込み１ｊ御信号Ｗｅが供給される。

また、Ｙデー８回路ＹＧＯのスイッチＭＯ３ＦＥ’ｌ”
Ｑｌｏ−Ｏ１２のそれぞれのゲートと高電圧端子Ｖｐρ
との間には、上記ワード線の場合と同様に、書き込み高
電圧負荷回路ＹＲがそれぞれ設けられる。

共通データ線ｃ　Ｄｏは、センスアンプ回路ＳＡＯの入
力端子に結合されるとともに、データ入カバソファ１）
ＩＢＯの出力端子に結合される。センスアンプＳＡＯの
出力信号はデータ出カバソファＤ　Ｏ′ｔ３０の入力端
子に入力され、さらに入邑力端子Ｌ）０を介して外部の
装置に出力される。

センスアンプ回路ＳＡＯは、特に制限されないが、共通
データ線ＣＤＯにバイアス電流を供給するためのバ・イ
アス回路を含む。バイアス回路は、制御回路ＣＯＮ　Ｔ
から供給される読み出し制御信号ｒｅによって動作状態
にされ、共通データ線ＣＤＯにバイアス電、穴を出力す
る。また、バイアス回路は、適当なレベル検出機ｆ七を
持つようにされる。これによって、センスアンプ回路Ｓ
ＡＯの入力レベルが所定電位以下の時にハーイアス電流
が形成され、入力レベルが所定電位に達するとバイアス
電流が実質的にＯになるようにされる。

メモリセルを構成するＦ　Ａ　Ｍ　ＯＳ　トランジスタ
のしきい（、ａ電圧は、書き込みが行われない初期の状
態において、ワード線選択レベルよりも低（され、−、
チ理“１”のデータを記憶するものとされる。

εミタ、Ｉ・′へＰＶ；　ＯＳ　）ラニ・ジスタのしき
い４Ｊ１電圧は、書き込みが行われた状態におい一ζワ
ード線選択し−、ルよりも高（され、論理′０”のデー
タを記憶するものとされる。すなわち、メモリセルを構
成するトＡ〜１０ｓｌ・ランジスタのソースとドレイン
及びコン゛トロールゲートとの間にυすえば＋１２Ｖと
さ７する８き込み用高電圧Ｖｌ）９か印加されることで
、Ｆ’ＡＭＯ３Ｉ・ランジスタのチャンネル部にホット
キャリアが誘起され、そのうち負の電荷を持つホントエ
レク；〜ロンがフローティングゲートに注入さイ′しる
。このため、フローチーインクゲートは負の電位となり
、Ｆ　ＡＭＯＳ　トランジスタのしきい値電圧は読み出
し動作時におけるワードは選択レベルよりも高（さｉＬ
る。

したがって、ＥＰＲＯＭの読み出し動作において、メモ
リアレイＭ−ＡＲＹＯの選択されたメモリセルが低いし
きい値電圧（論理“１″）とされる場合、共通データ線
ＣＤＯと回路の接地電位点との間にはＹデー８回路ＹＧ
ＯのスイッチＭＯ３ＦＥＴ、データ線、選択されたメモ
リセル及びＭＯ８ＦＥＴＱ１３を介する直流電流経路が
形成される。このため、共通データ線ＣＤＯは、バイア
ス回路から供給されるバイアス電流にかかわらずロウレ
ベルとされ、センスアンプＳＡＯの出力信号はハ１°レ
ベルとされる。

これに対して、メモリアＬ・イＭ−ＡＲＹＯの選択され
たメそりセルが高いしきい値電圧（論理“０”）とされ
る場合、共通データ線ＣＤＯと回路の接地点との間には
直流電流経路が形成されない。

この場合、共通データ線ｃＤＯは、センスアンプからの
電流供給によって比較的ハイレベルにされる。これによ
り、センスアンプＳＡＯの出力信号はロウレベルとされ
る。このセンスアンプ回路ＳＡＯのバイアス回路による
バイアス電流の供給は、共通データ線ＣＤＯが所定電位
に達すると実質的に停止される。したがって、共通デー
タ線ＣＤＯのハイレベルは、比較的低い電位に制限され
、読み出し動作が高速化される。

センスアンプ回路ＳΔ０の出力信号は、メモリセルの読
み出しデータ信号として、データ出力回路ＤＯＢＯに供
給される。データ出力回路ＤＯＢＯは、制御回路ＣＯＮ
　Ｔから供給される出力制御信号ｏｅによって動作状態
とされ、センスアンプ回路３１〜０かろ出力される読み
出しデータ信号を入出力端子ＤＯを介して外部の装置に
送出する。

出力制御信号ＯｅがロウレベルとされるＥＦＲＯＭの非
動作状態及び書き込み動作モードにおいて、データ出力
回路ＤＯＢＯの出力はハイインピーダンス状態とされる
。

データ入力回路ＤＩＢＯは、ＥＰＲＯＭの書き込み動作
モードにおいて、入出力端子ＤＯを介して外部の書き込
み装置から供給される＋５Ｖ系の書き込みデータを受け
、＋１２Ｖ系の書き込み信号を共通データ線ＣＤＯに送
出する。すなわち、書き込み装置から供給される書き込
みデータが論理“ｌ゛のハイレベルである場合、共通デ
ータ線ＣＤＯにロウレベルの書き込み信号を送り、選択
すしたＦＡＭＯＳトランジスタを低いしきい値電圧のま
まとする。また、書き込み装置から供給される古き込み
データが論理“０”のロウレベルであ乙場合、共通デー
タ線ＣＤＯに＋１２Ｖの書き込み信号を送り、選択され
たＦ　ＡＭ　ＯＳ　トランジスタのしきい値電圧をワー
ド線選択レベルよりも高くする。データ入力回路ＤＩＢ
Ｏの出力は、反転書き込み制御信号若がハ・ｌレベルと
されるＥＰＲＯＭの非動作状態及び読み出し動作モード
において、ハイインピーダンス状態とされる。

Ａｉｊ述のように、この実施例のＥＰＲＯＭには基板バ
ンクバイアス電圧発生回路ＶｂｂＧが設けられ、その出
力電圧は基板バフクハイアス電圧−ｖｂｂとして半導体
基板Ｐ−８ｔＪ　Ｂに供給される。基板バックバイアス
電圧発生回路Ｖｌ＋ｂＧは、後述するように、ル：ｊ御
回路ＣＯＮ　Ｔから供給される反転書き込み制御信号７
τに従って選択的に動作状態とされ、回路の動作電源電
圧Ｖｃｃによって基板バンクバイアス電圧−ｖｂｂを発
生する。

制御回路ＣＯＮ　’Ｉ”は、電＃電圧Ｖｃｃによって動
作し、外部端子から制御信号として供給されるチップ１
°ネーブル信号Ｇ　Ｅ　、　！き込み高電圧ｖｐｐ。

プログラム信号ＰＧＭ及び出力イネーブル信号でゴによ
り、上記各種の内部ｆ、ＩＪ御信号を形成し、各回路に
ｆ共給する。

ずなわち、制御回路Ｃ０ＮＴは、チンブイネーブル信号
苺及びプログラム制御信号ＰＧＭがロウレベルで、書き
込み電圧ｖｐｐが高電圧とさルる場合、Ｅ　Ｐ　ＲＯＭ
の書き込み動作モードと識別すう。この時、プログラム
制（語Ｃ装置Ｐ　Ｇ　Ｍが＋５■のようなハイレベルで
、畜き込み電圧ＶＩ’ｌＰが←１２ｖのよ・）な高′４
圧とされた場合、Ｅ？ＲＯＭのベリフプイモードと識別
する。また、プログラム３１個＋’：ｒ＋Ｐ　Ｇ　Ｍが
＋５ｖのようなハイレベルで、薔き込み′磁圧■ｐｐ−
ｒ′Ｊ＜Ｏ■のよ・）なロウレベルとされた場合、Ｅ　
Ｐ　ＲＯＭの読み出し動作モードと識別する。制御回路
ＣＯＮ　Ｔは、上記の各動作モードにおいて必要とされ
る各種のタイミング信号を形成し、各回路に供給する。

第２図には、第１図のＥＦＲＯＭの基板バックバイ′ア
ス電圧宛生回路ｖｂｂｃの一実施例の回路図が示されて
いる。

第２図において、基板ハックバイアス電圧発生回路Ｖｂ
ｂＧは、発温回路Ｏ８Ｃと、発振回路Ｏ３Ｃの出力信号
φ１によって負の基板バンクバイアス電圧−ｖｂｂを発
生する電圧発生回路ＶＧにより構成される。

発振回路Ｏ８Ｃは、特に制限されないが、ナントゲート
回路Ｎ　Ａ　Ｇ　ｌ　＝　Ｎ　Ａ　Ｇ　３から７．、Ｉ
：るリングオシレータによって構成される。ナントゲー
ト回路Ｎ、ＡＧ１の一方の入力端子にはナントゲート回
路Ｎ　Ａ　Ｇ　３の出力信号が入力され、ナントゲート
回路ＮＡＧ２の一方の入力端子にはナントゲ−ト回路Ｎ
　Ａ　Ｇ　ｌの出力信号が入力される。また、ナントゲ
ート回１ｊ３ＮＡＧ３の一方の入力端子にはナントゲー
ト回路ＮＡＧ２の出力信号が入力される。

ナンドデー１〜回路ＮＡＧｌ〜ＮＡＧ３の他方の入力端
子には、制御回路Ｃ０ＮＴから供給される反転書き込み
制御信号πのインバータ回路Ｎ１による反転信号が入力
される。

これにより、発振回路Ｏ８Ｃは、反転書き込み？ｔ、ｌ
Ｉ？ＩＩ（ｉｑｉτがロウＬ・ベルすなわちインバータ
回路Ｎ１によるその反転信号がハイレベルとされるＥＰ
ＲＯＭの書き込み動作モードにおいてリング状に結合さ
れ、リングオシレータとし５て機能する。

すなわち、発振回路Ｏ３Ｃは、Ｅ　Ｐ　ＲＯＭの書き込
み動作モードにおいてぷ択的に動作状態とされ、ナント
ゲート回路ＮＡＧ１〜Ｎ　Ａ　Ｇ　３の遅延特性によっ
て決まる周波数の発振パルス信号φ１を形成する。反転
書き込み制御信号７１−がハイレベルすなわちインバー
タ回路Ｎ１によるその反転信号がロウレベルの時、発振
回路Ｏ８Ｃの完壁動作は停止される。

発振回路Ｏ３Ｃから出力される発振パルス信号φ１は、
電圧発生回路ＶＣのインバータ囲路Ｎ２の入力端子に供
給される。−ｆンバータ回路Ｎ２の出力信号は、インバ
ータ回路Ｎ３によってさらに反転される。インバータ回
路Ｎ３の出力信号は、ブースト容量Ｃ１の一方の電極に
供給される。このブースト容量Ｃ１の他方の電極と回路
の接地電位との間には、ダイオード形態のＮチャンネル
ＭＯ３ＦＥＴＱ２０が設けられる。また、ブースト容量
Ｃ１の他力の電極と基板バックバイアス電圧−ｖｂｂ出
力端子との間には、グ・イオード形憇のＮチャンネルＭ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２１が設けられる。ＭＯＳ）
’ＥＴＱ２０は、プルストｇ云ＣＩの他方の電極の電位
が回路の接地電位よりそのしきい値電圧ｖｔｈ分以上高
くなるとオン状態となり、それ以外の時にはオフ状態と
なるようなダ・イオード特性を持つ、一方、ＭＯ３ＦＥ
ＴＱ２１は、ブースｉ・容量ＣＩの他方の電極の電位が
基板バンクバイアス電圧−ｖｂｂ出力端子の電位よりそ
のしきい値電圧ｖｔｈ分以上低くなった時にオン状態と
なり、それ以外の時にはオフ状態となるようなダ・イオ
ード特性を持つ。

発振パルス信号φ１が電源電圧Ｖｃｃのようなハイレベ
ルとされるとき、ブースト容量Ｃ１の他方の電極には、
チャージポンプ作用によって電源電圧Ｖｃｃのようなハ
イレベルが誘起されるが、ＭＯ３ＦＥＴＱ２０がオン状
態となるため、ブースト容量Ｃ１の他方の電極のレベル
はＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２０のしきい値電圧ｖｔｈ
にクランプされる。一方、発振パルス信号φｌがロウレ
ベルに変化すると、ブースト容量Ｃ１の他方の電極は発
振パルス信号φ１の振幅分すなわち電源電圧Ｖｃｃだけ
低下し、−（Ｖｃｃ−Ｖｔｈ）となる。したがって、基
板バンクバイアス電圧−ｖｂｂ出力端子の電位は、ブー
スト容量Ｃ１の他方の電極の電位よりもＭＯ３ＦＥＴＱ
２１のしきい値電圧分高い電圧すなわち−（Ｖｃｃ−２
Ｖｔｈ）となる。この基板バンクバイアス電圧発生回路
ＶｂｂＧによって形成された基板バックバイアス電圧−
ｖｂｂは、上記の半導体基板Ｐ−３ＵＢに供給される。

以上のように、この実施例のＥ　Ｆ　ＲＯＭには、書き
込み動作モードにおいて選択的に動作状態とされる基板
バックバイアス電圧発生回路ｖｂｂｃが設けられ、書き
込み動作に際してＥ　Ｐ　ＲＯＭの半導体基板に負の基
板バンクバイアス電圧−ｖｂｂが供給される。このとき
の基板バンクバイアス電圧−ｖｂｂＯ値は、第４図の特
性図において書き込み効率ＥＶがフラットとなる基板電
位Ｖ　ｓｕｂの中心値に近い約−２■とされる。このこ
とから、第３図に示されるように、ＥＰＲＯＭの害き込
み動作によってＦ　Ａ　Ｍ　ＯＳ　トランジスタのチャ
ンネル部に誘起されるホットホール■が半導体基板Ｐ−
３ＵＢを介して吸収され、その基板抵抗Ｒｓの電圧降下
によって基板電位Ｖ　ｓｕｂが上昇した場合でも、基板
電位Ｖ　ｓｕｂはＯＶを超えることがない。したがって
、ＦＡＭＯＳトランジスタのドレイン及びコントロール
ゲートに印加される書き込み用の高電圧ｖｐｐは実質的
に低下されないため、ＥＰＲＯＭの書き込み効率ＥＶの
低下を防止できるものである。なお、第４図の特性図に
示されるように、Ｅ　Ｐ　ＲＯＭの書き込み効率ＥＶは
一２ｖ前後の基板電位Ｖ　ｓｕｂに対してほとんどフラ
ットな特性を持つため、半導体基板Ｐ−５ＵＢに負の基
板バフクハイアス電圧−ｖｂｂを供給することによって
基板抵抗Ｒｓが小さくなるような位置に配置されるＦ　
Ａ　Ｍ　ＯＳ　）ランジスタの書き込み効率ＥＶに与え
るＥ８は無視できるほど小さい。

以上の本実施例に示されるように、この発明をＦへＭＯ
３）ランジスタを用いたＥＰＲＯＭに通用した場合、次
のような効果が得られる。すなわち、 （ＩＩＦＡＭＯ３Ｉ−ランジスタを用いたＥＰＲＯＭの
書き込み動作に際して、その半導体基板に負の基板電圧
を供給することで、ＥＰＲＯＭの書き込み動作において
ＦＡＭＯＳトランジスタのチャンネル部に誘起されるホ
ットホールが半導体基板を介して吸収され、その基板抵
抗に発生する電圧降下によって基板電位が上昇した場合
でも、ＦＡＭＯＳトランジスタのドレイン及びコントロ
ールゲートに印加される書き込み用の高電圧は実質的に
低下されることがなく、ＥＰＲＯＭの書き込み効率の低
下を防止できるという効果が得られる。

（２）上記ｆ１１項により、ＥＰＲＯＭの書き込み不足
や誤ＦＦき込みを防止できるという効果が得られる。

（３）上記（１１項において、半導体基板に供給される
負の基板バンクバイアス電圧の値を、ＥＰＲＯＭの書き
込み効率特性がフラットとなる基板電位の中心値に設定
することにより、基板抵抗が小さな値となるような位置
に配置されるＦＡＭＯ３ｌ−ランジスタの書き込み効率
に対する影響を抑えることができるという効果が得られ
る。

（４）上記基板パフクハイアス電圧発生回路をＥＰＲＯ
Ｍの書き込み動作モードにおいて選択的に動作状態とす
ることで、ＥＰＲＯＭのスタンバイ状態における電力消
費を増大させることなく、ＥＰＲＯＭの書き込み特性の
安定化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、この実施例で
はＥＰＲＯＭの半導体基板に供給される基板バックバイ
アス電圧は内蔵される基板バンクバイアス電圧発生回路
ＶｂｂＧによって形成するものとしたが、この基板バッ
クバイアス電圧発生回路ＶｂｂＧを設けず、基板バ。

クハイアス電圧を外部の装置から供給するものとしても
よい。また、基板バフクハイアス電圧発生回路を常時動
作状態とし、その出力電圧を反転書き込み制御信号ｉに
よって選択的に半導体基板に供給するようにしてもよい
し、第２図のブースト容量ｃ１と並列形態に反転書き込
み制御信号；正によって選択的に結合される第２のブー
スト容ｆｉｔｃ２を設けることで、基板バンクバイアス
電圧−ｖｂｂの電流供給能力を切り換えるものであって
もよい。さらに、基板バックバイアス電圧−ｖｂｂの設
定値は一２■に限定されないし、基板バンクバイアス電
圧発生回路ＶｂｂＧの具体的な回路構成やＥＰＲＯＭの
ブロック構成等、種々の実施形態を採りうるちのである
。

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＦＡ＞１ＯＳトラ
ンジスタを用いた［’：）’ＲＯＭに通用した場合につ
いて説明したが、これに限定されるものではなく、この
ようなＥＰＲＯＭを内蔵するマイクロコンピュータ等に
も利用できる。本発明は、少なくともＦＡＭＯ３トラン
ジスタを用いたＥＰＲＯＭ及びそのようなＥＰＲＯＭを
内蔵する半導体装置には通用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、Ｆ　Ａ　Ｍ　ＯＳ　）ランジスタを用い
たＥ　Ｐ　ＲＯＭ内にその書き込み動作モードにおいて
選択的に動作状態とされる電圧発生回路を設け、ＥＰＲ
ＯＭの書き込み動作に際して、その半導体基板に負の基
板電圧を供給することで、ＥＦＲＯＭのスタンバイ状態
での電力消費を増大させることなく、書き込み効率の低
下を防止し、ＥＰＲＯＭの書き込み不足を防止できるも
のである。

【図面の簡単な説明】

第１図は、この発明が通用されたＥＰＲＯＭの一実施例
を示すブロック図、 第２図は、第１図のＥＦＲＯＭの基板バックバイアス電
圧発生回路の一実施例を示す回路図、第３図は、従来の
１：！、ＰＲＯＭに用いられるＦＡＭＯ３Ｉ−ランジス
タの一例を示す断面図、第４図は、第３図のＦ　Ａ　Ｍ
　ＯＳ　）ランジスタの基板電位と書き込み効率の関係
を示す特性図である。 ＶｂｂＧ・・・基板バンクバイアス電圧発生回路、Ｍ−
ＡＲＹＯ・・・メモリアレイ、ＸＡＤＢ・・・Ｘアドレ
スバッファ、ＸＤＣＲ・・・Ｘアドレスデコーダ、ＹＡ
ＤＢ・・・Ｙアドレスバッファ、ＹＤＣＲ・・・Ｙアド
レスデコーダ、ＸＲ，ＹＲ・・・書き込み高電圧負荷回
路、ＳＡＯ・・・センスアンプ回路、ＤＯＢＯ−ＤＯＢ
？・・・データ出力回路、ＤＩＢＯ・・・データ入力回
路、Ｃ０ＮＴ・・制御回路。 Ｑ１〜Ｑ９・・・ＦＡＭＯ３）ランジスタ、Ｑ１０〜Ｑ
１２・・・ＮチャンネルＭＯ３ＦＥ′ｒ。 Ｑ１３〜Ｑ１−９・・・ディプレフジョン型ＭＯ３ＦＥ
Ｔゆ Ｏ２０・・・発振回路、ＶＣ・・・電圧発生回路、ＮＡ
Ｇ１〜Ｎ　Ａ　Ｇ　３・・・ナントゲート回路、Ｎ１〜
Ｎ３・・・インバータ回路、ＣＩ・・・ブースト容三、
Ｑ２０〜Ｑ２１・・・ＮチャンネルＭＯ８ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、記憶データの書き込みに際し、その半導体基板に所
   定の負の電圧が供給されることを特徴とするＥＰＲＯＭ
   。 ２、上記負の電圧は、上記半導体基板上に形成され書き
   込み動作において選択的に動作状態とされる電圧発生回
   路によって形成されるものであることを特徴とする特許
   請求の範囲第１項記載のＥＰＲＯＭ。 ３、上記負の電圧は、基板電位が高くされることでＥＰ
   ＲＯＭの書き込み効率が低下しはじめる第１の電圧と、
   基板電位が低くされることによってＥＰＲＯＭの書き込
   み効率が低下しはじめる第２の電圧の中間の電圧値に設
   定されることを特徴とする特許請求の範囲第１項又は第
   ２項記載のＥＰＲＯＭ。