JP2790633B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例
えば、電源電圧以上の高電圧信号の入力を検出する高電
圧検出回路を備えたEPROM（イレーザブル＆プログラマ
ブル・リード・オンリー・メモリに利用して有効な技術
に関するものである。

〔従来の技術〕

EPROMでは、シリコンシグネチャ読み出しモードを設
定するために、特定のアドレス端子を３値レベルの入力
として、電源電圧以上に設定さり高電圧の入力を検出す
ると自動的に製品コードや書き込み条件等のデータを出
力するようにしているものがある。このようなシリコン
シグネチャ（silicon signature）に関しては、例えば
（株）オーム社昭和60年12月25日発行『マイクロコンピ
ュータハンドブック』頁265がある。

〔発明が解決しようとする課題〕

上記高電圧検出回路は、その入力端子に供給される入
力信号が通常のロウレベルからハイレベルに変化すると
きに発生するオーバーシュートを高電圧と判定してしま
うという誤動作を起こす虞れがある。高電圧検出回路が
上記のような誤動作を起こすと、EPROMが通常の読み出
しもモードにあるにもかかわらずシリコンシグネチャ読
み出しモードになってしまい、上記書き込み条件等のデ
ータが誤って出力されてしまう。

この発明の目的は、動作の信頼性の向上を図った高電
圧検出回路を持つ半導体集積回路装置を提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるの
であろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
特定の外部端子から供給される電源電圧以上の高電圧を
受ける高電圧検出回路の動作の有効／無効を、上記特定
の外部端子から高電圧を供給するときの他の外部端子か
ら供給される複数の入力信号レベルを解読するデコーダ
回路の出力により制御する。

〔作用〕

上記した手段によれば、特定の外部端子に高電圧とみ
なされるようなオバーシュートが生じても、他の入力信
号のレベルを受けるデコーダ回路の出力によりその動作
を無効にすることができるから、信頼性の高い高電圧検
出動作を実現できるものとなる。

〔実施例〕

第１図には、この発明が適用されたEPROM装置の一実
施例の回路図が開示されている。同図の各回路素子は、
公知の集積回路の製造技術によって、特に制限されない
が、１個の単結晶シリコンのような半導体基板上におい
て形成される。

この実施例のEPROM装置は、特に制限されないが、８
つのデータ入出力端子を持つようにされ、８ビット構成
のデータの書き込み及び読み出しが可能のようにされ
る。EPROM装置は、＋５ボルトのような電源電圧と、十
数ボルトのような高いレベルの書き込み電圧Vppとによ
って動作される。EPROM装置は、通常の読み出し動作に
おいて＋5Vのような電源電圧Vccによって動作される。E
PROM装置は、アドレス入力端子を介して供給される外部
アドレス信号、及び制御端子▲▼、▲▼、▲
▼を介して供給されチップイネーブル信号、出力イ
ネーブル信号、プログラム信号によってその動作が制御
される。

この実施例では、上記のように８ビット構成のデータ
書き込み／読み出しを行うため、８組のメモリアレイＭ
−ARY（×８）とデータ入力バッファDIB（×８）及びデ
ータ出力バッファDOB（×８）が設けられる。同図で
は、そのうちの１つのメモリアレイＭ−ARYと、データ
入力回路DIB及びデータ出力回路DOBが代表として例示的
に示されている。

メモリアレイＭ−ARYは、コントロールゲートと、フ
ローティングゲートとを備えた複数からなるスタックド
・グートトランジスタ（不揮発性メモリ素子・・MOSFET
Q1〜Q6）と、ワード線W1,W2及びデータ線D1,D2〜Dnとに
より構成されている。メモリアレイＭ−ARYにおいて、
同じ行に配置された上記スタックド・ゲートトランジス
タQ1〜Q3（Q4〜Q6）のコントロールゲートは、それぞれ
対応するワード線W1,W2に接続され、同じ列に配置され
たFAMOSトランジスタQ1,Q4、Q2,Q5及びQ3,Q6のドレイン
は、それぞれ対応するデータ線D1、D2〜Dnに接続されて
いる。

上記スタックド・ゲートトランジスタ（メモリセル）
の共通ソース線CSは、特に制限されないが、書込み信号
▲▼を受けるディプレッション型MOSFETQ10を介し
て接地されている。このMOSFETQ10は、次の理由によっ
て設けられている。

すなわち、メモリセル、例えばメモリセルQ1にデータ
を書き込む場合には、ワード線W1に書き込みレベルの高
電圧が与えられ、データ線D1に書き込むべきデータに従
った高電圧もしくはほゞ0Vの低電圧が与られる。この場
合、選択データ線D1に結合された非選択とされるべきメ
モリセルQ2のようなメモリセルのフローティングゲート
は、それとゲート線D1との間に生ずる静電結合によっ
て、データ線D1が高電圧にされると、それに応じてその
電位が不所望に上昇されてしまう。

その結果、非選択であることによってオフ状態に維持
されるべきメモリセルQ2のようなメモリセルが不所望に
導通してしまう。すなわち、非選択であるべきメモリセ
ルにリーク電流が流れてしまう。これに応じて選択され
るべきメモリセルQ1に流れるべき書き込み電流が減少さ
れてしまう。図示のMOSFETQ10は、書き込み時の上記内
部制御信号▲▼のロウレベルによってそのコンダク
タンスが比較的小さくされる。これにより、書き込み時
に流される書き込み電流によって生ずる共通ソース線CS
の電位は、MOSFETQ10のコンダクタンスが比較的小さく
されることによって比較的高い電位にされる。この共通
ソース線CSの電位が比較的高くされるとスタックド・ゲ
ートトランジスタは、基板効果によってそのしきい値電
圧は比較的高くされる。

このように、非選択とされるべきスタックド・ゲート
トランジスタの実効的なしきい値電圧が高くされる結果
としてその非選択とされるべきスタックド・ゲートトラ
ンジスタに流れるリーク電流を小さくできる。これによ
って、書き込み高電圧によって形成された書き込み電流
が効率よく選択されたスタックド・ゲートトランジスタ
に供給されるので、効率的な書き込み動作を行うことが
できる。なお、読み出し動作時には、上記制御信号▲
▼のハイレベルによってMOSFETQ10のコンダクタンス
は、比較的大きくされる。これにより、フローティング
ゲートの電荷注入をしないことにより低しきい値電圧に
される論理“1"書き込みのスタックド・ゲートトランジ
スタに流れる電流を大きくできるから、その読み出し速
度を速くすることができる。

この実施例のEPROM装置は、図示しない外部端子を介
して供給されるX,Yアドレス信号AX,AYを受けるアドレス
バッファXADB,YADBを含む。アドレスバッファXADB,YADB
によって形成された相補アドレス信号は、アドレスデコ
ーダXDCR,YDCRに供給される。同図においては、上記Ｘ
アドレスバッファXADBとＸアドレスデコーダXDCRを合わ
せて回路ブロックXADB・DCRとして示し、上記Ｙアドレ
スバッファYADBとＹアドレスデコーダYDCRを合わせて回
路ブロックYADB・DCRとして示している。

特に制限されないが、上記アドレスバッファXADBとYA
DBは、制御回路CONTによって形成されるチップ選択信号
ceによって活性化されることによって、外部端子からの
アドレス信号を取り込み、外部端子から供給されたアド
レス信号と同相の内部アドレス信号と逆相のアドレス信
号とからなる相補アドレス信号を形成する。

ＸアドレスデコーダXDCRは、それに供給される相補ア
ドレス信号に従い、メモリアレイメモリアレイＭ−ARY
（図示しない他のメモリアレイに対しても同様）のワー
ド線に供給されるべき選択信号を形成する。Ｘアドレス
デコーダXDCRは、特に制限されないが、＋5Vの電源電圧
によって動作される。それ故に、アドレスデコーダXDCR
は、５ボルト系の選択信号を形成する。これに対して、
メモリアレイＭ−ARYによって必要とされる選択信号の
レベルは、読み出し動作において、例えばほゞ5Vのハイ
レベルとほゞ0Vのロウレベルであり、書き込み動作の時
においてほゞ書き込み電圧Vppレベルのハイレベルとほ
ゞ0Vのロウレベルである。ＸアドレスデコーダXDCRから
出力される5V系の選択信号に応答してメモリアレイＭ−
ARYのワード線をそれぞれ必要とされるレベルにさせる
ために、ＸアドレスデコーダXDCRの出力端子とメモリア
レイの各ワード線との間にディプレッション型MOSFETQ1
1ないしQ12が設けられており、また、各ワード線と書き
込み電圧端子Vppとの間には書き込み高電圧負荷回路XR
が設けられている。書き込み高電圧負荷回路XRは、その
詳細を図示しないが、端子Vppと各ワード線との間にそ
れぞれ設けられた高抵抗ポリシリコン層からなるような
複数の高抵抗素子からなる。

上記ディプレッション型MOSFETQ11ないしQ12は、その
ゲートに制御回路CONTから出力される5V系の内部書き込
み制御信号▲▼が供給される。

読み出し動作なら、内部書き込み制御信号▲▼は
ほゞ5Vのハイレベルにされる。この場合、MOSFETQ11な
いしQ12のすべては、ＸアドレスデコーダXDCRから出力
される5V系の選択信号に対してオン状態にされる。それ
故に、ＸアドレスデコーダXDCRの出力がそのまま各ワー
ド線に伝達される。

書き込み動作なら、内部書き込み制御信号▲▼
は、ほゞ0Vのロウレベルにされる。この場合、例えば、
ＸアドレスデコーダXDCRから出力される信号のうち、ワ
ード線W1に対応される信号がほゞ5Vのハイレベル（選択
レベル）なら、MOSFETQ11は、そのゲートに加わる電圧
がそのソースに加わる電圧に対して相対的に負レベルに
されるので自動的にオフ状態にされる。これに応じて、
ワード線W1は、高電圧負荷回路XRによってほゞ書き込み
電圧Vppのレベルのハイレベルにされる。これに対し、
例えば、ＸアドレスデコーダXDCRのワード線W2に対応さ
れる信号がほゞ0Vのロウレベルなら、MOSFETQ12はオン
状態のままにされる。それ故に、ワード線W2は、アドレ
スデコーダXDCRによってほゞ0Vのロウレベルにされる。

第１図においては、メモリアレイＭ−ARYに対して共
通データ線CDが設けられている。メモリアレイＭ−ARY
のデータ線とそのメモリアレイに対応される共通データ
線CDとの間には、カラムスイッチ回路を構成するMOSFET
Q7〜Q9が設けられている。

ＹアドレスデコーダYDCRは、それに供給される相補ア
ドレス信号に従い、メモリアレイＭ−ARYのデータ線を
選択するための選択信号を形成する。Ｙアドレスデコー
ダYDCRは、ＸアドレスデコーダXDCRと同様に5V系の電源
電圧によって動作される。ＹアドレスデコーダYDCRから
出力される選択信号は、カラムスイッチ回路の制御のた
めに利用される。ここで、カラムスイッチ回路は、書き
込み動作において、書き込み電圧レベルの書き込み信号
を伝送できる能力が必要とされる。カラムスイッチMOSF
ETをオンオフさせることができるようにするため、Ｙア
ドレスデコーダYDCRの出力端子とカラムスイッチMOSFET
のゲート、すなわち、カラム選択線との間には、ディプ
レッション型MOSFETQ13〜Q15が配置されている。これら
MOSFETQ13ないしQ15のゲートには、前記MOSFETQ11ない
しQ12と同様に、内部書き込み制御信号▲▼が供給
される。カラム選択線のそれぞれと、特に制限されない
が、上記高電圧端子Vppとの間には、書き込み高電圧負
荷回路YRが設けられている。

上記共通データ線CDは、外部端子I/Oから入力される
書き込み信号を受けるデータ入力回路DIBの出力端子に
結合されている。データ入力回路DIBにおける出力回路
は、高電圧Vppのレベルにレベル変換された書き込み信
号によって制御される書き込みMOSFETを介して書き込み
電圧Vppを送出する。この出力回路は、書き込みパルス
▲▼がほゞ5Vのようなハイレベル（読み出し動作）
なら、その出力インピーダンスが高インピーダンス状態
となるようにされる。

データ出力回路DOBの入力端子は、共通データ線CDに
結合される。データ出力回路DOBは、センスアンプと、
その出力を受ける出力バッファから構成される。センス
アンプは、特に制限されないが、共通データ線CDにバイ
アス電流を供給するためのバイアス回路を持つ。バイア
ス回路は、その動作状態においてバイアス電流を出力す
る。バイアス回路は、適当なレベル検出機能を持つよう
にされる。これによって、データ出力回路DOBの入力レ
ベルが所定電位以下の時にバイアス電流が形成され、入
力レベルが所定電位に達するとバイアス電流が実質的に
０になるようにされる。

選択されたメモリセルは、予めそれに書き込まれたデ
ータに従って読み出し時のワード線選択レベルに対して
高いしきい値電圧（論理“0"）か又は低いしきい値電圧
（論理“1"）を持つ。

メモリアレイＭ−ARY内の選択されたメモリセルが高
いしきい値電圧をもっている場合、共通データ線CDと回
路の接地点との間に直流電流通路が形成されない。この
場合、共通データ線CDは、センスアンプからの電流供給
によって比較的ハイレベルにされる。センスアンプにお
けるバイアス回路からのバイアス電流の供給は、共通デ
ータ線CDが所定電位に達すると実質的に停止される。そ
れ故に、共通データ線のハイレベルは、比較的低い電位
に制限される。

これに対して、メモリアレイＭ−ARY内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データ線CDと回路の接地点との間にカラムスイッチMOSF
ET、データ線、選択されたメモリセル及びMOSFETQ10を
介する直流電流経路が形成される。それ故に、共通デー
タ線CDは、、バイアス回路から供給されるバイアス電流
にかかわらずロウレベルにされる。

このようなバイアス回路による共通データ線CDのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す。すなわち、共通データ線CD等に信号変化速度を制限
する浮遊容量等の容量が存在するにかかわらずに、読み
出しの高速化を図ることができる。言い換えると、複数
のメモリセルからのデータを次々に読み出すような場合
において共通データ線CDの一方のレベルが他方のレベル
へ変化させられるまでの時間を短くすることができる。

データ出力回路DOBにおける出力バッファは、その動
作が読み出し制御信号oeによって制御されるように構成
される。出力バッファは、制御信号oeがほゞ5Vのような
ハイレベルなら、センスアンプから供給される信号と対
応するレベルのデータ信号を外部端子I/Oに出力する。
これに対し、出力バッファは、制御信号oeがほゞ0Vのロ
ウレベルなら、高出力インピーダンス状態となるように
される。これによって、出力バッファは、書き込み動作
時にデータ入出力端子I/Oに供給される書き込みデータ
信号のレベルを制限しないようにされる。

制御回路CONTは、電源電圧Vccによって動作状態にさ
れ、外部端子から供給される書き込み高電圧Vpp、チッ
プイネーブル信号▲▼、出力イネーブル信号▲
▼及びプログラム信号▲▼に応じて各種の制御信
号を形成する。

この実施例では、シリコンシグネチャ機能を設けるた
め、特に制限されないが、メモリアレイＭ−ARYが利用
される。すなわち、同図に点線で示したようにワード線
W0に結合されたメモリセルQ1′〜Q3′を用いて、シリコ
ンシグネチャ等のように自動書き込み動作のための条件
設定を行う。このため、上記ワード線W0に結合されるメ
モリセルを同図のようにスタックド・ゲートトランジス
タを用いた場合には、点線で示す部分に対して遮光性と
マスク等を設けて消去不能にするか、又はメモリセルを
マスクROMで構成する。すなわち、トランジスタQ1′な
いしQ3′は、スタックド・ゲートトランジスタに代えて
そのゲート絶縁膜の制御や、ワード線又はデータ線との
接続を選択的に行うこと等により、ワード線W0の選択レ
ベルに対して実質的にオン状態又はオフ状態にするもの
である。消去用窓がないパッケージを用いる等により、
その消去機能を不能にした１タイムプログラム構成のEP
ROMでは上記ワード線W0のスタックド・ゲートトランジ
スタをそのまま用いることができる。

上記のようなメモリアレイＭ−ARYを利用する構成で
は、１本のワード線分に相当する比較的多いビット数か
らなるデータの記憶が可能になるから、製品ロット番号
等のように品質管理等に有用な各種１−タも格納させる
ことができる。なお、上記シリコンシグネチャは、上記
のようなメモリアレイＭ−ARYを利用する構成に代え、
データ出力回路DOBの入力部にROMを設ける構成としても
よい。

上記ワード線W0の選択は、高電圧検出回路VHにより行
われる。高電圧検出回路VHは、特に制限されないが、ア
ドレス端子A9に供給される約10Vのような高い電圧を検
出する。この実施例では、上記高電圧検出回路VHの動作
の信頼性を高くするために、言い換えるならば、アドレ
ス端子A9におけるオーバーシュートを高電圧とみなすよ
うな誤動作を防止するために、他のアドレス信号が利用
される。すなわち、高電圧検出回路VHは、後述するよう
に他のアドレス信号を受けるデコーダ回路の出力信号に
よりその動作制御が行われる。

第２図には、上記高電圧検出回路とその動作制御を行
うデコーダ回路の一実施例の回路図が示されている。

シリコンシグネチャ読み出しモードのとき、上記アド
レス端子A9を除いた他のアドレス信号A0〜Aiは、全てロ
ウレベルに設定するものとする。そして、データ出力回
路DOBを動作させるために、出力イネーブル信号を▲
▼がロウレベルであること、チップイネーブル信号▲
▼がロウレベルである。このことに着目して、上記
他の条件を高電圧検出回路VHの動作条件とする。すなわ
ち、高電圧供給用のアドレス端子A9に対応したアドレス
バッファADB9を除く他のアドレスバッファADB0ないしAD
Biの反転出力信号０〜ｉと、制御入力バッファCE
B、OEBの非反転出力信号ce及びoeは、ナンド（NAND）ゲ
ート回路G1に供給される。これにより、上記ナンドゲー
ト回路G1の全入力信号がハイレベル（論理“1"）とき、
言い換えるならば、制御信号▲▼と▲▼がロウ
レベルで、アドレス信号A0〜Ai（アドレス信号A9を除
く）がロウレベルのとき、ナンドゲート回路G1の出力信
号がロウレベルにされる。

上記ナンドゲート回路G1の出力信号は、Ｐチャンネル
型のスイッチMOSFETQ16のゲートに供給される。このス
イッチMOSFETQ16は、上記アドレス端子A9の電圧をＮチ
ャンネルMOSFETQ17とQ18からなる分圧回路に伝える。す
なわち、ＮチャンネルMOSFETQ17は、エンハンスメント
型とされ、そのゲートとドレインとが結合されることに
よって、一種の可変抵抗素子として作用する。MOSFETQ1
8はディプレッション型とされ、そのゲートとソースに
接地電位が与えられることによって、定電流負荷として
作用する。上記MOSFETQ17とQ18は、端子A9の電圧を受け
る分圧回路として作用する。上記MOSFETQ17とQ18のコン
ダクタンス比は、端子A9の電圧が約5Vのようなハイレベ
ルのとき、その分圧電圧がインバータ回路N1のロジック
スレッショルド電圧より低くなり、端子A9の電圧が約10
Vのように高くされたとき上記分圧電圧がインバータ回
路N1のロジックスレッショルド電圧より高くなるように
設定される。なお、パワースイッチとしてのＰチャンネ
ルMOSFETQ16は、それがオン状態にされたときコンダク
タンスが、MOSFETQ17に比べて十分大きく設定されるこ
とによって、分圧電圧がMOSFETQ17のQ18のコンダクタン
ス比のみで設定されるものである。

上記インバータ回路N1の出力信号NSは、それがロウレ
ベルにより上記Ｘアドレス信号を受けるＸアドレスデコ
ーダ回路XDCRに供給され、その選択動作を強制的に無効
にする。

上記インバータ回路N1の出力信号を受けるインバータ
回路N2は、ワード線W0の選択信号を形成する。これによ
って、上記ナンドゲート回路G1の出力信号がロウレベル
であるとき、すなわち、アドレス信号A9を除く他のアド
レス信号A0〜Aiが全てロウレベルであり、及び制御信号
▲▼と▲▼がロウレベルであるとき、端子A9の
電圧を約10Vのような高電圧に設定すると、通常の書き
込み／読み出しに用いられるワード線W0に代えてワード
線W0が選択され、シリコンシグネチャ情報が自動的に読
み出されてデータ出力回路DOBから出力される。

この構成においては、単にアドレス信号A9に高電圧検
出回路VHにおいて高電圧とみなされるようなオーバーシ
ュートが発生したとしても、他のアドレス信号A0〜Aiの
いずれか１つでもハイレベルのものがあれば、ナンドゲ
ート回路G1の出力信号がハイレベルになってＰチャンネ
ルMOSFETQ16をオフ状態にする。これによって、上記オ
ーバーシュートの入力が無効にされるから、誤ってシリ
コンシグネチャ読み出しが行われることがない。

この実施例において、上記第１図に示したようなワー
ド線W0では、上記のようなシリコンシグネチャに利用さ
れるものに代え、前記のような１タイムプログラム構成
のEPROMの書き込み試験領域として用いる構成としても
よい。すなわち、Ｘ系の１つのアドレス端子に前記のよ
うな高電圧検出回路VHを設けて３値入力構成とし、そこ
に上記のような高電圧を供給することによって、ワード
線W0を選択するようにする。この構成では、Ｙ系のアド
レス信号はワード線W0に結合される任意のメモリセルへ
の書き込み／読み出しを可能にするため任意に変化させ
る必要がある。そこで、第２図に示したデコーダ回路G1
には、他のＸ系のアドレス信号を供給するものとする。
また、制御信号は、書き込み時にハイレベルにさ
れ、読み出し時にロウレベルにされるから、チップ選択
信号ceのみを上記デコーダ回路G1の入力に供給すればよ
い。

第３図には、上記EPROMに用いられるレベル変換回路
の一実施例の回路図が示されている。この実施例のレベ
ル変換回路は、CMOS（相補型MOS）構成のEPROMに向けら
れいてる。すなわち、書き込み動作のためにワード線に
高電圧の選択レベルを供給するために、前記第１図のよ
うなディプレッション型MOSFETを用いる構成に代え、次
のようなCMOS構成のレベル変換回路を用いる。Ｐチャン
ネル型負荷MOSFETQ20のＮチャンネル型の駆動MOSFETQ2
2,Q23等は、アドレスデコーダ回路を構成する。この実
施例では駆動MOSFETQ22と負荷MOSFETQ20の間に、カット
MOSFETQ21を設けている。カットMOSFETQ21は、そのゲー
トに電源電圧Vccが定常的に供給される。

レベル変換回路は、高電圧Vppを動作電圧として動作
するＰチャンネルMOSFETQ24とＮチャンネルMOSFETQ25か
らなるCMOSインバータ回路を基本構成とする。このCMOS
インバータ回路（Q24,Q25）は、上記アドレスデコーダ
回路の出力信号を受け、ワード線W1の選択信号を形成す
る。動作電圧Vppに対して電源電圧Vccのような比較的低
いレベルによりＰチャンネルMOSFETQ24をオフ状態にす
るため、上記CMOSインバータ回路（Q24,Q25）の入力と
高電圧Vppとの間には、ＰチャンネルMOSFETQ26が設けら
れる。このＰチャンネルMOSFETQ26のゲートには、上記C
MOSインバータ回路（Q24,Q25）の出力信号（ワード線W
1）が供給される。

アドレスデコーダ回路の出力信号が回路の接地電位の
ようなロウレベルのとき、ＮチャンネルMOSFETQ25はオ
フ状態に、ＰチャンネルMOSFETQ24がオン状態になり、
ワード線W1は高電圧Vppのようなハイレベルにされる。
これに対して、アドレスデコーダ回路の出力信号が回路
が電源電圧Vccのようなハイレベルのとき、Ｎチャンネ
ルMOSFETQ25はオン状態になり、ワード線W1を回路の接
地電位に近いロウレベルにする。このロウレベルの信号
を受けてＰチャンネルMOSFETQ26がオン状態になるの
で、CMOSインバータ回路（Q24,Q25）入力レベルは、上
記電源電圧Vccより高くなりＮチャンネルMOSFETQ25のコ
ンダクタンスを大きく、ＰチャンネルMOSFETQ24のコン
ダクタンスを小さくするような帰還がかかり、Ｐチャン
ネルMOSFETQ26のオン状態によってＰチャンネルMOSFETQ
24は完全にオフ状態なる。このとき、カットMOSFETQ21
は、上記ＰチャンネルMOSFETQ26のオン状態によってド
レインとソースが逆転してオフ状態になり、光電圧Vpp
から電源電圧Vccに向かって直流電流が流れるのを防止
できる。

第４図には、上記レベル変換回路の他の一実施例の回
路図が示されている。

この実施例では、上記カットMOSFETQ33が、アドレス
デコーダ回路の出力とレベル変換回路を構成するCMOSイ
ンバータ回路（Q34,Q35）の入力との間に設けられる。
この構成では、アドレスデコーダ回路の出力信号を抵抗
素子として作用するカットMOSFETQ33を介してレベル変
換回路に伝える構成を採るため、第３図の実施例回路の
方が高速動作にすることができるものである。

第５図には、上記高電圧検出回路VHの他の一実施例の
回路図が示されている。

この実施例では、電源電圧Vccが動作電圧として用い
られ、前記同様なナンドゲート回路G1の出力信号によっ
てスイッチ制御されるＰチャンネルMOSFETQ16とインバ
ータ構成のＮチャンネルMOSFETQ17とQ19が直列に設けら
れる。上記MOSFETQ17は、そのゲートとドレインが共通
接続されることによって、負荷抵抗として作用し、Ｎチ
ャンネルMOSFETQ19のゲートに端子A9の電圧が供給され
る。この構成では、端子A9から直流電流が流れ込まない
から高入力インピーダンスにすることができる。MOSFET
Q19は、上記端子A9から供給される電圧に従ってそのコ
ンダクタンスが大きくされる。それ故、MOSFETQ17とQ19
のコンダクタンス比は、前記第２図の場合とは逆に端子
A9に供給される電圧が約5Vのような比較的低い電位のと
き、出力電圧がインバータ回路N1のロジックスレッショ
ルド電圧より高く、端子A9に供給される電圧が約10Vの
ような高電圧のとき、出力電圧がインバータ回路N1のロ
ジックスレッショルド電圧より低くなるようにされる。
また、この構成では、信号のレベルが逆になるから、イ
ンバータ回路N3を追加して、インバータ回路N2からＸア
ドレスデコーダ回路の動作を無効にする信号NSを出力
し、インバータ回路N3からワード線W0の選択信号を出力
する。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）特定の外部端子から供給される電源電圧以上の高
電圧を受ける高電圧検出回路の動作の有効／無効を、上
記特定の外部端子から高電圧を供給するときの他の外部
端子から供給される複数の入力信号レベルを解読するデ
コーダ回路の出力により制御することにより、上記特定
の外部端子に高電圧とみなされるようなオバーシュート
が生じても、他の入力信号のレベルを受けるデコーダ回
路の出力によりその動作を無効にすることができるか
ら、信頼性の高い高電圧検出動作を実現できるという効
果が得られる。

（２）上記（１）により、高い信頼性でのシリコンシグ
ネチャ読み出し／通常読み出しが実現できるという効果
が得られる。

（３）３値レベルを入力する端子以外の他の端子からの
入力信号をデコード信号によりスイッチ制御されるMOSF
ETを高電圧検出用の分圧回路に挿入することによって、
無駄な電流消費を抑えることができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、高電圧検出
回路の実質的な動作の有効／無効を制御する回路は、高
電圧検出回路の出力部にゲート回路を設けて、そのゲー
ト回路を前記のようなデコーダ回路により制御する構成
としてもよい。高電圧検出回路は、ダイオード形態にさ
れた複数のMOSFETを直列に接続して、特定の端子から供
給される高電圧をレベルシフトとしてロジックスレッシ
ョルド電圧を基準電圧ととして電圧比較動作を行うイン
バータ回路等の電圧比較回路に供給する構成としてもよ
い。このように高電圧検出回路の具体的構成は、種々の
実施例形態を採ることができるものである。

また、高電圧検出回路の動作の有効／無効を制御する
デコーダ回路に供給される入力信号は、その高電圧検出
回路に高電圧を供給するときの動作モードのとき固定的
なレベルにされるものであれば何であってもよい。

以上本発明者によってなされた発明をその背景となっ
た利用分野であるEPROM装置に適用した場合について説
明したが、それに限定されるものではなく、例えば上記
のように電源電圧以上の高電圧を含む３値入力回路を備
えた各種半導体集積回路装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうちの代表的なものに
よって得られる効果を簡単に説明すれば、下記の通りで
ある。すなわち、特定の外部端子から供給される電源電
圧以上の高電圧を受ける高電圧検出回路の動作の有効／
無効を、上記特定の外部端子から高電圧を供給するとき
の他の外部端子から供給される複数の入力信号レベルを
解読するデコーダ回路の出力により制御することによ
り、上記特定を外部端子に高電圧とみなされるようなオ
バーシュートが生じても、他の入力信号のレベルを受け
るデコーダ回路の出力によりその動作を無効にすること
ができるから、信頼性の高い高電圧検出動作を実現でき
る。

【図面の簡単な説明】

第１図は、この発明が適用されたEPROM装置の一実施例
を示す内部構成ブロック図、 第２図は、高電圧検出回路及びその動作を制御するデコ
ーダ回路の一実施例を示す回路図、 第３図は、レベル変換回路の一実施例を示す回路図、 第４図は、レベル変換回路の他の一実施例を示す回路
図、 第５図は、高電圧検出回路及びその動作を制御するデコ
ーダ回路の他の一実施例を示す回路図である。 XADB・DCR……Ｘアドレスバッファ・デコーダ、YADB・D
CR……Ｙアドレスバッファ・デコーダ、Ｍ−ARY……メ
モリアレイ、DOB……データ出力回路、DIB……データ入
力回路、CONT……制御回路、XR,YR……高電圧負荷回
路、VH……高電圧検出回路、G1……ナンドゲート回路
（デコーダ回路）、CEB,OEB……制御バッファ、ADB0〜A
DBi……アドレスバッファ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数の入力信号がそれぞれに供給されてな
   る複数の外部端子と、 上記複数の外部端子のそれぞれに設けられ、上記入力信
   号に対応した内部信号を形成する入力回路と、 上記複数の外部端子のうち上記入力信号とともに電源電
   圧以上の高電圧が供給される特定の外部端子に設けられ
   た高電圧検出回路と、 上記特定の外部端子以外の上記複数の外部端子に対応さ
   れた複数の入力回路を通した内部信号を受け、その内部
   信号の論理レベルの特定の組み合わせを検出し、上記高
   電圧検出回路の動作の実質的な動作の有効／無効を制御
   するデコーダ回路とを備えてなることを特徴とする半導
   体集積回路装置。
2. 【請求項２】上記半導体集積回路装置は、不揮発性記憶
   装置であり、 上記高電圧の供給にも用いられる特定の外部端子は特定
   ビットのアドレス入力端子であり、 上記デコーダ回路に供給される内部信号は、上記特定ビ
   ットのアドレス信号を除いたアドレス信号と動作制御信
   号とからなるものであることを特徴とする請求項１の半
   導体集積回路装置。
3. 【請求項３】上記高電圧検出回路は、上記デコーダ回路
   で形成された有効信号によって制御されるスイッチMOSF
   ETによって、上記特定の外部端子と高電圧検出回路の入
   力とを接続させるものであることを特徴とする請求項１
   又は請求項２の半導体集積回路装置。