JPH05174592A - 不揮発性メモリー - Google Patents
不揮発性メモリーInfo
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- JPH05174592A JPH05174592A JP3344996A JP34499691A JPH05174592A JP H05174592 A JPH05174592 A JP H05174592A JP 3344996 A JP3344996 A JP 3344996A JP 34499691 A JP34499691 A JP 34499691A JP H05174592 A JPH05174592 A JP H05174592A
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- type transistor
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Abstract
(57)【要約】
【目的】ＰＥＰ工程数を削減し、電圧切り換えスイッチ
動作の確実性をきする。 【構成】電源として少なくとも書き込み用高電位と読み
出し用電位が印加されるＣＭＯＳ回路をメモリーセル・
アレイの周辺部に有する不揮発性メモリーにおいて、電
位切り換えスイッチ回路にエンハンスメント型トランジ
スタを用いる。
動作の確実性をきする。 【構成】電源として少なくとも書き込み用高電位と読み
出し用電位が印加されるＣＭＯＳ回路をメモリーセル・
アレイの周辺部に有する不揮発性メモリーにおいて、電
位切り換えスイッチ回路にエンハンスメント型トランジ
スタを用いる。
Description
【０００１】
【産業上の利用分野】本発明は、外部電源として書き込
み用／消去用高電位と読み出し用電位が印加されるＣＭ
ＯＳ回路をメモリーセル・アレイの周辺部に有する不揮
発性メモリーに関する。
み用／消去用高電位と読み出し用電位が印加されるＣＭ
ＯＳ回路をメモリーセル・アレイの周辺部に有する不揮
発性メモリーに関する。
【０００２】
【従来の技術】図５は、チップ上にあるメモリーセル・
アレイ以外の周辺回路が、ＮチャネルＥ／Ｄ（エンハン
スメント／デプレッション）型ＭＯＳ回路である不揮発
性メモリーの従来の書き込み用高電位、読み出し用電位
切り換え用スイッチ部を示している。
アレイ以外の周辺回路が、ＮチャネルＥ／Ｄ（エンハン
スメント／デプレッション）型ＭＯＳ回路である不揮発
性メモリーの従来の書き込み用高電位、読み出し用電位
切り換え用スイッチ部を示している。
【０００３】ここでデプレッション型トランジスタ１
１、１２の閾値電圧は約“−３Ｖ”である。また書き込
み用高電位Ｖｐｐの節点には２０Ｖ、読み出し用電位Ｖ
ｃｃの節点２には５Ｖが印加されている。
１、１２の閾値電圧は約“−３Ｖ”である。また書き込
み用高電位Ｖｐｐの節点には２０Ｖ、読み出し用電位Ｖ
ｃｃの節点２には５Ｖが印加されている。
【０００４】いま節点４をＶｃｃ、節点３を０（零）Ｖ
にすれば、電位切り換え節点５は略Ｖｃｃになる。逆に
節点４を０Ｖ、節点３をＶｐｐの電位にすれば、切り換
え節点５は略Ｖｐｐになる。このようにしてＤ型トラン
ジスタ１１、１２を用いれば、電位切り換えスイッチ回
路は容易に実現できる。
にすれば、電位切り換え節点５は略Ｖｃｃになる。逆に
節点４を０Ｖ、節点３をＶｐｐの電位にすれば、切り換
え節点５は略Ｖｐｐになる。このようにしてＤ型トラン
ジスタ１１、１２を用いれば、電位切り換えスイッチ回
路は容易に実現できる。
【０００５】しかしながら、パワー節約のために周辺回
路をＣＭＯＳ（相補型ＭＯＳ）構成にしたときには、Ｄ
型トランジスタは、閾値を１個増すことで、ＰＥＰ（写
真蝕刻工程）数が２回増し、ＰＥＰ数の大きなＣＮＯＳ
の工程をさらに増加させる大きな欠点を有していた。す
なわち図５では、周辺ＣＭＯＳの不揮発性回路でデプレ
ッション負荷の切り換え回路に用いている。
路をＣＭＯＳ（相補型ＭＯＳ）構成にしたときには、Ｄ
型トランジスタは、閾値を１個増すことで、ＰＥＰ（写
真蝕刻工程）数が２回増し、ＰＥＰ数の大きなＣＮＯＳ
の工程をさらに増加させる大きな欠点を有していた。す
なわち図５では、周辺ＣＭＯＳの不揮発性回路でデプレ
ッション負荷の切り換え回路に用いている。
【０００６】ＣＭＯＳ回路でデプレッション負荷がない
と、閾値調整用のボロンインプラ（イオンインプランテ
ーション）をＮチャネル、Ｐチャネルトランジスタに同
時に打つことにより、所望の閾値電圧を得ることができ
るが、しかしデプレッション負荷があると、Ｎチャネ
ル、Ｐチャネル用のインプラとデプレッション用のイン
プラとを行わなければならないため、ＰＥＰ数が２回増
加するものである。
と、閾値調整用のボロンインプラ（イオンインプランテ
ーション）をＮチャネル、Ｐチャネルトランジスタに同
時に打つことにより、所望の閾値電圧を得ることができ
るが、しかしデプレッション負荷があると、Ｎチャネ
ル、Ｐチャネル用のインプラとデプレッション用のイン
プラとを行わなければならないため、ＰＥＰ数が２回増
加するものである。
【０００７】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、その目的とするところは、ＣＭＯ
Ｓ構成をメモリーセル・アレイの周辺回路に持つ不揮発
性メモリーにおいて、書き込み用高電位と読み出し用電
位を、従来の問題なしにオン・チップで切り換えること
ができるスイッチ回路を有した不揮発性メモリーを提供
することにある。
みてなされたもので、その目的とするところは、ＣＭＯ
Ｓ構成をメモリーセル・アレイの周辺回路に持つ不揮発
性メモリーにおいて、書き込み用高電位と読み出し用電
位を、従来の問題なしにオン・チップで切り換えること
ができるスイッチ回路を有した不揮発性メモリーを提供
することにある。
【０００８】
【課題を解決するための手段と作用】本発明は、電源と
して少なくとも書き込み用高電位と読み出し用電位が印
加されるＣＭＯＳ回路をメモリーセル・アレイの周辺部
に有する不揮発性メモリーにおいて、前記書き込み用高
電位源と電位切り換え節点との間に第１のエンハンスメ
ント型トランジスタを接続し、前記読み出し用電位源と
前記電位切り換え節点との間にＰチャネル型の第２のエ
ンハンスメント型トランジスタを接続し、このエンハン
スメント型トランジスタのサブストレート電極は前記電
位切り換え節点側に接続し、前記第１のエンハンスメン
ト型トランジスタのゲートには、データ書き込み時に導
通する信号が印加され、前記第２のエンハンスメント型
トランジスタのゲートには、データ読み出し時に導通し
かつデータ書き込み時に非導通する信号が印加されるこ
とを特徴とする。
して少なくとも書き込み用高電位と読み出し用電位が印
加されるＣＭＯＳ回路をメモリーセル・アレイの周辺部
に有する不揮発性メモリーにおいて、前記書き込み用高
電位源と電位切り換え節点との間に第１のエンハンスメ
ント型トランジスタを接続し、前記読み出し用電位源と
前記電位切り換え節点との間にＰチャネル型の第２のエ
ンハンスメント型トランジスタを接続し、このエンハン
スメント型トランジスタのサブストレート電極は前記電
位切り換え節点側に接続し、前記第１のエンハンスメン
ト型トランジスタのゲートには、データ書き込み時に導
通する信号が印加され、前記第２のエンハンスメント型
トランジスタのゲートには、データ読み出し時に導通し
かつデータ書き込み時に非導通する信号が印加されるこ
とを特徴とする。
【０００９】すなわち本発明では、製造工程簡易化のた
め電位切り換えスイッチに、エンハンスメント構造を用
いる。しかしＤ型トランジスタをＥ型トランジスタに単
純に置き換えただけでは、上記切り換えスイッチの一方
の電極とサブストレート電極間にＰＮ正バイアスがかか
って電流の迷流路が生じ、電位切り換えの正常動作が期
待できない。そこで本発明では、上記正バイアスがかか
るトランジスタのサブストレート電極を電位切り換え節
点側に接続し、上記電流の迷流路を遮断して、正常な電
位導出を行うものである。
め電位切り換えスイッチに、エンハンスメント構造を用
いる。しかしＤ型トランジスタをＥ型トランジスタに単
純に置き換えただけでは、上記切り換えスイッチの一方
の電極とサブストレート電極間にＰＮ正バイアスがかか
って電流の迷流路が生じ、電位切り換えの正常動作が期
待できない。そこで本発明では、上記正バイアスがかか
るトランジスタのサブストレート電極を電位切り換え節
点側に接続し、上記電流の迷流路を遮断して、正常な電
位導出を行うものである。
【００１０】
【実施例】以下図１を参照して本発明の一実施例を説明
する。同図はＮチャネルＳＡＭＯＳ構造をメモリーセル
に用いたＮ−ｗｅｌｌ構造のＣＭＯＳ回路をメモリー周
辺部に用いた場合の例であるが、図５と対応する箇所に
は同一符号を用いる。
する。同図はＮチャネルＳＡＭＯＳ構造をメモリーセル
に用いたＮ−ｗｅｌｌ構造のＣＭＯＳ回路をメモリー周
辺部に用いた場合の例であるが、図５と対応する箇所に
は同一符号を用いる。
【００１１】まず、電位切り換えのスイッチ部２１で
は、書き込み／消去用高電位Ｖｐｐの節点１と電位切り
換え節点５との間にＰチャネルのＥ型トランジスタ２２
を接続し、読み出し用電位Ｖｃｃの節点２と節点５との
間にＰチャネルのＥ型トランジスタ２３を接続する。ト
ランジスタ２２のサブストレート電極はＶｐｐ節点１に
接続し、トランジスタ２３のサブストレート電極は節点
５に接続する。
は、書き込み／消去用高電位Ｖｐｐの節点１と電位切り
換え節点５との間にＰチャネルのＥ型トランジスタ２２
を接続し、読み出し用電位Ｖｃｃの節点２と節点５との
間にＰチャネルのＥ型トランジスタ２３を接続する。ト
ランジスタ２２のサブストレート電極はＶｐｐ節点１に
接続し、トランジスタ２３のサブストレート電極は節点
５に接続する。
【００１２】また電圧ＶｐｐとＶｃｃの切り換え導出を
行うための信号／Ｈ（信号Ｈの反転信号のことで、図で
はＨの真上にバーがある）の供給用節点２４、Ｖｃｃ電
位をゲート入力とするＮチャネル型トランジスタ２５を
介して節点２６に接続する。この節点２６は、Ｐチャネ
ル型トランジスタ２７を介してＶｐｐ節点１に接続す
る。Ｐチャネル型トランジスタ２８、Ｎチャネル型トラ
ンジスタ２９よりなるインバータの入力となり、該イン
バータ３０の一端はＶｐｐ節点１に接続され、他端は接
地される。インバータ３０の出力端つまり節点３１はト
ランジスタ２２、２７のゲート入力となり、またＰチャ
ネル型トランジスタ３２、Ｎチャネル型トランジスタ３
３よりなるインバータ３４の入力となる。インバータ３
４の一端はＶｐｐ節点１に接続され、他端は接地され
る。またインバータ３４の出力端つまり節点３５はトラ
ンジスタ２３のゲート入力となる。
行うための信号／Ｈ（信号Ｈの反転信号のことで、図で
はＨの真上にバーがある）の供給用節点２４、Ｖｃｃ電
位をゲート入力とするＮチャネル型トランジスタ２５を
介して節点２６に接続する。この節点２６は、Ｐチャネ
ル型トランジスタ２７を介してＶｐｐ節点１に接続す
る。Ｐチャネル型トランジスタ２８、Ｎチャネル型トラ
ンジスタ２９よりなるインバータの入力となり、該イン
バータ３０の一端はＶｐｐ節点１に接続され、他端は接
地される。インバータ３０の出力端つまり節点３１はト
ランジスタ２２、２７のゲート入力となり、またＰチャ
ネル型トランジスタ３２、Ｎチャネル型トランジスタ３
３よりなるインバータ３４の入力となる。インバータ３
４の一端はＶｐｐ節点１に接続され、他端は接地され
る。またインバータ３４の出力端つまり節点３５はトラ
ンジスタ２３のゲート入力となる。
【００１３】図１の動作を説明する。まず節点５にＶｐ
ｐ電位を発生させる場合、節点２４の信号／Ｈを高レベ
ルにする。このとき信号／Ｈの振幅は、接地レベル（低
レベル）からＶｃｃの高レベルまで振幅するので、初め
節点２６の電位は“Ｖｃｃ−ＶｔｈE ”（ＶｔｈE 閾値
電圧）になる。ここでインバータ３０の回路閾値を“Ｖ
ｃｃ−ＶｔｈE ”より低く設計しておけば、節点３１は
低レベルになり、トランジスタ２７がオンして節点２６
をＶｐｐ電位レベルまで上昇させる。このとき節点３５
のレベルは、インバータ３４によってＶｐｐ電位まで上
昇する。すなわち節点３１は低レベル、節点３５はＶｐ
ｐ電位となり、トランジスタ２２はオンして節点５はＶ
ｐｐ電位になる。このときトランジスタ２３はオフし、
節点１から節点２には直流電流は流れない。
ｐ電位を発生させる場合、節点２４の信号／Ｈを高レベ
ルにする。このとき信号／Ｈの振幅は、接地レベル（低
レベル）からＶｃｃの高レベルまで振幅するので、初め
節点２６の電位は“Ｖｃｃ−ＶｔｈE ”（ＶｔｈE 閾値
電圧）になる。ここでインバータ３０の回路閾値を“Ｖ
ｃｃ−ＶｔｈE ”より低く設計しておけば、節点３１は
低レベルになり、トランジスタ２７がオンして節点２６
をＶｐｐ電位レベルまで上昇させる。このとき節点３５
のレベルは、インバータ３４によってＶｐｐ電位まで上
昇する。すなわち節点３１は低レベル、節点３５はＶｐ
ｐ電位となり、トランジスタ２２はオンして節点５はＶ
ｐｐ電位になる。このときトランジスタ２３はオフし、
節点１から節点２には直流電流は流れない。
【００１４】逆に節点５にＶｃｃ電位を発生させる場
合、信号／Ｈを低レベルにする。このときトランジスタ
２７は、前記節点３１が低レベルであることにより、オ
ンしているので、トランスファゲート２５のコンダクタ
ンスを、トランジスタ２７のコンダクタンスより充分大
きくなるように設計する必要がある。この工夫により、
節点２６のレベルがインバータ３０の閾値より低くなれ
ば、節点３１は高レベルとなり、トランジスタ２７はオ
フとなる。このとき節点３５は低レベルになる。したが
ってトランジスタ２３はオンし、トランジスタ２２はオ
フする。節点５はこの時、トランジスタ２３によってＶ
ｐｐ電位からＶｃｃ電位に放電される。
合、信号／Ｈを低レベルにする。このときトランジスタ
２７は、前記節点３１が低レベルであることにより、オ
ンしているので、トランスファゲート２５のコンダクタ
ンスを、トランジスタ２７のコンダクタンスより充分大
きくなるように設計する必要がある。この工夫により、
節点２６のレベルがインバータ３０の閾値より低くなれ
ば、節点３１は高レベルとなり、トランジスタ２７はオ
フとなる。このとき節点３５は低レベルになる。したが
ってトランジスタ２３はオンし、トランジスタ２２はオ
フする。節点５はこの時、トランジスタ２３によってＶ
ｐｐ電位からＶｃｃ電位に放電される。
【００１５】以上のように、信号／ＨがＶｃｃ（高レベ
ル）のとき、節点５はＶｐｐレベルとなり、信号／Ｈが
０Ｖ（低レベル）のとき、節点５はＶｃｃレベルとなる
ものである。
ル）のとき、節点５はＶｐｐレベルとなり、信号／Ｈが
０Ｖ（低レベル）のとき、節点５はＶｃｃレベルとなる
ものである。
【００１６】図２は図１の回路を、不揮発性メモリーの
本体回路に適用した場合の例を示すもので、４１は行選
択アドレス信号Ａ1 〜Ａn を入力とするナンド回路４
２、トランジスタ４３〜４６を有する行デコーダ、４７
は列選択用アドレス信号ａ１〜ａｍを入力とする列デコ
ーダである。４８はメモリーセル・アレイで、メモリー
セル４９はＳＡＭＯＳ構造を有している。
本体回路に適用した場合の例を示すもので、４１は行選
択アドレス信号Ａ1 〜Ａn を入力とするナンド回路４
２、トランジスタ４３〜４６を有する行デコーダ、４７
は列選択用アドレス信号ａ１〜ａｍを入力とする列デコ
ーダである。４８はメモリーセル・アレイで、メモリー
セル４９はＳＡＭＯＳ構造を有している。
【００１７】５０1 〜５０l は列選択用トランジスタ、
５１はトランジスタ５２〜５５よりなるトランジスタ５
６の制御回路、“Ｄｉｎ＋Ｈ”は書き込み時に書き込み
用データ入力を“０”のときのみＶｐｐ電位になり、そ
の他読み出し時とかベリファイ（書き込みデータ検出）
時に、トランジスタ５６をオフとする信号、５７はセン
スアンプである。
５１はトランジスタ５２〜５５よりなるトランジスタ５
６の制御回路、“Ｄｉｎ＋Ｈ”は書き込み時に書き込み
用データ入力を“０”のときのみＶｐｐ電位になり、そ
の他読み出し時とかベリファイ（書き込みデータ検出）
時に、トランジスタ５６をオフとする信号、５７はセン
スアンプである。
【００１８】図２におけるデータ書き込みは、節点５の
電位をＶｐｐにし、メモリーセルのコントロールゲート
にＶｐｐ、トランジスタ５６、５０1 〜５０l を通して
ドレインにＶｐｐ電位が加わったメモリーセルのみに書
き込みが行われる。
電位をＶｐｐにし、メモリーセルのコントロールゲート
にＶｐｐ、トランジスタ５６、５０1 〜５０l を通して
ドレインにＶｐｐ電位が加わったメモリーセルのみに書
き込みが行われる。
【００１９】次に書き込み量を検出（ベリファイ）する
際は、Ｖｐｐを書き込み電位のままにして節点５をＶｃ
ｃ電位にすれば、書き込み直後にセルの書き込み状態
が、センスアンプ５７を通してデータ出力部に取り出さ
れるものである。
際は、Ｖｐｐを書き込み電位のままにして節点５をＶｃ
ｃ電位にすれば、書き込み直後にセルの書き込み状態
が、センスアンプ５７を通してデータ出力部に取り出さ
れるものである。
【００２０】ここで本発明において、ＰＥＰ数が増加し
ない理由を説明する。図３のごとくデプレッション負荷
を使用しない場合は、ボロンインプラ２０１をＮチャネ
ル、Ｐチャネルトランジスタに同時に打つことができる
が、図４のようにデプレッション（Ｄ型）があると、ボ
ロンインプラ２０１とＡｓまたはＰインプラ２０２をそ
れぞれ別に行わなければならないため、ＰＥＰ数が２回
増すものである。したがって本発明では、ＰＥＰ数の低
減化が可能となるものである。なお本発明は、上記実施
例に限られることなく、本発明の要旨を逸脱しない範囲
で種々の応用が可能である。
ない理由を説明する。図３のごとくデプレッション負荷
を使用しない場合は、ボロンインプラ２０１をＮチャネ
ル、Ｐチャネルトランジスタに同時に打つことができる
が、図４のようにデプレッション（Ｄ型）があると、ボ
ロンインプラ２０１とＡｓまたはＰインプラ２０２をそ
れぞれ別に行わなければならないため、ＰＥＰ数が２回
増すものである。したがって本発明では、ＰＥＰ数の低
減化が可能となるものである。なお本発明は、上記実施
例に限られることなく、本発明の要旨を逸脱しない範囲
で種々の応用が可能である。
【００２１】
【発明の効果】以上説明したごとく本発明によれば、エ
ンハンスメント型トランジスタの電位切り換えスイッチ
により、完全ＣＭＯＳプロセスによって、メモリー回路
本体内に書き込み用高電位Ｖｐｐ、読み出し用電位Ｖｃ
ｃを正しく発生させることが可能になった。また従来の
“ＣＭＯＳ＋デプレッション”のような複合プロセスを
排除し、ＰＥＰの工程数を低減できる。また回路設計
も、ＣＭＯＳ構成であることにより、回路マージンを大
きくすることができる。また電位切り換え用にＰチャネ
ルエンハンスメント型トランジスタを用いた場合、電圧
ドロップのない電位切り換え回路が実現できるものであ
る。
ンハンスメント型トランジスタの電位切り換えスイッチ
により、完全ＣＭＯＳプロセスによって、メモリー回路
本体内に書き込み用高電位Ｖｐｐ、読み出し用電位Ｖｃ
ｃを正しく発生させることが可能になった。また従来の
“ＣＭＯＳ＋デプレッション”のような複合プロセスを
排除し、ＰＥＰの工程数を低減できる。また回路設計
も、ＣＭＯＳ構成であることにより、回路マージンを大
きくすることができる。また電位切り換え用にＰチャネ
ルエンハンスメント型トランジスタを用いた場合、電圧
ドロップのない電位切り換え回路が実現できるものであ
る。
【図１】本発明の一実施例を示す回路図。
【図２】同回路が適用されるメモリー回路図。
【図３】本発明の効果を説明するための集積回路断面
図。
図。
【図４】図３と比較する従来例の集積回路断面図。
【図５】従来例の回路説明図。
Claims (1)
- 【請求項１】電源として少なくとも書き込み用高電位と
読み出し用電位が印加されるＣＭＯＳ回路をメモリーセ
ル・アレイの周辺部に有する不揮発性メモリーにおい
て、前記書き込み用高電位源と電位切り換え節点との間
に第１のエンハンスメント型トランジスタを接続し、前
記読み出し用電位源と前記電位切り換え節点との間にＰ
チャネル型の第２のエンハンスメント型トランジスタを
接続し、このエンハンスメント型トランジスタのサブス
トレート電極は前記電位切り換え節点側に接続し、前記
第１のエンハンスメント型トランジスタのゲートには、
データ書き込み時に導通する信号が印加され、前記第２
のエンハンスメント型トランジスタのゲートには、デー
タ読み出し時に導通しかつデータ書き込み時に非導通す
る信号が印加されることを特徴とする不揮発性メモリ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3344996A JPH0799635B2 (ja) | 1991-12-26 | 1991-12-26 | 不揮発性メモリー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3344996A JPH0799635B2 (ja) | 1991-12-26 | 1991-12-26 | 不揮発性メモリー |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56213616A Division JPS58114396A (ja) | 1981-12-26 | 1981-12-26 | 不揮発性メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174592A true JPH05174592A (ja) | 1993-07-13 |
| JPH0799635B2 JPH0799635B2 (ja) | 1995-10-25 |
Family
ID=18373577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3344996A Expired - Fee Related JPH0799635B2 (ja) | 1991-12-26 | 1991-12-26 | 不揮発性メモリー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799635B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08138392A (ja) * | 1994-11-09 | 1996-05-31 | Nec Corp | 高電圧信号デコード回路およびその駆動方法 |
| EP0933784A1 (en) * | 1997-12-31 | 1999-08-04 | STMicroelectronics S.r.l. | High voltage driver circuit for the decoding phase in multilevel non-volatile memory devices. |
| US5966043A (en) * | 1996-03-29 | 1999-10-12 | Nec Corporation | Power supply switching circuit |
| JP2007220309A (ja) * | 2007-06-04 | 2007-08-30 | Spansion Llc | 不揮発性半導体メモリ |
| JP2011018443A (ja) * | 2010-09-22 | 2011-01-27 | Spansion Llc | 不揮発性半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323999A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
-
1991
- 1991-12-26 JP JP3344996A patent/JPH0799635B2/ja not_active Expired - Fee Related
Patent Citations (1)
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|---|---|---|---|---|
| JPH0323999A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | Ｉｃメモリカード |
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| JP2011018443A (ja) * | 2010-09-22 | 2011-01-27 | Spansion Llc | 不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799635B2 (ja) | 1995-10-25 |
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