JPH0323999A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH0323999A JPH0323999A JP1157832A JP15783289A JPH0323999A JP H0323999 A JPH0323999 A JP H0323999A JP 1157832 A JP1157832 A JP 1157832A JP 15783289 A JP15783289 A JP 15783289A JP H0323999 A JPH0323999 A JP H0323999A
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- Japan
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- 239000004020 conductor Substances 0.000 claims abstract description 76
- 230000015654 memory Effects 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 abstract description 6
- 238000003475 lamination Methods 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
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- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２ ・−２
本発明は、メモリＬＳＩチップを多数個内蔵したＩＣメ
モリカードに関するものである。
モリカードに関するものである。
従来の技術
ＩＣメモリカードは、ＲＡＭ，ＲＯＭ等のメモリ Ｌ
Ｓ Ｉを内蔵した携帯型情報記憶装置として多方面で利
用されている。近年、その用途の拡大に伴ない記憶容量
の太きい、すなわち大容量のＩＣメモリカードが要望さ
れるようになってきた。そのため、大容量のＩＣメモリ
カードにｐいては、多数個のメモリ Ｌ Ｓ Ｉを一定
面積のプリント配線板に高密度に実装しなければならな
い。
Ｓ Ｉを内蔵した携帯型情報記憶装置として多方面で利
用されている。近年、その用途の拡大に伴ない記憶容量
の太きい、すなわち大容量のＩＣメモリカードが要望さ
れるようになってきた。そのため、大容量のＩＣメモリ
カードにｐいては、多数個のメモリ Ｌ Ｓ Ｉを一定
面積のプリント配線板に高密度に実装しなければならな
い。
ところで、メモリＬ Ｓ Ｉの高密度な実装方法として
は、メモリ Ｌ Ｓ Ｉのベアチソプの電極に、いわゆ
るフィルムキャリア方式で導体リードを接合し、前記メ
モリＬＳＩチップをプリント配線板に平面的に並べて実
装する方法が効果的とされている。
は、メモリ Ｌ Ｓ Ｉのベアチソプの電極に、いわゆ
るフィルムキャリア方式で導体リードを接合し、前記メ
モリＬＳＩチップをプリント配線板に平面的に並べて実
装する方法が効果的とされている。
以下に従来のＩＣメモリカードについて説明する。
第６図は従来のＩＣメモリカードを示す部分断３ｔ＜＞
面図である。第６図に訃いて、３１はケースで５プリン
ト配線３２を収納している。プリント配線板３２には導
体配線３３が形成されている。３４，３４′はメモリＬ
ＳＩチップで、プリンｌ・配線板３２に平面的に配置さ
れている。メモリＬＳＩチップ３４の電極３６には、フ
ィルムキャリア方式によ９、金属突起３６を介して導体
リード３７の一端部３７２Ｌが接合されている。導体リ
ード３７の他端ｉ３７ｂは、プリント配線板３２の導体
配線３３に接合されている。
ト配線３２を収納している。プリント配線板３２には導
体配線３３が形成されている。３４，３４′はメモリＬ
ＳＩチップで、プリンｌ・配線板３２に平面的に配置さ
れている。メモリＬＳＩチップ３４の電極３６には、フ
ィルムキャリア方式によ９、金属突起３６を介して導体
リード３７の一端部３７２Ｌが接合されている。導体リ
ード３７の他端ｉ３７ｂは、プリント配線板３２の導体
配線３３に接合されている。
以上のようにペアチップ３４ ．３４’をプリント配線
板３２に実装しているので、プリント配線板でのメモリ
Ｌ Ｓ Ｉの占有面積は比較的小さいものである。
板３２に実装しているので、プリント配線板でのメモリ
Ｌ Ｓ Ｉの占有面積は比較的小さいものである。
発明が解決しようとする課題
しかしながら上記従来の構成では、メモリ ＬＳＩチッ
プがプリン１・配線板に平面的に配置されているので、
メモリＬＳＩチップの数が多くなると、その占有面積も
拡大する。従って、一定面積を有するプリン１・配線板
に対し、実装できるメモリＬＳＩチップの数には自ずと
限界があった。′また、メモリＬＳＩチップの数が増え
ると、メモリＬｓＩチップの電極に接合された導体リー
ド間を電気的に接続するプリンｌ・配線板の導体配線の
距離が長くなり、従って、配線スペースが増えるので、
フリン１・配線板がコスト高になるとともに、信号の伝
達速度も遅くなるという課題を有していた。
プがプリン１・配線板に平面的に配置されているので、
メモリＬＳＩチップの数が多くなると、その占有面積も
拡大する。従って、一定面積を有するプリン１・配線板
に対し、実装できるメモリＬＳＩチップの数には自ずと
限界があった。′また、メモリＬＳＩチップの数が増え
ると、メモリＬｓＩチップの電極に接合された導体リー
ド間を電気的に接続するプリンｌ・配線板の導体配線の
距離が長くなり、従って、配線スペースが増えるので、
フリン１・配線板がコスト高になるとともに、信号の伝
達速度も遅くなるという課題を有していた。
本発明は上記従来の課題を解決するもので、メモリ Ｌ
Ｓ Ｉの実装密度を飛躍的に高め、一定の面積を有す
るプリント配線板に、多数のメモリＬＳＩチップを搭載
して大容量化を実現するとともに、配線スペースを減少
してプリント配線板のコス１一ダウンを図シ、信号伝達
の高速化をも実現できるＩＣメモリカードを提供するこ
とを目的としている。
Ｓ Ｉの実装密度を飛躍的に高め、一定の面積を有す
るプリント配線板に、多数のメモリＬＳＩチップを搭載
して大容量化を実現するとともに、配線スペースを減少
してプリント配線板のコス１一ダウンを図シ、信号伝達
の高速化をも実現できるＩＣメモリカードを提供するこ
とを目的としている。
課題を解決するための手段
この目的を達成するために本発明のＩＣメモリカードは
、導体リードの一端部をメモリＬＳＩチップの電極に接
合し、プリント配線板にメモリＬＳＩチップをその電極
配列が同一になる方ｈ″ｉＪに６ページ 複数個積層するとともに、積層した各メモリＬＳＩチッ
プの共通電極の導体リードの他端部を積層方向に重ね合
わせてプリント配線板の導体配線に接合し、非共通電極
に接合された導体リードの他端部は積層階数分に分岐さ
せ、分岐させた各導体リードは、どの階数に積層される
かによって必要となる１本のみを残し、他の分岐させた
各導体リードは電気的に非導通状態にして、プリント配
線板の各階数ごとに対応するそれぞれ異なった導体配線
に接合する構成を有している。
、導体リードの一端部をメモリＬＳＩチップの電極に接
合し、プリント配線板にメモリＬＳＩチップをその電極
配列が同一になる方ｈ″ｉＪに６ページ 複数個積層するとともに、積層した各メモリＬＳＩチッ
プの共通電極の導体リードの他端部を積層方向に重ね合
わせてプリント配線板の導体配線に接合し、非共通電極
に接合された導体リードの他端部は積層階数分に分岐さ
せ、分岐させた各導体リードは、どの階数に積層される
かによって必要となる１本のみを残し、他の分岐させた
各導体リードは電気的に非導通状態にして、プリント配
線板の各階数ごとに対応するそれぞれ異なった導体配線
に接合する構成を有している。
作用
この構成によって、メモリＬＳＩチップの占有面積が大
幅に縮小されるので、限られた面積のプリント配線板に
多数のメモリ Ｌ Ｓ Ｉチップを搭載して大容量化を
実現できるとともに、積層した各チップ間の共通電極の
導体リードどうしを直接接合しているので、配線スペー
スが減少し、プリント配線板のコストダウンと信号伝達
の高速化とが実現できる。
幅に縮小されるので、限られた面積のプリント配線板に
多数のメモリ Ｌ Ｓ Ｉチップを搭載して大容量化を
実現できるとともに、積層した各チップ間の共通電極の
導体リードどうしを直接接合しているので、配線スペー
スが減少し、プリント配線板のコストダウンと信号伝達
の高速化とが実現できる。
実施例
６・・一ノ
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例にかけるＩＣメモリカードの
一部を切欠いた斜視図であり、第２図は同じく部分断面
図であり、第３図は同じく電気回路のブロック図であり
、第４図は積層状態を示す斜視図である。第１図から第
４図にかいて、１はケースでプリント配線板２を収納し
ている。プリント配線板２は、メモリ回路部３，コン１
一ロール回路部４，外部インターフェイス回路部６から
構成されている。メモリ回路部３は、複数のメモリＬＳ
Ｉチップ６で構成され、メモリＬＳＩチッフを２層に積
層したものを多数組プリント配線板２に搭載している。
一部を切欠いた斜視図であり、第２図は同じく部分断面
図であり、第３図は同じく電気回路のブロック図であり
、第４図は積層状態を示す斜視図である。第１図から第
４図にかいて、１はケースでプリント配線板２を収納し
ている。プリント配線板２は、メモリ回路部３，コン１
一ロール回路部４，外部インターフェイス回路部６から
構成されている。メモリ回路部３は、複数のメモリＬＳ
Ｉチップ６で構成され、メモリＬＳＩチッフを２層に積
層したものを多数組プリント配線板２に搭載している。
コン！一ロール回路部４は、デコーダＩＣ７等で構成さ
れ、アドレス信号によるチップ選択，電源切換えによる
バックアップコンＩ一ロール等を行う。外部インターフ
ェイス回路部６は、接続コネクタ８等で構成され、接続
コネクタ８は、他の機器や装置に取付けられた接続部（
図示せず）に結合され、プリント配線板２に対してＹ１
−１ 電源の供給と信号の授受を行なう。９ぱメモリ回路部３
をバソクアソブする電池で、ボタン型リチウム電池等を
使用し、ケース１内に収納されている。電池９ｔｒｉ、
メモリ回路部３に対して接続コネクタ８から電源が供給
されない時に、バンクアップ電源を供給する。
れ、アドレス信号によるチップ選択，電源切換えによる
バックアップコンＩ一ロール等を行う。外部インターフ
ェイス回路部６は、接続コネクタ８等で構成され、接続
コネクタ８は、他の機器や装置に取付けられた接続部（
図示せず）に結合され、プリント配線板２に対してＹ１
−１ 電源の供給と信号の授受を行なう。９ぱメモリ回路部３
をバソクアソブする電池で、ボタン型リチウム電池等を
使用し、ケース１内に収納されている。電池９ｔｒｉ、
メモリ回路部３に対して接続コネクタ８から電源が供給
されない時に、バンクアップ電源を供給する。
次に、メモリ Ｌ Ｓ Ｉチソプ６のＭ層状態について
述べる。
述べる。
メモリＬＳＩチッフ６は他のメモリＬＳＩチップ６′の
上に、それぞれの電極配列が同一になる方向に積層され
ている。１０，１０′はメモリＬＳＩチップ６，６′の
それそれの電極で、金属突起１１．１１’ を介して導
体リード１ ２ ． １ ２’の一端部１ ２ ａ ，
１ ２’ａが接続されている。１３，１３′はメモリ
Ｌ Ｓ Ｉチップ６，６′の別の電極で、それぞれ金
属突起１ ４ ． １ ４’を介して導体リード１５．
１５’の一端部１５＆，１６’ｆｌが接合されている。
上に、それぞれの電極配列が同一になる方向に積層され
ている。１０，１０′はメモリＬＳＩチップ６，６′の
それそれの電極で、金属突起１１．１１’ を介して導
体リード１ ２ ． １ ２’の一端部１ ２ ａ ，
１ ２’ａが接続されている。１３，１３′はメモリ
Ｌ Ｓ Ｉチップ６，６′の別の電極で、それぞれ金
属突起１ ４ ． １ ４’を介して導体リード１５．
１５’の一端部１５＆，１６’ｆｌが接合されている。
そして電極１０，１０′はメモリＬＳＩチップ６，６′
の共通電極であるので、導体リード１２′の他端部１２
′ｂの上に導体リード１２の他端部１２ｂを重ねて、プ
リンＩ一配線板２の導体配線１６に接合されている。し
かし、電極１３．１３’はメモリＬＳＩチップ６．６′
の非共通電極なので、導体リード１ ６ ． １ ６’
は絶縁フィルム２０の上で２本に分岐させ、導体リード
１６の他端部１６ｂはプリント配線板２の導体配線１７
に接合され、導体リード１６の他１／ｉＡ’＋部１６０
は切断されている。導体リード１６′の他端部１６′ｂ
は切断されてかり、分岐した１６′Ｃはプリント配線板
２の導体配線１８に接合されている。
の共通電極であるので、導体リード１２′の他端部１２
′ｂの上に導体リード１２の他端部１２ｂを重ねて、プ
リンＩ一配線板２の導体配線１６に接合されている。し
かし、電極１３．１３’はメモリＬＳＩチップ６．６′
の非共通電極なので、導体リード１ ６ ． １ ６’
は絶縁フィルム２０の上で２本に分岐させ、導体リード
１６の他端部１６ｂはプリント配線板２の導体配線１７
に接合され、導体リード１６の他１／ｉＡ’＋部１６０
は切断されている。導体リード１６′の他端部１６′ｂ
は切断されてかり、分岐した１６′Ｃはプリント配線板
２の導体配線１８に接合されている。
このように非共通電極の導体リード１１５．１５’の他
端部ぱプリン１・配線板２の異なる導体配線１７．１８
に接合され、互いに接触しないようにしている。１９は
樹脂等で構成された絶縁拐であり、電極１０．１０’
，１３．１３’ を保護するとともに、メモリＬＳＩチ
ソプ６のチンプエッジと導体リードの一端部１２１Ｌが
直接接触するのを防ぎ、１た、メモリ Ｌ Ｓ Ｉチッ
ソ６の裏面と導体リードの一端部１２’２Ｌ ， １５
’ａが直接接触するのを防ぐ。
端部ぱプリン１・配線板２の異なる導体配線１７．１８
に接合され、互いに接触しないようにしている。１９は
樹脂等で構成された絶縁拐であり、電極１０．１０’
，１３．１３’ を保護するとともに、メモリＬＳＩチ
ソプ６のチンプエッジと導体リードの一端部１２１Ｌが
直接接触するのを防ぎ、１た、メモリ Ｌ Ｓ Ｉチッ
ソ６の裏面と導体リードの一端部１２’２Ｌ ， １５
’ａが直接接触するのを防ぐ。
２０は絶縁フィルムで、導体リード宙１２．１ｔｓ９
ヘージ を支持することにより、導体リード群１２．１６の機械
的強度を高め、導体リード１６の分岐をその上で行なう
。
ヘージ を支持することにより、導体リード群１２．１６の機械
的強度を高め、導体リード１６の分岐をその上で行なう
。
以上のように本実施例によれば、メモリ Ｌ Ｓ Ｉチ
ップ６を２個積層してプリント配線板２に搭載すること
によって、メモリＬＳＩチップ６の占有面積を半減する
ことができ、一定面積のプリント配線２に多数のメモリ
Ｌ Ｓ Ｉチソプ６を搭載できるので、大容量のＩＣ
メモリカードを実現できる。
ップ６を２個積層してプリント配線板２に搭載すること
によって、メモリＬＳＩチップ６の占有面積を半減する
ことができ、一定面積のプリント配線２に多数のメモリ
Ｌ Ｓ Ｉチソプ６を搭載できるので、大容量のＩＣ
メモリカードを実現できる。
さらＫ ８７ 層したメモリＬＳＩチソプ６，６′の共
通電極１０．１０′の導体リードの他端部１２ｂ，１２
′ｂを重ね合わせてプリント配線２の導体配線１６に接
合しているので、配線スペースが小さくなり、プリント
配線板２のコストダウンが図れるとともに、信号の伝達
速度の速いＩＣメモリカドを実現できる。
通電極１０．１０′の導体リードの他端部１２ｂ，１２
′ｂを重ね合わせてプリント配線２の導体配線１６に接
合しているので、配線スペースが小さくなり、プリント
配線板２のコストダウンが図れるとともに、信号の伝達
速度の速いＩＣメモリカドを実現できる。
次に本発明の他の実施例について図面を参照しながら説
明する。
明する。
第６図はメモリ Ｌ Ｓ Ｉチップを３層に積層したＩ
Ｃメモリカードの部分断面図である。第６図に１ ０・
・−ノ 耘いて、ケース１に収納されたプリン１・配線板２には
、同一種類のメモリＬＳＩチップ６が、その電極配列が
同一になる方向に３居に積ｈ９１されている。そして、
第〜の実施例のように共通電極のリードは積み重ねられ
てプリン１・配線板２の導体配線１６に接合し、非共通
電極の導体リードは３本に分岐させ、不要リードを切断
してプリン１〜配線板のそれぞれ異なる導体配線に接合
する。
Ｃメモリカードの部分断面図である。第６図に１ ０・
・−ノ 耘いて、ケース１に収納されたプリン１・配線板２には
、同一種類のメモリＬＳＩチップ６が、その電極配列が
同一になる方向に３居に積ｈ９１されている。そして、
第〜の実施例のように共通電極のリードは積み重ねられ
てプリン１・配線板２の導体配線１６に接合し、非共通
電極の導体リードは３本に分岐させ、不要リードを切断
してプリン１〜配線板のそれぞれ異なる導体配線に接合
する。
以上のようにこの例によれば容易にメモリＬｓＩチソフ
の積層段′ｌ３ｊ．を増加することができ、メモリＬＳ
Ｉチップのよシ高密度な実装が可能となり、大容量のＩ
Ｃメモリカードを実現できる。
の積層段′ｌ３ｊ．を増加することができ、メモリＬＳ
Ｉチップのよシ高密度な実装が可能となり、大容量のＩ
Ｃメモリカードを実現できる。
発明の効果
本発明は、電極に導体リードの一端部が接合されたメモ
リＬ Ｓ Ｉチップを、その電極配列が四一になる方向
に複数個積層するとともに、メモリＬＳＩチップの共通
電極の導体リードの他端部を、積層方向に重ね合わせて
プリント配線板の導体配線に接合し、非共通電極の導体
リードの他端部を積層階数分に分岐させ、分岐させた各
導体リード１ １ベーノ はどの階数に積層されるかによって必要となる１本のみ
を残し、他の分岐させた各導体リードは電気的に非導通
状態にしてプリント配線板の各階数ごとに対応するそれ
ぞれ異なった導体配線に接合することによシ、一定面積
のプリント配線板に、多数のメモリ Ｌ Ｓ Ｉチップ
を搭載できるので，大容量のＩＣメモリカードを実現で
きる。さらに、プリント配線板にかける配線スペースが
小さくなるため、プリント配線板のコストダウンを図れ
るとともに、信号の伝達速度も速くなり、高速で情報処
理することができる、優れたＩＣメモリカードを実現で
きるものである。
リＬ Ｓ Ｉチップを、その電極配列が四一になる方向
に複数個積層するとともに、メモリＬＳＩチップの共通
電極の導体リードの他端部を、積層方向に重ね合わせて
プリント配線板の導体配線に接合し、非共通電極の導体
リードの他端部を積層階数分に分岐させ、分岐させた各
導体リード１ １ベーノ はどの階数に積層されるかによって必要となる１本のみ
を残し、他の分岐させた各導体リードは電気的に非導通
状態にしてプリント配線板の各階数ごとに対応するそれ
ぞれ異なった導体配線に接合することによシ、一定面積
のプリント配線板に、多数のメモリ Ｌ Ｓ Ｉチップ
を搭載できるので，大容量のＩＣメモリカードを実現で
きる。さらに、プリント配線板にかける配線スペースが
小さくなるため、プリント配線板のコストダウンを図れ
るとともに、信号の伝達速度も速くなり、高速で情報処
理することができる、優れたＩＣメモリカードを実現で
きるものである。
第１図は本発明の一実施例におけるＩＣメモリカードの
一部を切欠いた斜視図、第２図はその部分断面図、第３
図は同じく電気回路のブロック図、第４図は同じく積層
状態を示す斜視図、第６図は本発明の他の実施例にむけ
るＩＣメモリカードの部分断面図、第６図は従来のＩＣ
メモリカードにおける部分断面図である。 ２・・・・・・プリント配線板、６．６’，６”・・・
・・・メモリＬＳＩチソプ、１０・・・・・・電極、１
２・・・・・・導体リド、１２１Ｌ・・・・・・導体リ
ードの一端部、１２ｂ導体リードの他端部、１３・・・
・・電極、１５・・・・・導体リード、１６ａ・・・・
・導体リードの一端部、１６ｂ，１６Ｃ・・・・・導体
リードの他端部、１６，１７．１８・・・・・導体配線
。
一部を切欠いた斜視図、第２図はその部分断面図、第３
図は同じく電気回路のブロック図、第４図は同じく積層
状態を示す斜視図、第６図は本発明の他の実施例にむけ
るＩＣメモリカードの部分断面図、第６図は従来のＩＣ
メモリカードにおける部分断面図である。 ２・・・・・・プリント配線板、６．６’，６”・・・
・・・メモリＬＳＩチソプ、１０・・・・・・電極、１
２・・・・・・導体リド、１２１Ｌ・・・・・・導体リ
ードの一端部、１２ｂ導体リードの他端部、１３・・・
・・電極、１５・・・・・導体リード、１６ａ・・・・
・導体リードの一端部、１６ｂ，１６Ｃ・・・・・導体
リードの他端部、１６，１７．１８・・・・・導体配線
。
Claims (1)
- プリント配線板に、メモリＬＳＩチップが複数個積層
され、前記積層された各メモリＬＳＩチップの電極には
導体リードの一端部が接合され、前記メモリＬＳＩチッ
プの共通電極に接合された前記導体リードの他端部は、
重ね合わされて前記プリント配線板の導体配線に接合さ
れ、前記メモリＬＳＩチップの非共通電極に接合された
前記導体リードの他端部は積層階数分に分岐させ、前記
分岐させた各導体リードは、どの階数に積層されるかに
よって必要となる１本のみを残し、他の分岐させた各導
体リードは電気的に非導通状態にして、前記プリント配
線板の各階数ごとに対応するそれぞれ異なった導体配線
に接合することを特徴とするＩＣメモリカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157832A JPH0323999A (ja) | 1989-06-20 | 1989-06-20 | Ｉｃメモリカード |
| PCT/JP1989/000643 WO1990000117A1 (en) | 1988-06-29 | 1989-06-28 | Ic memory card |
| EP19890907813 EP0379592A4 (en) | 1988-06-29 | 1989-06-28 | Ic memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157832A JPH0323999A (ja) | 1989-06-20 | 1989-06-20 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323999A true JPH0323999A (ja) | 1991-01-31 |
Family
ID=15658307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157832A Pending JPH0323999A (ja) | 1988-06-29 | 1989-06-20 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174592A (ja) * | 1991-12-26 | 1993-07-13 | Toshiba Corp | 不揮発性メモリー |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188382A (ja) * | 1984-10-03 | 1986-05-06 | Seiko Epson Corp | カ−ドの製造方法 |
| JPS63317394A (ja) * | 1987-06-22 | 1988-12-26 | 大日本印刷株式会社 | Ｉｃカ−ド用ｉｃモジュ−ル |
| JPS641269A (en) * | 1987-06-24 | 1989-01-05 | Hitachi Ltd | Semiconductor device |
-
1989
- 1989-06-20 JP JP1157832A patent/JPH0323999A/ja active Pending
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