JPH0481332B2 - - Google Patents
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- JPH0481332B2 JPH0481332B2 JP58011047A JP1104783A JPH0481332B2 JP H0481332 B2 JPH0481332 B2 JP H0481332B2 JP 58011047 A JP58011047 A JP 58011047A JP 1104783 A JP1104783 A JP 1104783A JP H0481332 B2 JPH0481332 B2 JP H0481332B2
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- Japan
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- substrate
- protruding electrode
- semiconductor element
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- memory
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- 239000000758 substrate Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 239000011889 copper foil Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 239000012790 adhesive layer Substances 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は記憶装置の多層実装構造に関する。特
に共通基板に組込んだ記憶装置の多層実装構造に
関する。
に共通基板に組込んだ記憶装置の多層実装構造に
関する。
(ロ) 従来技術
従来記憶装置は一枚の基板に記憶用半導体素子
を平面的に配列して実装していた。この構造では
共通のバスラインから多層配線より導電路を延在
させ、この導電路に個別の記憶用半体素子を実装
していた。
を平面的に配列して実装していた。この構造では
共通のバスラインから多層配線より導電路を延在
させ、この導電路に個別の記憶用半体素子を実装
していた。
しかしながら斯上の実装方法では平面的配置で
は実装密度が向上されず、バスライン等の引き回
し等による実装面積の減少を伴う。
は実装密度が向上されず、バスライン等の引き回
し等による実装面積の減少を伴う。
(ハ) 発明の目的
本発明は斯上した欠点に鑑みてなされ、従来の
欠点を完全に除去した記憶装置の多層実装構造を
提供するものである。
欠点を完全に除去した記憶装置の多層実装構造を
提供するものである。
(ニ) 発明の構成
本発明に依る記憶装置の多層実装構造は第１図
に示す如く、所望のパターンの導電路を有する第
１の基板１と、記憶用半導体素子３を組み込み共
通の突出電極４を設けた第２の基板１１とを具備
し、第２の基板１１を複数個重畳して第１の基板
１上に実装し、共通の突出電極４を第１の基板１
の導電路２に接続する様に構成される。
に示す如く、所望のパターンの導電路を有する第
１の基板１と、記憶用半導体素子３を組み込み共
通の突出電極４を設けた第２の基板１１とを具備
し、第２の基板１１を複数個重畳して第１の基板
１上に実装し、共通の突出電極４を第１の基板１
の導電路２に接続する様に構成される。
(ホ) 実施例
第１図および第２図を参照して本発明の一実施
例を詳述する。第１および第２の基板１，１１は
エポキシ樹脂ガラス板等で形成される。第１の基
板１の片面には銅箔をエツチングして所望のパタ
ーンに形成した導電路２が設けられている。第２
の基板１１は第１の基板１に実装されるので第１
の基板１より小さく共通の統一した形状に形成さ
れる。第２の基板１１の片面には基板より大き目
の銅箔を貼り、所望形状にエツチングして中央に
は固着パツド５を基板１１の周端には多数の突出
電極４…４を形成する。なお第２の基板１１の突
出電極４は同じ位置に形成され、且つ第１の基板
１の固着する導電路２と対応して形成される。
例を詳述する。第１および第２の基板１，１１は
エポキシ樹脂ガラス板等で形成される。第１の基
板１の片面には銅箔をエツチングして所望のパタ
ーンに形成した導電路２が設けられている。第２
の基板１１は第１の基板１に実装されるので第１
の基板１より小さく共通の統一した形状に形成さ
れる。第２の基板１１の片面には基板より大き目
の銅箔を貼り、所望形状にエツチングして中央に
は固着パツド５を基板１１の周端には多数の突出
電極４…４を形成する。なお第２の基板１１の突
出電極４は同じ位置に形成され、且つ第１の基板
１の固着する導電路２と対応して形成される。
第２図に示す如く、第２の基板１１の固着パツ
ド５には記憶用半導体素子３を固着し、突出電極
４から延在されたリード６先端にボンデイングワ
イヤーで電気的に接続される。記憶用半導体素子
３は一定の高さを有する樹脂枠体７で囲み、エポ
キシ樹脂等の封止樹脂８を注入して封止する。
ド５には記憶用半導体素子３を固着し、突出電極
４から延在されたリード６先端にボンデイングワ
イヤーで電気的に接続される。記憶用半導体素子
３は一定の高さを有する樹脂枠体７で囲み、エポ
キシ樹脂等の封止樹脂８を注入して封止する。
斯る記憶用半導体素子３を組み込んだ第２の基
板１１は第１の基板１上のバスラインから延在し
た導電路２に第２の基板１１の各突出電極４…４
を半田付けして、第２の基板１１を支持固定し且
つ電気的接続をする。更にその上に重畳して第２
の基板１１を配置しその突出電極４を重ねて第１
の基板１の導電路２に半田付けして多層実装を行
う。
板１１は第１の基板１上のバスラインから延在し
た導電路２に第２の基板１１の各突出電極４…４
を半田付けして、第２の基板１１を支持固定し且
つ電気的接続をする。更にその上に重畳して第２
の基板１１を配置しその突出電極４を重ねて第１
の基板１の導電路２に半田付けして多層実装を行
う。
第２の基板１１の反対主面には両面接着剤層９
を設け、この接着剤層９により第２の基板１１相
互を接着支持する。これにより、第２の基板１１
が振動等によりずれて突出電極４…４が破断する
事故を防止する。
を設け、この接着剤層９により第２の基板１１相
互を接着支持する。これにより、第２の基板１１
が振動等によりずれて突出電極４…４が破断する
事故を防止する。
第２の基板１１の突出電極４…４としては記憶
装置であるので電源VDD・VSS端子、チツプセレ
クト端子、アドレス端子、入出力端子、リセツト
端子があり、重ねて導電路２に半田付けしても、
チツプセレクト信号により所望の記憶装置を動作
させることができる。
装置であるので電源VDD・VSS端子、チツプセレ
クト端子、アドレス端子、入出力端子、リセツト
端子があり、重ねて導電路２に半田付けしても、
チツプセレクト信号により所望の記憶装置を動作
させることができる。
本発明の第２の実施例は第３図を参照して説明
する。上述した実施例では第２の基板１１は突出
電極４…４により支持されているので振動等によ
り突出電極４…４が破断するおそれがあつた。こ
れを改良するために第３図の如く、第２の基板１
１の反対主面に両面接着材層９を設け、この接着
材層９により第２の基板１１相互を接着支持する
のである。
する。上述した実施例では第２の基板１１は突出
電極４…４により支持されているので振動等によ
り突出電極４…４が破断するおそれがあつた。こ
れを改良するために第３図の如く、第２の基板１
１の反対主面に両面接着材層９を設け、この接着
材層９により第２の基板１１相互を接着支持する
のである。
(ヘ) 発明の効果
本発明に依れば第２の基板１１を用いることに
より容易に記憶装置の多層実装構造を実現でき
る。この結果立体配置となるので実装密度が向上
でき、記憶装置の増設が面積を増加することなく
実現できる。
より容易に記憶装置の多層実装構造を実現でき
る。この結果立体配置となるので実装密度が向上
でき、記憶装置の増設が面積を増加することなく
実現できる。
また両面接着材層９を用いると多層実装構造の
機械的強度の増加を図れ、多層の数量も増加でき
実装密度の向上に寄与できる。
機械的強度の増加を図れ、多層の数量も増加でき
実装密度の向上に寄与できる。
第１図は本発明の第１の実施例を説明する断面
図、第２図は本発明に用いる第２の基板を説明す
る上面図である。 主な図番の説明、１は第１の基板、１２は第２
の基板、３は記憶用半導体素子、４は突出電極、
９は接着材層である。
図、第２図は本発明に用いる第２の基板を説明す
る上面図である。 主な図番の説明、１は第１の基板、１２は第２
の基板、３は記憶用半導体素子、４は突出電極、
９は接着材層である。
Claims (1)
- 【特許請求の範囲】 １ 所望のパターンの導電路を有する第１の基板
と、記憶用半導体素子を組み込み該半導体素子に
電気接続された共通の突出電極を設けた第２の基
板とを具備し、 前記突出電極は銅箔をパターニングしてなり、 前記第２の基板を接着固定して前記第１の基板
に実装し、 その上に前記第２の基板を複数個互いに接着固
定すると共に重畳して前記第１の基板に実装し、 前記共通の突出電極を前記導電路に重ねて接続
することを特徴とする記憶装置の多層実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104783A JPS59136963A (ja) | 1983-01-25 | 1983-01-25 | 記憶装置の多層実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104783A JPS59136963A (ja) | 1983-01-25 | 1983-01-25 | 記憶装置の多層実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59136963A JPS59136963A (ja) | 1984-08-06 |
| JPH0481332B2 true JPH0481332B2 (ja) | 1992-12-22 |
Family
ID=11767115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104783A Granted JPS59136963A (ja) | 1983-01-25 | 1983-01-25 | 記憶装置の多層実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136963A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138438A (en) * | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
| US5028986A (en) * | 1987-12-28 | 1991-07-02 | Hitachi, Ltd. | Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices |
| US5198888A (en) * | 1987-12-28 | 1993-03-30 | Hitachi, Ltd. | Semiconductor stacked device |
| US4996583A (en) * | 1989-02-15 | 1991-02-26 | Matsushita Electric Industrial Co., Ltd. | Stack type semiconductor package |
| US5191404A (en) * | 1989-12-20 | 1993-03-02 | Digital Equipment Corporation | High density memory array packaging |
| US5633530A (en) * | 1995-10-24 | 1997-05-27 | United Microelectronics Corporation | Multichip module having a multi-level configuration |
| JP2002360132A (ja) * | 2001-06-07 | 2002-12-17 | Shimano Inc | 釣 竿 |
| TW523894B (en) * | 2001-12-24 | 2003-03-11 | Siliconware Precision Industries Co Ltd | Semiconductor device and its manufacturing method |
| US7064426B2 (en) * | 2002-09-17 | 2006-06-20 | Chippac, Inc. | Semiconductor multi-package module having wire bond interconnect between stacked packages |
| US20040061213A1 (en) | 2002-09-17 | 2004-04-01 | Chippac, Inc. | Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929974A (ja) * | 1972-07-19 | 1974-03-16 | ||
| JPS5141864A (ja) * | 1974-10-08 | 1976-04-08 | Hitachi Ltd | Denshikairosochi |
| JPS55165661A (en) * | 1979-06-12 | 1980-12-24 | Fujitsu Ltd | Semiconductor device |
| JPS5688341A (en) * | 1979-12-21 | 1981-07-17 | Hitachi Ltd | Laminated semiconductor device |
-
1983
- 1983-01-25 JP JP1104783A patent/JPS59136963A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59136963A (ja) | 1984-08-06 |
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