JP2737322B2 - メモリモジュール - Google Patents
メモリモジュールInfo
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- JP2737322B2 JP2737322B2 JP1303963A JP30396389A JP2737322B2 JP 2737322 B2 JP2737322 B2 JP 2737322B2 JP 1303963 A JP1303963 A JP 1303963A JP 30396389 A JP30396389 A JP 30396389A JP 2737322 B2 JP2737322 B2 JP 2737322B2
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- JP
- Japan
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- memory
- memory chip
- insulating substrate
- memory module
- unit cell
- Prior art date
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリチップの高密度な実装に供されるメ
モリモジュールに関する。
モリモジュールに関する。
［発明の概要］ 本発明は、複数のメモリチップを実装させるメモリモ
ジュールであって、 絶縁基板の一側表面に凹部を形成し、該凹部内にメモ
リチップを収納、配設すると共に、前記絶縁基板の表面
の周縁部に拡張用接続端子を複数設け、該端子と前記メ
モリチップの電極とを夫々接続してなることにより、 メモリの実装密度を飛躍的に向上させるようにしたも
のである。
ジュールであって、 絶縁基板の一側表面に凹部を形成し、該凹部内にメモ
リチップを収納、配設すると共に、前記絶縁基板の表面
の周縁部に拡張用接続端子を複数設け、該端子と前記メ
モリチップの電極とを夫々接続してなることにより、 メモリの実装密度を飛躍的に向上させるようにしたも
のである。
［従来の技術］ 近年、メモリの実装には、メモリの大容量化ととも
に、高密度化が要求されている。
に、高密度化が要求されている。
従来、メモリの高密度実装を行なう場合、第６図及び
第７図に示すようなメモリチップのパッケージを用いた
例が知られている。
第７図に示すようなメモリチップのパッケージを用いた
例が知られている。
第６図に示す従来例は、プリント基板１上に、DIP（D
ual In−Line Package）タイプのメモリパッケージ２を
多数配設したものである。
ual In−Line Package）タイプのメモリパッケージ２を
多数配設したものである。
まず、第７図に示す従来例は、プリント基板１上に、
ZIP（Zigzag In−Line Package）タイプのメモリパッケ
ージ２を多数立設させて実装したものである。
ZIP（Zigzag In−Line Package）タイプのメモリパッケ
ージ２を多数立設させて実装したものである。
［発明が解決しようとする課題］ しかしながら、これら従来例にあっては、メモリチッ
プを内蔵するパッケージの大きさの制約により、ある程
度以上の高密度化は不可能であった。
プを内蔵するパッケージの大きさの制約により、ある程
度以上の高密度化は不可能であった。
また、パッケージ品を使う以上、メモリチップの総面
積が実装基板の面積を超えるような高密度化は実現不可
能であった。
積が実装基板の面積を超えるような高密度化は実現不可
能であった。
本発明は、このような従来の問題点に着目して創案さ
れたものであってメモリの実装密度を飛躍的に高めるこ
とを可能にすると共にアクセスタイムを短縮するメモリ
モジュールを得んとするものである。
れたものであってメモリの実装密度を飛躍的に高めるこ
とを可能にすると共にアクセスタイムを短縮するメモリ
モジュールを得んとするものである。
［課題を解決するための手段］ そこで、本発明は、絶縁基板の一側表面に凹部を形成
し、該凹部内にメモリチップを収納、配設すると共に、
前記絶縁基板の表面の周縁部に拡張用接続端子を複数設
け、該端子と前記メモリチップの電極とを夫々接続して
なることを、その解決手段としている。
し、該凹部内にメモリチップを収納、配設すると共に、
前記絶縁基板の表面の周縁部に拡張用接続端子を複数設
け、該端子と前記メモリチップの電極とを夫々接続して
なることを、その解決手段としている。
［作用］ 絶縁基板に形成した凹部内にメモリチップを配設する
ことにより、複数の絶縁基板の積み重ねが可能となり、
実装密度を高めることが可能となる。この場合、絶縁基
板の表面周縁部に設けた拡張用接続端子は、積み重ねら
れた隣接する絶縁基板の拡張用接続端子と接続可能とな
り、電気的に導通可能となる。
ことにより、複数の絶縁基板の積み重ねが可能となり、
実装密度を高めることが可能となる。この場合、絶縁基
板の表面周縁部に設けた拡張用接続端子は、積み重ねら
れた隣接する絶縁基板の拡張用接続端子と接続可能とな
り、電気的に導通可能となる。
［実施例］ 以下、本発明に係るメモリモジュールの詳細を図面に
示す各実施例に基づいて説明する。
示す各実施例に基づいて説明する。
（第１実施例） 第１図及び第２図は、本実施例に係るメモリモジュー
ルとしての単位セルを示している。
ルとしての単位セルを示している。
図中11は単位セルであって、この単位セル11は、略正
方形状の絶縁基板12の一側表面に形成した凹部13に２つ
のメモリチップ14を配設して大略構成されている。
方形状の絶縁基板12の一側表面に形成した凹部13に２つ
のメモリチップ14を配設して大略構成されている。
なお、上記絶縁基板12は、下層基板12Aと上層基板12B
から成り、下層基板12Aの表面には、メモリチップ14よ
り稍々大きい長方形の収納凹部12aが突提12bを隔てて２
つ形成されている。そして、下層基板12Aの収納凹部12
a,12aの周縁には、当該収納凹部12aに配設されるメモリ
チップ14の取り出し電極14aと対向する位置に、夫々独
立して下層基板12A周縁部に導かれる配線15〜15が形成
されている。
から成り、下層基板12Aの表面には、メモリチップ14よ
り稍々大きい長方形の収納凹部12aが突提12bを隔てて２
つ形成されている。そして、下層基板12Aの収納凹部12
a,12aの周縁には、当該収納凹部12aに配設されるメモリ
チップ14の取り出し電極14aと対向する位置に、夫々独
立して下層基板12A周縁部に導かれる配線15〜15が形成
されている。
また、上層基板12Bは、上記収納凹部12aの周縁の配線
15〜15の一端部が露出するような額縁形状をしており、
配線15〜15が形成された下層基板12Aの上に接着されて
いる。
15〜15の一端部が露出するような額縁形状をしており、
配線15〜15が形成された下層基板12Aの上に接着されて
いる。
そして、前記収納凹部12aには、メモリチップ14が配
設され、取り出し電極14aとこれに対応する配線15とに
亘ってボンディングワイヤ16が接続されている。
設され、取り出し電極14aとこれに対応する配線15とに
亘ってボンディングワイヤ16が接続されている。
なお、絶縁基板12の凹部13には、図示しないが樹脂等
により封止が行なわれている。
により封止が行なわれている。
さらに、絶縁基板12の周側部には、夫々の配線15の他
端部が露出する断面半円形の凹溝12Cか上下方向に沿っ
て形成されており、この凹溝12Cには、拡張用接続端子1
7を、内側面及び絶縁基板12の上下面に亘って形成して
いる。
端部が露出する断面半円形の凹溝12Cか上下方向に沿っ
て形成されており、この凹溝12Cには、拡張用接続端子1
7を、内側面及び絶縁基板12の上下面に亘って形成して
いる。
斯る構成としたことにより、拡張用接続端子17は、メ
モリチップ14の取り出し電極14aと個々に導通可能とな
っており、第３図に示すように、単位セル11を複数積み
上げた状態で、上下に隣接する相対応する拡張用接続端
子17どうしが当接するようになっている。なお、積み上
げる単位セル11の枚数は、必要とするメモリ容量に応じ
て適宜選択されるものであり、当接する拡張用接続端子
17どうしは半田付けを施せばよい。
モリチップ14の取り出し電極14aと個々に導通可能とな
っており、第３図に示すように、単位セル11を複数積み
上げた状態で、上下に隣接する相対応する拡張用接続端
子17どうしが当接するようになっている。なお、積み上
げる単位セル11の枚数は、必要とするメモリ容量に応じ
て適宜選択されるものであり、当接する拡張用接続端子
17どうしは半田付けを施せばよい。
また、単位セルの集合体は、夫々拡張用接続端子17〜
17を、例えばデータ線，アドレス線，電源線，制御線等
として用いることが可能となる。
17を、例えばデータ線，アドレス線，電源線，制御線等
として用いることが可能となる。
さらに、拡張用接続端子17は、メモリチップ14の取り
出し電極14aに近い位置に形成されるため、メモリのア
クセスタイムを短縮する。
出し電極14aに近い位置に形成されるため、メモリのア
クセスタイムを短縮する。
（第２実施例） 第４図は、本実施例の要部断面図を示している。
本実施例は、絶縁基板12の４つの周側面を平面で構成
し、各配線15の露出する位置に、コ字状の金属板を該絶
縁基板12を挟むように設けて拡張用接続端子17としたも
のであり、他の構成は第１実施例と同様である。
し、各配線15の露出する位置に、コ字状の金属板を該絶
縁基板12を挟むように設けて拡張用接続端子17としたも
のであり、他の構成は第１実施例と同様である。
また、本実施例における単位セル11の積み上げ構造
は、第１実施例と同様である。
は、第１実施例と同様である。
以上、第1,第２実施例について説明したが、本発明に
係るメモリモジュールにあっては、その構成の要旨に付
随して各種の設計変更が可能である。
係るメモリモジュールにあっては、その構成の要旨に付
随して各種の設計変更が可能である。
例えば、上記両実施例においては、単位セル11に２つ
のメモリチップ14を配設したが、単数であっても複数で
あってもよい。
のメモリチップ14を配設したが、単数であっても複数で
あってもよい。
また、上記両実施例においては、単位セル11を積み上
げて高密度化する場合、拡張用接続端子17どうしを半田
付けするようにしたものであるが、第５図に示すような
ソケット18に複数の単位セル11を密嵌して収納させても
勿論よい。なお、ソケット18は、同図に示すように、直
方体形状の絶縁材で成る本体18Aの一側面に、単位セル1
1を内嵌する収納凹部18Bが形成され、この収納凹部18B
の内壁には単位セル11の嵌合方向に沿って、しかも単位
セル11の拡張用接続端子17に対向する位置に接触配線19
を該内壁面よりやや突出させて敷設している。そして、
これら接触配線19〜19は、本体18Aの他側面に突設され
たリードピン20〜20に夫々接続された構成となってい
る。
げて高密度化する場合、拡張用接続端子17どうしを半田
付けするようにしたものであるが、第５図に示すような
ソケット18に複数の単位セル11を密嵌して収納させても
勿論よい。なお、ソケット18は、同図に示すように、直
方体形状の絶縁材で成る本体18Aの一側面に、単位セル1
1を内嵌する収納凹部18Bが形成され、この収納凹部18B
の内壁には単位セル11の嵌合方向に沿って、しかも単位
セル11の拡張用接続端子17に対向する位置に接触配線19
を該内壁面よりやや突出させて敷設している。そして、
これら接触配線19〜19は、本体18Aの他側面に突設され
たリードピン20〜20に夫々接続された構成となってい
る。
［発明の効果］ 以上の説明から明らかなように、本発明に係るメモリ
モジュールによれば、厚さの薄い単位セルの積み重ねに
より、メモリの実装密度を飛躍的に向上させる効果があ
る。
モジュールによれば、厚さの薄い単位セルの積み重ねに
より、メモリの実装密度を飛躍的に向上させる効果があ
る。
また、要望に応じてメモリ容量を需要者が拡張させる
ことが可能となる効果がある。
ことが可能となる効果がある。
さらに、複数の単位セルを集積した場合、実質的にデ
ータ線，アドレス線等が短くなるため、アクセスタイム
の短縮する効果がある。
ータ線，アドレス線等が短くなるため、アクセスタイム
の短縮する効果がある。
さらにまた、単位セル自体薄い板状であるため、カー
ド製品の応用も可能にする効果がある。
ド製品の応用も可能にする効果がある。
第１図は本発明に係るメモリモジュールの第11実施例を
示す斜視図、第２図は同断面図、第３図は同斜視図、第
４図は第２実施例の要部断面図、第５図は単位セルを装
着するソケットを示す斜視図、第６図及び第７図は従来
例を示す斜視図である。 11……単位セル、12……絶縁基板、13……凹部、14……
メモリチップ、15……配線、16……ボンディングワイ
ヤ、17……拡張用接続端子。
示す斜視図、第２図は同断面図、第３図は同斜視図、第
４図は第２実施例の要部断面図、第５図は単位セルを装
着するソケットを示す斜視図、第６図及び第７図は従来
例を示す斜視図である。 11……単位セル、12……絶縁基板、13……凹部、14……
メモリチップ、15……配線、16……ボンディングワイ
ヤ、17……拡張用接続端子。
Claims (1)
- 【請求項１】絶縁基板の一側表面に凹部を形成し、該凹
部内にメモリチップを収納、配設すると共に、前記絶縁
基板の表面の周縁部に拡張用接続端子を複数設け、該端
子と前記メモリチップの電極とを夫々接続してなること
を特徴とするメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303963A JP2737322B2 (ja) | 1989-11-22 | 1989-11-22 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303963A JP2737322B2 (ja) | 1989-11-22 | 1989-11-22 | メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03163861A JPH03163861A (ja) | 1991-07-15 |
| JP2737322B2 true JP2737322B2 (ja) | 1998-04-08 |
Family
ID=17927383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1303963A Expired - Fee Related JP2737322B2 (ja) | 1989-11-22 | 1989-11-22 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737322B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492203B1 (en) | 1997-04-30 | 2002-12-10 | Hitachi Chemical Company, Ltd. | Semiconductor device and method of fabrication thereof |
| KR100553281B1 (ko) * | 1997-04-30 | 2006-02-22 | 히다치 가세고교 가부시끼가이샤 | 반도체 장치 및 반도체 소자 탑재용 기판 및 이들의 제조 방법 |
| US6617193B1 (en) | 1997-04-30 | 2003-09-09 | Hitachi Chemical Company, Ltd. | Semiconductor device, semiconductor device substrate, and methods of fabricating the same |
| JPH11289023A (ja) * | 1998-04-02 | 1999-10-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| TW492114B (en) | 2000-06-19 | 2002-06-21 | Advantest Corp | Method and apparatus for edge connection between elements of an integrated circuit |
| US6343940B1 (en) | 2000-06-19 | 2002-02-05 | Advantest Corp | Contact structure and assembly mechanism thereof |
-
1989
- 1989-11-22 JP JP1303963A patent/JP2737322B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03163861A (ja) | 1991-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |