JPH11289023A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11289023A
JPH11289023A JP9013798A JP9013798A JPH11289023A JP H11289023 A JPH11289023 A JP H11289023A JP 9013798 A JP9013798 A JP 9013798A JP 9013798 A JP9013798 A JP 9013798A JP H11289023 A JPH11289023 A JP H11289023A
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semiconductor device
concave portion
semiconductor
silicon substrate
substrate
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Akio Nakamura
彰男 中村
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Original Assignee
Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 半導体装置の回路部分の腐食劣化が発生しに
くく、かつ熱による動作の遅延を抑えることができる半
導体装置及びその製造方法を得る。 【解決手段】 （Ａ）、（Ｂ）に示すように、まず、シ
リコンウェハを用いて製作したシリコン基板１２の略中
央部に凹部１８を形成した後、凹部１８を形成した側の
面の外周部近傍から凹部１８の内部にかけて配線パター
ン２０を形成し、半導体ペレット２２を凹部１８の略中
央に積載する。次に、電極２４と配線パターン２０とを
金属ワイヤ２６によって接続した後、凹部１８内に樹脂
２８を充填し、配線パターン２０のシリコン基板１２の
外周部側の端部近傍にバンプ端子１６を形成する。
（Ｃ）は、以上の工程で製造された半導体装置１０Ａを
外部基板１４上に実装した状態を示す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、表面実装型の半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】一般に、従来の半導体装置１０は、図１
１（Ａ）の平面図及び図１１（Ｂ）の断面図に示すよう
に、矩形状のガラスエポキシを積層して製作したプリン
ト配線板１１の上面に半導体ペレット２２が積載されて
おり、プリント配線板１１上に形成された配線パターン
２０と半導体ペレット２２上に備えられた電極２４とが
金属ワイヤ２６によって電気的に接続されている。
【０００３】また、半導体ペレット２２、金属ワイヤ２
６、及び配線パターン２０の保護のために、これらの部
材が樹脂２８により封止成型されており、さらにプリン
ト配線板１１の底面には、半田等のバンプ端子１６が形
成されている。
【０００４】以上の構成の半導体装置１０を外部基板１
４に実装する際には、図１１（Ｃ）の断面図に示すよう
に、バンプ端子１６を加熱することによりバンプ端子１
６と外部基板１４に設けられた電極５０とを接続する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、半導体ペレットとプリント配線板
との熱膨張係数の差、及び半導体ペレットと樹脂との密
着性の不足により、外部基板への実装時に加えられる熱
によるストレスによって界面剥離が発生する可能性が高
く、界面剥離が発生した場合、半導体装置の回路部分の
腐食劣化を早める、という問題点があった。
【０００６】また、半導体装置を外部基板に実装した状
態で半導体装置を作動させた際の放熱ルートは、金属ワ
イヤ及び半導体ペレットを介して熱伝導性が低いガラス
エポキシ製のプリント配線板を通過した後にバンプ端子
を介して外部基板に到達するので、放熱効率が悪く、熱
による半導体装置の動作遅延が発生しやすい、という問
題点があった。
【０００７】本発明は上記問題点を解消するために成さ
れたものであり、半導体装置の回路部分の腐食劣化が発
生しにくく、かつ熱による動作の遅延を抑えることがで
きる半導体装置及びその製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の半導体装置は、片面に凹部が形成さ
れたシリコン基板と、前記シリコン基板の前記凹部が形
成された面の外周部近傍から前記凹部の内部にかけて形
成された配線パターンと、前記シリコン基板の前記凹部
内に位置するように配置されると共に、電極が前記配線
パターンの前記凹部内の部位に接続部材により電気的に
接続された半導体ペレットと、前記半導体ペレット、前
記配線パターンの前記接続部材による接続部、及び前記
接続部材を封止成型する樹脂と、を備えている。
【０００９】また、請求項７記載の半導体装置の製造方
法は、片面に凹部が形成されたシリコン基板を製作する
工程と、前記シリコン基板の前記凹部が形成された面の
外周部近傍から前記凹部の内部にかけて配線パターンを
形成する工程と、電極が備えられた半導体ペレットを前
記シリコン基板の前記凹部内に位置するように配置する
と共に、前記電極を前記配線パターンの前記凹部内の部
位に接続部材により電気的に接続する工程と、前記半導
体ペレット、前記配線パターンの前記接続部材による接
続部、及び前記接続部材を樹脂により封止成型する工程
と、を備えている。
【００１０】請求項１に記載の半導体装置及び請求項７
に記載の半導体装置の製造方法によれば、片面に凹部が
形成されたシリコン基板が製作され、シリコン基板の凹
部が形成された面の外周部近傍から凹部の内部にかけて
配線パターンが形成される。なお、シリコン基板の凹部
は、化学処理、レーザ加工等の何れかの手段によって形
成することができる。また、配線パターンはアルミニウ
ム等の導体金属によりエッチング等の手段により形成す
ることができる。
【００１１】その後、電極が備えられた半導体ペレット
がシリコン基板の凹部内に位置するように配置されると
共に、半導体ペレットの電極がシリコン基板上の配線パ
ターンの凹部内の部位に接続部材により電気的に接続さ
れた後、半導体ペレット、配線パターンの接続部材によ
る接続部、及び接続部材が樹脂により封止成型される。
【００１２】このように、請求項１に記載の半導体装置
及び請求項７に記載の半導体装置の製造方法によれば、
半導体装置の基板を構成する材料としてシリコン系の材
料を使用すると共に、基板に凹部を形成して該凹部内に
半導体ペレットを積載したので、外部基板への実装時に
おける加熱のストレスによる樹脂とシリコン基板との間
の界面剥離の発生を防止することができ、半導体装置の
回路部分の腐食劣化を防止することができると共に、半
導体ペレットの作動中に発生する熱の放熱経路の途中に
位置する半導体装置の基板の材料として熱伝導性が高い
シリコン系の材料を使用したので、半導体装置の作動熱
による動作の遅延を抑制することができる。
【００１３】また、請求項２記載の半導体装置のよう
に、請求項１記載の半導体装置における前記接続部材は
金属ワイヤ及び金属バンプの何れか一方とすることがで
きる。
【００１４】特に接続部材を金属バンプとした場合は、
複数の電極と配線パターンとを一括して接続することが
できるので、接続部材を金属ワイヤとした場合に比較し
て半導体装置を短時間に製造することができる。
【００１５】また、請求項３記載の半導体装置は、請求
項１又は請求項２記載の半導体装置における前記凹部が
少なくとも２段階に深さが変化するように階段形状に形
成されたものである。
【００１６】このように、請求項３に記載の半導体装置
によれば、請求項１又は請求項２記載の半導体装置にお
ける凹部を少なくとも２段階に深さが変化するように階
段形状に形成しているので、凹部の１段目の深さを小さ
くすることができ、配線パターンを凹部の１段目まで形
成する場合の配線パターンの形成を容易化することがで
きると共に、半導体ペレットの電極と配線パターンとを
金属ワイヤで接続する場合、接続する配線パターンと電
極との高さを略等しくすることができ、金属ワイヤによ
る配線の半導体ペレットのエッジによるショートを防止
することができる。
【００１７】また、請求項４記載の半導体装置は、請求
項１乃至請求項３の何れか１項記載の半導体装置におい
て、前記半導体ペレットが複数個配置されているもので
ある。
【００１８】このように、請求項４に記載の半導体装置
によれば、請求項１乃至請求項３の何れか１項記載の半
導体装置において、１つの半導体装置に複数個の半導体
ペレットを配置しているので、複数の機能の異なる半導
体ペレットを１つの半導体装置に収めることができ、半
導体ペレットの置き換えによって半導体装置の機能の変
更が可能であると共に、複数個の半導体ペレットの間の
配線の長さを、半導体ペレットを別個の半導体装置に搭
載する場合に比較して短くすることができるので、配線
による動作の遅延を減少することができる。
【００１９】また、請求項５記載の半導体装置は、請求
項１乃至請求項４の何れか１項記載の半導体装置におい
て、前記シリコン基板の前記凹部が形成された面と逆の
面に１本以上の溝を設けたものである。
【００２０】このように、請求項５に記載の半導体装置
によれば、請求項１乃至請求項４の何れか１項記載の半
導体装置におけるシリコン基板の凹部が形成された面と
逆の面に１本以上の溝を設けているので、シリコン基板
の凹部が形成された面と逆の面の表面積が大きくなり、
半導体装置を作動させた際に半導体ペレットから発生す
る熱の外部への放熱効果を向上することができる。
【００２１】また、請求項６記載の半導体装置は、請求
項１乃至請求項５の何れか１項記載の半導体装置におい
て、前記シリコン基板の前記凹部が形成された面と逆の
面に金属膜を形成したものである。
【００２２】このように、請求項６に記載の半導体装置
によれば、請求項１乃至請求項５の何れか１項記載の半
導体装置におけるシリコン基板の凹部が形成された面と
逆の面に金属膜を形成しているので、この金属膜を熱伝
導性の高い金属とすることによって半導体装置を作動さ
せた際に半導体ペレットから発生する熱の外部への放熱
効果を向上することができる。
【００２３】
【発明の実施の形態】以下、図面を参照して、本発明に
係る半導体装置及びその製造方法の実施の形態について
詳細に説明する。
【００２４】〔第１実施形態〕まず、図１（Ａ）の断面
図及び図１（Ｂ）の底面図を参照して、本第１実施形態
に係る半導体装置１０Ａの製造工程について説明する。
なお、図１（Ａ）は図１（Ｂ）のＡ−Ａ’線における半
導体装置１０Ａの断面図である。
【００２５】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって凹部１８を形成した後、シリコン基板
１２の凹部１８を形成した面の外周部近傍から凹部１８
の内部にかけてアルミニウム等の導体金属により外部基
板への接続のための配線パターン２０をエッチング等の
手段によって形成する。なお、この際の凹部１８の底面
は、後述する半導体ペレット２２を積載可能な寸法とさ
れている。
【００２６】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４が設けられてい
る面の反対側の面を接着等の手段によって固着すること
によりシリコン基板１２の凹部１８の略中央に積載す
る。
【００２７】次に、電極２４と、配線パターン２０の凹
部１８中央側の端部近傍と、を金属ワイヤ２６によって
電気的に接続する。
【００２８】次に、半導体ペレット２２、金属ワイヤ２
６、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【００２９】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【００３０】以上の工程によって製造された半導体装置
１０Ａを外部基板１４上に実装する際には、図１（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【００３１】ここで、半導体装置１０Ａにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ａを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図１（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図１（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。
【００３２】このように、本第１実施形態に係る半導体
装置１０Ａでは、半導体装置１０Ａの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に半導体ペレット２２を
積載したので、外部基板１４への実装時における加熱の
ストレスによる樹脂２８とシリコン基板１２との間の界
面剥離の発生を防止することができ、半導体装置１０Ａ
の回路部分の腐食劣化を防止することができる。
【００３３】また、本第１実施形態に係る半導体装置１
０Ａでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ａの作動熱による動作の遅延を低減するこ
とができる。
【００３４】〔第２実施形態〕まず、図２（Ａ）の断面
図及び図２（Ｂ）の底面図を参照して、本第２実施形態
に係る半導体装置１０Ｂの製造工程について説明する。
なお、図２（Ａ）は図２（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｂの断面図である。
【００３５】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって凹部１８を形成した後、シリコン基板
１２の凹部１８を形成した面の外周部近傍から凹部１８
の内部にかけてアルミニウム等の導体金属により外部基
板への接続のための配線パターン２０をエッチング等の
手段によって形成する。なお、この際の凹部１８の底面
は、後述する半導体ペレット２２を積載可能な寸法とさ
れている。
【００３６】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４と配線パターン
２０の凹部１８中央側の端部近傍とをバンプ端子３０に
よって電気的に接続することによりシリコン基板１２の
凹部１８の略中央に積載する。
【００３７】次に、半導体ペレット２２、バンプ端子３
０、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【００３８】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【００３９】以上の工程によって製造された半導体装置
１０Ｂを外部基板１４上に実装する際には、図２（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【００４０】ここで、半導体装置１０Ｂにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｂを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図２（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図２（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。
【００４１】このように、本第２実施形態に係る半導体
装置１０Ｂでは、半導体装置１０Ｂの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に半導体ペレット２２を
積載したので、外部基板１４への実装時における加熱の
ストレスによる樹脂２８とシリコン基板１２との間の界
面剥離の発生を防止することができ、半導体装置１０Ｂ
の回路部分の腐食劣化を防止することができる。
【００４２】また、本第２実施形態に係る半導体装置１
０Ｂでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ｂの作動熱による動作の遅延を低減するこ
とができる。
【００４３】さらに、本第２実施形態に係る半導体装置
１０Ｂでは、バンプ端子３０を使用して半導体ペレット
２２の電極２４と配線パターン２０とを接続しているの
で、金属ワイヤを使用して接続する場合に比較して、半
導体装置を短時間で製造することができる。
【００４４】〔第３実施形態〕まず、図３（Ａ）の断面
図及び図３（Ｂ）の底面図を参照して、本第３実施形態
に係る半導体装置１０Ｃの製造工程について説明する。
なお、図３（Ａ）は図３（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｃの断面図である。
【００４５】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって２段の段差を持った階段形状の凹部１
８を形成した後、シリコン基板１２の凹部１８を形成し
た面の外周部近傍から凹部１８の内部における段差の１
段目にかけてアルミニウム等の導体金属により外部基板
への接続のための配線パターン２０をエッチング等の手
段によって形成する。なお、この際の凹部１８の底面
（２段目の面）は、後述する半導体ペレット２２を積載
可能な寸法とされている。また、本第３実施形態では、
半導体ペレット２２の厚さが２００μｍ〜３００μｍ程
度であり、凹部１８の１段目までの深さが３０μｍ〜１
００μｍ程度、２段目までの深さが２５０μｍ〜５００
μｍ程度であるものとする。
【００４６】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４が設けられてい
る面の反対側の面を接着等の手段によって固着すること
によりシリコン基板１２の凹部１８の略中央に積載す
る。
【００４７】次に、電極２４と、配線パターン２０の凹
部１８中央側の端部近傍と、を金属ワイヤ２６によって
電気的に接続する。
【００４８】次に、半導体ペレット２２、金属ワイヤ２
６、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【００４９】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【００５０】以上の工程によって製造された半導体装置
１０Ｃを外部基板１４上に実装する際には、図３（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【００５１】ここで、半導体装置１０Ｃにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｃを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図３（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図３（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。
【００５２】このように、本第３実施形態に係る半導体
装置１０Ｃでは、半導体装置１０Ｃの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に半導体ペレット２２を
積載したので、外部基板１４への実装時における加熱の
ストレスによる樹脂２８とシリコン基板１２との間の界
面剥離の発生を防止することができ、半導体装置１０Ｃ
の回路部分の腐食劣化を防止することができる。
【００５３】また、本第３実施形態に係る半導体装置１
０Ｃでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ｃの作動熱による動作の遅延を低減するこ
とができる。
【００５４】さらに、本第３実施形態に係る半導体装置
１０Ｃでは、シリコン基板１２に階段形状の凹部１８を
設け、凹部１８の１段目における配線パターン２０と半
導体ペレット２２の電極２４とを金属ワイヤ２６によっ
て接続しているので、凹部１８の１段目の深さを小さく
することができ、配線パターン２０の形成を容易化する
ことができると共に、金属ワイヤ２６で接続する配線パ
ターン２０と電極２４との高さを略等しくすることがで
き、金属ワイヤ２６による配線の半導体ペレット２２の
エッジ部によるショートを防止することができる。
【００５５】なお、本第３実施形態では、凹部１８を２
段階に深さが異なる階段形状とする場合について説明し
たが、本発明はこれに限定されるものではなく、３段階
以上の階段形状とする形態としてもよい。
【００５６】〔第４実施形態〕まず、図４（Ａ）の断面
図及び図４（Ｂ）の底面図を参照して、本第４実施形態
に係る半導体装置１０Ｄの製造工程について説明する。
なお、図４（Ａ）は図４（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｄの断面図である。
【００５７】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって凹部１８を形成した後、シリコン基板
１２の凹部１８を形成した面の外周部近傍から凹部１８
の内部にかけてアルミニウム等の導体金属により外部基
板への接続のための配線パターン２０をエッチング等の
手段によって形成する。これと同時に、凹部１８の底面
の中央部近傍にも所定寸法の配線パターン２０を形成す
る。なお、この際の凹部１８の底面は、後述する半導体
ペレット２２を少なくとも２つ以上積載可能な寸法とさ
れている。
【００５８】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた２つの半導体ペレット２２を、電極２４が設けら
れている面の反対側の面を接着等の手段によって固着す
ることによりシリコン基板１２の凹部１８に積載する。
なお、この際、各半導体ペレット２２は、凹部１８の底
面の中央部近傍に形成した配線パターン２０を隔てて各
々積載する。
【００５９】次に、電極２４と、外部基板への接続用の
配線パターン２０の凹部１８中央側の端部近傍と、を金
属ワイヤ２６によって電気的に接続すると共に、電極２
４と、凹部１８の底面の中央部近傍に形成した配線パタ
ーン２０と、を金属ワイヤ２６によって電気的に接続す
る。
【００６０】次に、半導体ペレット２２、金属ワイヤ２
６、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【００６１】最後に、外部基板への接続用の配線パター
ン２０におけるシリコン基板１２の外周部側の端部近傍
に半田等のバンプ端子１６を形成する。
【００６２】以上の工程によって製造された半導体装置
１０Ｄを外部基板１４上に実装する際には、図４（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【００６３】ここで、半導体装置１０Ｄにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｄを外部基板１４に実装した状態で作動させた際
に複数の半導体ペレット２２から発生する熱は、図４
（Ｃ）矢印Ｍ方向に移動して熱伝導性の高いシリコン基
板１２を通過した後に図４（Ｃ）矢印Ｎ方向に移動して
外部基板１４に対して放熱する。
【００６４】このように、本第４実施形態に係る半導体
装置１０Ｄでは、半導体装置１０Ｄの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に複数の半導体ペレット
２２を積載したので、外部基板１４への実装時における
加熱のストレスによる樹脂２８とシリコン基板１２との
間の界面剥離の発生を防止することができ、半導体装置
１０Ｄの回路部分の腐食劣化を防止することができる。
【００６５】また、本第４実施形態に係る半導体装置１
０Ｄでは、複数の半導体ペレット２２の作動中に発生す
る熱の放熱経路の途中に位置するシリコン基板１２の材
料として熱伝導性が高いシリコン系の材料を使用したの
で、半導体装置１０Ｄの作動熱による動作の遅延を低減
することができる。
【００６６】さらに、本第４実施形態に係る半導体装置
１０Ｄでは、複数の機能の異なる半導体ペレット２２を
１つの半導体装置１０Ｄに収めることができるので、半
導体ペレット２２の置き換えによって半導体装置１０Ｄ
の機能の変更が可能であると共に、複数の半導体ペレッ
ト２２の間の配線の長さを、半導体ペレット２２を別個
の半導体装置に搭載する場合に比較して短くすることが
できるので、配線による動作の遅延を減少することがで
きる。
【００６７】なお、本第４実施形態では、半導体装置に
２つの半導体ペレットを搭載する場合について説明した
が、本発明はこれに限定されるものではなく、３つ以上
の半導体ペレットを搭載する形態としてもよいことは言
うまでもない。
【００６８】〔第５実施形態〕まず、図５（Ａ）の断面
図及び図５（Ｂ）の底面図を参照して、本第５実施形態
に係る半導体装置１０Ｅの製造工程について説明する。
なお、図５（Ａ）は図５（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｅの断面図である。
【００６９】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって２段の段差を持った階段形状の凹部１
８を形成すると共にシリコン基板１２の凹部１８を形成
した面の反対側の面に外周刃、レーザ、化学処理等の何
れかの手段により複数の加工溝３４を形成した後、シリ
コン基板１２の凹部１８を形成した面の外周部近傍から
凹部１８の内部における段差の１段目にかけてアルミニ
ウム等の導体金属により外部基板への接続のための配線
パターン２０をエッチング等の手段によって形成する。
なお、この際の凹部１８の底面（２段目の面）は、後述
する半導体ペレット２２を積載可能な寸法とされてい
る。また、本第５実施形態では、半導体ペレット２２の
厚さが２００μｍ〜３００μｍ程度であり、凹部１８の
１段目までの深さが３０μｍ〜１００μｍ程度、２段目
までの深さが２５０μｍ〜５００μｍ程度であるものと
する。
【００７０】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４が設けられてい
る面の反対側の面を接着等の手段によって固着すること
によりシリコン基板１２の凹部１８の略中央に積載す
る。
【００７１】次に、電極２４と、配線パターン２０の凹
部１８中央側の端部近傍と、を金属ワイヤ２６によって
電気的に接続する。
【００７２】次に、半導体ペレット２２、金属ワイヤ２
６、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【００７３】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【００７４】以上の工程によって製造された半導体装置
１０Ｅを外部基板１４上に実装する際には、図５（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【００７５】ここで、半導体装置１０Ｅにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｅを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図５（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図５（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。また、この時、加工溝３４から
も図５（Ｃ）矢印Ｌ方向に外部に放熱する。
【００７６】このように、本第５実施形態に係る半導体
装置１０Ｅでは、半導体装置１０Ｅの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に半導体ペレット２２を
積載したので、外部基板１４への実装時における加熱の
ストレスによる樹脂２８とシリコン基板１２との間の界
面剥離の発生を防止することができ、半導体装置１０Ｅ
の回路部分の腐食劣化を防止することができる。
【００７７】また、本第５実施形態に係る半導体装置１
０Ｅでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ｅの作動熱による動作の遅延を低減するこ
とができる。
【００７８】また、本第５実施形態に係る半導体装置１
０Ｅでは、シリコン基板１２に階段形状の凹部１８を設
け、凹部１８の１段目における配線パターン２０と半導
体ペレット２２の電極２４とを金属ワイヤ２６によって
接続しているので、凹部１８の１段目の深さを小さくす
ることができ、配線パターン２０の形成を容易化するこ
とができると共に、金属ワイヤ２６で接続する配線パタ
ーン２０と電極２４との高さを略等しくすることがで
き、金属ワイヤ２６による配線の半導体ペレット２２の
エッジ部によるショートを防止することができる。
【００７９】さらに、本第５実施形態に係る半導体装置
１０Ｅでは、シリコン基板１２の凹部１８が形成された
面の反対側の面に複数の加工溝３４を形成したので、こ
の部分の表面積が大きくなり、外部への放熱効果を向上
することができる。
【００８０】なお、本第５実施形態では、シリコン基板
１２上の加工溝３４を１方向のみに形成した場合につい
て説明したが、本発明はこれに限定されるものではな
く、例えば格子状に加工溝３４を形成する形態としても
よい。
【００８１】また、本第５実施形態では、凹部１８を２
段階に深さが異なる階段形状とする場合について説明し
たが、本発明はこれに限定されるものではなく、３段階
以上の階段形状とする形態としてもよい。
【００８２】〔第６実施形態〕まず、図６（Ａ）の断面
図及び図６（Ｂ）の底面図を参照して、本第６実施形態
に係る半導体装置１０Ｆの製造工程について説明する。
なお、図６（Ａ）は図６（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｆの断面図である。
【００８３】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって２段の段差を持った階段形状の凹部１
８を形成すると共にシリコン基板１２の凹部１８を形成
した面の反対側の面に蒸着等の手段により金等の金属膜
３６を形成した後、シリコン基板１２の凹部１８を形成
した面の外周部近傍から凹部１８の内部における段差の
１段目にかけてアルミニウム等の導体金属により外部基
板への接続のための配線パターン２０をエッチング等の
手段によって形成する。なお、この際の凹部１８の底面
（２段目の面）は、後述する半導体ペレット２２を積載
可能な寸法とされている。また、本第６実施形態では、
半導体ペレット２２の厚さが２００μｍ〜３００μｍ程
度であり、凹部１８の１段目までの深さが３０μｍ〜１
００μｍ程度、２段目までの深さが２５０μｍ〜５００
μｍ程度であるものとする。
【００８４】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４が設けられてい
る面の反対側の面を接着等の手段によって固着すること
によりシリコン基板１２の凹部１８の略中央に積載す
る。
【００８５】次に、電極２４と、配線パターン２０の凹
部１８中央側の端部近傍と、を金属ワイヤ２６によって
電気的に接続する。
【００８６】次に、半導体ペレット２２、金属ワイヤ２
６、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【００８７】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【００８８】以上の工程によって製造された半導体装置
１０Ｆを外部基板１４上に実装する際には、図６（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【００８９】ここで、半導体装置１０Ｆにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｆを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図６（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図６（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。また、この時、金属膜３６から
も図６（Ｃ）矢印Ｌ方向に外部に放熱する。
【００９０】このように、本第６実施形態に係る半導体
装置１０Ｆでは、半導体装置１０Ｆの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に半導体ペレット２２を
積載したので、外部基板１４への実装時における加熱の
ストレスによる樹脂２８とシリコン基板１２との間の界
面剥離の発生を防止することができ、半導体装置１０Ｆ
の回路部分の腐食劣化を防止することができる。
【００９１】また、本第６実施形態に係る半導体装置１
０Ｆでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ｆの作動熱による動作の遅延を低減するこ
とができる。
【００９２】また、本第６実施形態に係る半導体装置１
０Ｆでは、シリコン基板１２に階段形状の凹部１８を設
け、凹部１８の１段目における配線パターン２０と半導
体ペレット２２の電極２４とを金属ワイヤ２６によって
接続しているので、凹部１８の１段目の深さを小さくす
ることができ、配線パターン２０の形成を容易化するこ
とができると共に、金属ワイヤ２６で接続する配線パタ
ーン２０と電極２４との高さを略等しくすることがで
き、金属ワイヤ２６による配線の半導体ペレット２２の
エッジ部によるショートを防止することができる。
【００９３】さらに、本第６実施形態に係る半導体装置
１０Ｆでは、シリコン基板１２の凹部１８が形成された
面の反対側の面に熱伝導性の高い金等の金属膜３６を形
成したので、外部への放熱効果を向上することができ
る。
【００９４】なお、本第６実施形態では、凹部１８を２
段階に深さが異なる階段形状とする場合について説明し
たが、本発明はこれに限定されるものではなく、３段階
以上の階段形状とする形態としてもよい。
【００９５】〔第７実施形態〕まず、図７（Ａ）の断面
図及び図７（Ｂ）の底面図を参照して、本第７実施形態
に係る半導体装置１０Ｇの製造工程について説明する。
なお、図７（Ａ）は図７（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｇの断面図である。
【００９６】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって凹部１８を形成した後、シリコン基板
１２の凹部１８を形成した面の外周部近傍から凹部１８
の内部にかけてアルミニウム等の導体金属により外部基
板への接続のための配線パターン２０をエッチング等の
手段によって形成する。これと同時に、凹部１８の底面
の中央部近傍にも所定寸法の配線パターン２０を形成す
る。なお、この際の凹部１８の底面は、後述する半導体
ペレット２２を２つ以上積載可能な寸法とされている。
【００９７】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた２つの半導体ペレット２２を、電極２４と外部基
板への接続用の配線パターン２０の凹部１８中央側の端
部近傍とをバンプ端子３０によって電気的に接続すると
共に電極２４と凹部１８の底面の中央部近傍に形成した
配線パターン２０とをバンプ端子３０によって電気的に
接続することによりシリコン基板１２の凹部１８に積載
する。
【００９８】次に、半導体ペレット２２、バンプ端子３
０及び配線パターン２０の保護のため、凹部１８内に樹
脂２８を充填することにより封止成型する。
【００９９】最後に、外部基板への接続用の配線パター
ン２０におけるシリコン基板１２の外周部側の端部近傍
に半田等のバンプ端子１６を形成する。
【０１００】以上の工程によって製造された半導体装置
１０Ｇを外部基板１４上に実装する際には、図７（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【０１０１】ここで、半導体装置１０Ｇにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｇを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図７（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図７（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。
【０１０２】このように、本第７実施形態に係る半導体
装置１０Ｇでは、半導体装置１０Ｇの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に複数の半導体ペレット
２２を積載したので、外部基板１４への実装時における
加熱のストレスによる樹脂２８とシリコン基板１２との
間の界面剥離の発生を防止することができ、半導体装置
１０Ｇの回路部分の腐食劣化を防止することができる。
【０１０３】また、本第７実施形態に係る半導体装置１
０Ｇでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ｇの作動熱による動作の遅延を低減するこ
とができる。
【０１０４】また、本第７実施形態に係る半導体装置１
０Ｇでは、複数の機能の異なる半導体ペレット２２を１
つの半導体装置１０Ｇに収めることができるので、半導
体ペレット２２の置き換えによって半導体装置１０Ｇの
機能の変更が可能であると共に、複数の半導体ペレット
２２の間の配線の長さを、半導体ペレット２２を別個の
半導体装置に搭載する場合に比較して短くすることがで
きるので、配線による動作の遅延を減少することができ
る。
【０１０５】さらに、本第７実施形態に係る半導体装置
１０Ｇでは、バンプ端子３０を使用して半導体ペレット
２２の電極２４と配線パターン２０とを接続しているの
で、金属ワイヤを使用して接続する場合に比較して、半
導体装置を短時間で製造することができる。
【０１０６】なお、本第７実施形態では、半導体装置に
２つの半導体ペレットを搭載する場合について説明した
が、本発明はこれに限定されるものではなく、３つ以上
の半導体ペレットを搭載する形態としてもよいことは言
うまでもない。
【０１０７】〔第８実施形態〕まず、図８（Ａ）の断面
図及び図８（Ｂ）の底面図を参照して、本第８実施形態
に係る半導体装置１０Ｈの製造工程について説明する。
なお、図８（Ａ）は図８（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｈの断面図である。
【０１０８】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって凹部１８を形成すると共にシリコン基
板１２の凹部１８を形成した面の反対側の面に外周刃、
レーザ、化学処理等の何れかの手段により複数の加工溝
３４を形成した後、シリコン基板１２の凹部１８を形成
した面の外周部近傍から凹部１８の内部にかけてアルミ
ニウム等の導体金属により外部基板への接続のための配
線パターン２０をエッチング等の手段によって形成す
る。なお、この際の凹部１８の底面は、後述する半導体
ペレット２２を積載可能な寸法とされている。
【０１０９】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４と配線パターン
２０の凹部１８中央側の端部近傍とをバンプ端子３０に
よって電気的に接続することによりシリコン基板１２の
凹部１８の略中央に積載する。
【０１１０】次に、半導体ペレット２２、バンプ端子３
０、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【０１１１】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【０１１２】以上の工程によって製造された半導体装置
１０Ｈを外部基板１４上に実装する際には、図８（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【０１１３】ここで、半導体装置１０Ｈにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｈを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図８（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図８（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。また、この時、加工溝３４から
も図８（Ｃ）矢印Ｌ方向に外部に放熱する。
【０１１４】このように、本第８実施形態に係る半導体
装置１０Ｈでは、半導体装置１０Ｈの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に半導体ペレット２２を
積載したので、外部基板１４への実装時における加熱の
ストレスによる樹脂２８とシリコン基板１２との間の界
面剥離の発生を防止することができ、半導体装置１０Ｈ
の回路部分の腐食劣化を防止することができる。
【０１１５】また、本第８実施形態に係る半導体装置１
０Ｈでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ｈの作動熱による動作の遅延を低減するこ
とができる。
【０１１６】また、本第８実施形態に係る半導体装置１
０Ｈでは、バンプ端子３０を使用して半導体ペレット２
２の電極２４と配線パターン２０とを接続しているの
で、金属ワイヤを使用して接続する場合に比較して、半
導体装置を短時間で製造することができる。
【０１１７】さらに、本第８実施形態に係る半導体装置
１０Ｈでは、シリコン基板１２の凹部１８が形成された
面の反対側の面に複数の加工溝３４を形成したので、こ
の部分の表面積が大きくなり、外部への放熱効果を向上
することができる。
【０１１８】なお、本第８実施形態では、シリコン基板
１２上の加工溝３４を１方向のみに形成した場合につい
て説明したが、本発明はこれに限定されるものではな
く、例えば格子状に加工溝３４を形成する形態としても
よい。
【０１１９】〔第９実施形態〕まず、図９（Ａ）の断面
図及び図９（Ｂ）の底面図を参照して、本第９実施形態
に係る半導体装置１０Ｉの製造工程について説明する。
なお、図９（Ａ）は図９（Ｂ）のＡ−Ａ’線における半
導体装置１０Ｉの断面図である。
【０１２０】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって凹部１８を形成すると共にシリコン基
板１２の凹部１８を形成した面の反対側の面に蒸着等の
手段により金等の金属膜３６を形成した後、シリコン基
板１２の凹部１８を形成した面の外周部近傍から凹部１
８の内部にかけてアルミニウム等の導体金属により外部
基板への接続のための配線パターン２０をエッチング等
の手段によって形成する。なお、この際の凹部１８の底
面は、後述する半導体ペレット２２を積載可能な寸法と
されている。
【０１２１】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４と配線パターン
２０の凹部１８中央側の端部近傍とをバンプ端子３０に
よって電気的に接続することによりシリコン基板１２の
凹部１８の略中央に積載する。
【０１２２】次に、半導体ペレット２２、バンプ端子３
０、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【０１２３】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【０１２４】以上の工程によって製造された半導体装置
１０Ｉを外部基板１４上に実装する際には、図９（Ｃ）
に示すように、外部基板１４上に形成された電極５０上
にバンプ端子１６が位置するように載置した後にバンプ
端子１６近傍を所定温度（１５０℃〜２４０℃程度）で
加熱することによってバンプ端子１６を溶融してバンプ
端子１６と電極５０とを電気的に接続する。
【０１２５】ここで、半導体装置１０Ｉにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｉを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図９（Ｃ）矢
印Ｍ方向に移動して熱伝導性の高いシリコン基板１２を
通過した後に図９（Ｃ）矢印Ｎ方向に移動して外部基板
１４に対して放熱する。また、この時、金属膜３６から
も図９（Ｃ）矢印Ｌ方向に外部に放熱する。
【０１２６】このように、本第９実施形態に係る半導体
装置１０Ｉでは、半導体装置１０Ｉの基板を構成する材
料としてシリコン系の材料を使用すると共に、基板に凹
部１８を形成して該凹部１８内に半導体ペレット２２を
積載したので、外部基板１４への実装時における加熱の
ストレスによる樹脂２８とシリコン基板１２との間の界
面剥離の発生を防止することができ、半導体装置１０Ｉ
の回路部分の腐食劣化を防止することができる。
【０１２７】また、本第９実施形態に係る半導体装置１
０Ｉでは、半導体ペレット２２の作動中に発生する熱の
放熱経路の途中に位置するシリコン基板１２の材料とし
て熱伝導性が高いシリコン系の材料を使用したので、半
導体装置１０Ｉの作動熱による動作の遅延を低減するこ
とができる。
【０１２８】また、本第９実施形態に係る半導体装置１
０Ｉでは、バンプ端子３０を使用して半導体ペレット２
２の電極２４と配線パターン２０とを接続しているの
で、金属ワイヤを使用して接続する場合に比較して、半
導体装置を短時間で製造することができる。
【０１２９】さらに、本第９実施形態に係る半導体装置
１０Ｉでは、シリコン基板１２の凹部１８が形成された
面の反対側の面に熱伝導性の高い金属膜３６を形成した
ので、外部への放熱効果を向上することができる。
【０１３０】〔第１０実施形態〕まず、図１０（Ａ）の
断面図及び図１０（Ｂ）の底面図を参照して、本第１０
実施形態に係る半導体装置１０Ｊの製造工程について説
明する。なお、図１０（Ａ）は図１０（Ｂ）のＡ−Ａ’
線における半導体装置１０Ｊの断面図である。
【０１３１】まず、シリコンウェハを所定寸法の矩形状
に切断加工してシリコン基板１２を製作し、このシリコ
ン基板１２の略中央部に化学処理、レーザ加工等の何れ
かの手段によって凹部１８を形成すると共にシリコン基
板１２の凹部１８を形成した面の反対側の面に外周刃、
レーザ、化学処理等の何れかの手段により複数の加工溝
３４を形成した後、シリコン基板１２の加工溝３４を形
成した面に蒸着等の手段により金等の金属膜３６を形成
すると共にシリコン基板１２の凹部１８を形成した面の
外周部近傍から凹部１８の内部にかけてアルミニウム等
の導体金属により外部基板への接続のための配線パター
ン２０をエッチング等の手段によって形成する。なお、
この際の凹部１８の底面は、後述する半導体ペレット２
２を積載可能な寸法とされている。
【０１３２】次に、シリコン系の材料を主な材料として
製作され、かつ一方の面の外周部近傍に電極２４が備え
られた半導体ペレット２２を、電極２４と配線パターン
２０の凹部１８中央側の端部近傍とをバンプ端子３０に
よって電気的に接続することによりシリコン基板１２の
凹部１８の略中央に積載する。
【０１３３】次に、半導体ペレット２２、バンプ端子３
０、及び配線パターン２０の保護のため、凹部１８内に
樹脂２８を充填することにより封止成型する。
【０１３４】最後に、配線パターン２０におけるシリコ
ン基板１２の外周部側の端部近傍に半田等のバンプ端子
１６を形成する。
【０１３５】以上の工程によって製造された半導体装置
１０Ｊを外部基板１４上に実装する際には、図１０
（Ｃ）に示すように、外部基板１４上に形成された電極
５０上にバンプ端子１６が位置するように載置した後に
バンプ端子１６近傍を所定温度（１５０℃〜２４０℃程
度）で加熱することによってバンプ端子１６を溶融して
バンプ端子１６と電極５０とを電気的に接続する。
【０１３６】ここで、半導体装置１０Ｊにおけるシリコ
ン基板１２及び半導体ペレット２２は共にシリコン系の
材料を用いて形成しており、双方の熱膨張係数が略等し
いので、外部基板１４への実装の際の加熱によるストレ
スが発生しにくい。また、シリコン基板１２の凹部１８
による樹脂膨張に対する反力によって半導体ペレット２
２及び樹脂２８の密着力が高くなる。さらに、半導体装
置１０Ｊを外部基板１４に実装した状態で作動させた際
に半導体ペレット２２から発生する熱は、図１０（Ｃ）
矢印Ｍ方向に移動して熱伝導性の高いシリコン基板１２
を通過した後に図１０（Ｃ）矢印Ｎ方向に移動して外部
基板１４に対して放熱する。また、この時、加工溝３４
からも図１０（Ｃ）矢印Ｌ方向に外部に放熱する。
【０１３７】このように、本第１０実施形態に係る半導
体装置１０Ｊでは、半導体装置１０Ｊの基板を構成する
材料としてシリコン系の材料を使用すると共に、基板に
凹部１８を形成して該凹部１８内に半導体ペレット２２
を積載したので、外部基板１４への実装時における加熱
のストレスによる樹脂２８とシリコン基板１２との間の
界面剥離の発生を防止することができ、半導体装置１０
Ｊの回路部分の腐食劣化を防止することができる。
【０１３８】また、本第１０実施形態に係る半導体装置
１０Ｊでは、半導体ペレット２２の作動中に発生する熱
の放熱経路の途中に位置するシリコン基板１２の材料と
して熱伝導性が高いシリコン系の材料を使用したので、
半導体装置１０Ｊの作動熱による動作の遅延を低減する
ことができる。
【０１３９】また、本第１０実施形態に係る半導体装置
１０Ｊでは、バンプ端子３０を使用して半導体ペレット
２２の電極２４と配線パターン２０とを接続しているの
で、金属ワイヤを使用して接続する場合に比較して、半
導体装置を短時間で製造することができる。
【０１４０】さらに、本第１０実施形態に係る半導体装
置１０Ｊでは、シリコン基板１２の凹部１８が形成され
た面の反対側の面に複数の加工溝３４を形成して表面積
を大きくすると共に、加工溝３４を形成した同一の面に
熱伝導性の高い金属膜３６を形成したので、外部への放
熱効果を向上することができる。
【０１４１】なお、本第１０実施形態では、シリコン基
板１２上の加工溝３４を１方向のみに形成した場合につ
いて説明したが、本発明はこれに限定されるものではな
く、例えば格子状に加工溝３４を形成する形態としても
よい。
【０１４２】また、上記各実施形態では、シリコンウェ
ハからシリコン基板１２を製作する場合について説明し
たが、本発明はこれに限定されるものではなく、シリコ
ン系の材料を用いて製作する如何なる形態としてもよ
い。
【０１４３】さらに、上記各実施形態では、凹部１８を
シリコン基板１２の略中央部に形成した場合について説
明したが、本発明はこれに限定されるものではなく、シ
リコン基板１２の略中央部以外の位置に形成する形態と
してもよい。
【０１４４】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、半導体装置の基板を構成
する材料としてシリコン系の材料を使用すると共に、基
板に凹部を形成して該凹部内に半導体ペレットを積載し
たので、外部基板への実装時における加熱のストレスに
よる樹脂とシリコン基板との間の界面剥離の発生を防止
することができ、半導体装置の回路部分の腐食劣化を防
止することができると共に、半導体ペレットの作動中に
発生する熱の放熱経路の途中に位置する半導体装置の基
板の材料として熱伝導性が高いシリコン系の材料を使用
したので、半導体装置の作動熱による動作の遅延を抑制
することができる、という効果が得られる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図２】第２実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図３】第３実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図４】第４実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図５】第５実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図６】第６実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図７】第７実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図８】第８実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図９】第９実施形態に係る半導体装置の製造工程、外
部基板との接続状態等を示す図であり、（Ａ）は半導体
装置の（Ｂ）のＡ−Ａ’線における断面図、（Ｂ）は半
導体装置の底面図、（Ｃ）は半導体装置の外部基板との
接続状態及び半導体ペレットからの放熱経路を示す断面
図である。
【図１０】第１０実施形態に係る半導体装置の製造工
程、外部基板との接続状態等を示す図であり、（Ａ）は
半導体装置の（Ｂ）のＡ−Ａ’線における断面図、
（Ｂ）は半導体装置の底面図、（Ｃ）は半導体装置の外
部基板との接続状態及び半導体ペレットからの放熱経路
を示す断面図である。
【図１１】従来の半導体装置の構成、外部基板との接続
状態等を示す図であり、（Ａ）は半導体装置の平面図、
（Ｂ）は（Ａ）のＡ−Ａ’線における断面図、（Ｃ）は
半導体装置の外部基板との接続状態を示す断面図であ
る。
【符号の説明】
１０ 半導体装置 １２ シリコン基板 １４ 外部基板 １６ バンプ端子 １８ 凹部 ２０ 配線パターン ２２ 半導体ペレット ２４ 電極 ２６ 金属ワイヤ ２８ 樹脂 ３０ バンプ端子 ３２ 階段部分 ３４ 加工溝 ３６ 金属膜 ５０ 電極

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 片面に凹部が形成されたシリコン基板
    と、 前記シリコン基板の前記凹部が形成された面の外周部近
    傍から前記凹部の内部にかけて形成された配線パターン
    と、 前記シリコン基板の前記凹部内に位置するように配置さ
    れると共に、電極が前記配線パターンの前記凹部内の部
    位に接続部材により電気的に接続された半導体ペレット
    と、 前記半導体ペレット、前記配線パターンの前記接続部材
    による接続部、及び前記接続部材を封止成型する樹脂
    と、 を備えた半導体装置。
  2. 【請求項２】 前記接続部材は金属ワイヤ及び金属バン
    プの何れか一方である請求項１記載の半導体装置。
  3. 【請求項３】 前記凹部は少なくとも２段階に深さが変
    化するように階段形状に形成された請求項１又は請求項
    ２記載の半導体装置。
  4. 【請求項４】 前記半導体ペレットが複数個配置されて
    いる請求項１乃至請求項３の何れか１項記載の半導体装
    置。
  5. 【請求項５】 前記シリコン基板の前記凹部が形成され
    た面と逆の面に１本以上の溝を設けた請求項１乃至請求
    項４の何れか１項記載の半導体装置。
  6. 【請求項６】 前記シリコン基板の前記凹部が形成され
    た面と逆の面に金属膜を形成した請求項１乃至請求項５
    の何れか１項記載の半導体装置。
  7. 【請求項７】 片面に凹部が形成されたシリコン基板を
    製作する工程と、 前記シリコン基板の前記凹部が形成された面の外周部近
    傍から前記凹部の内部にかけて配線パターンを形成する
    工程と、 電極が備えられた半導体ペレットを前記シリコン基板の
    前記凹部内に位置するように配置すると共に、前記電極
    を前記配線パターンの前記凹部内の部位に接続部材によ
    り電気的に接続する工程と、 前記半導体ペレット、前記配線パターンの前記接続部材
    による接続部、及び前記接続部材を樹脂により封止成型
    する工程と、 を備えた半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033410A (ja) * 2000-05-11 2002-01-31 Mitsutoyo Corp 機能デバイスユニット及びその製造方法
WO2003061006A3 (en) * 2002-01-09 2004-06-17 Micron Technology Inc Stacked die in die bga package
US7939931B2 (en) 2007-03-28 2011-05-10 Oki Semiconductor Co., Ltd. Semiconductor device
JP2017036966A (ja) * 2015-08-07 2017-02-16 ローム株式会社 半導体装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3662461B2 (ja) * 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
US6867499B1 (en) * 1999-09-30 2005-03-15 Skyworks Solutions, Inc. Semiconductor packaging
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
TW574750B (en) * 2001-06-04 2004-02-01 Siliconware Precision Industries Co Ltd Semiconductor packaging member having heat dissipation plate
US20050051859A1 (en) * 2001-10-25 2005-03-10 Amkor Technology, Inc. Look down image sensor package
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
US6885107B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabrication
US20040108580A1 (en) * 2002-12-09 2004-06-10 Advanpack Solutions Pte. Ltd. Leadless semiconductor packaging structure with inverted flip chip and methods of manufacture
TWM256587U (en) * 2004-03-19 2005-02-01 Niko Semiconductor Co Ltd Chip module
JP4285364B2 (ja) * 2004-08-20 2009-06-24 パナソニック株式会社 立体回路モジュールとこれを用いた携帯端末機器および立体回路モジュールの製造方法
US20070109756A1 (en) * 2005-02-10 2007-05-17 Stats Chippac Ltd. Stacked integrated circuits package system
DE112006003664B4 (de) * 2006-02-01 2011-09-08 Infineon Technologies Ag Herstellung eines QFN-Gehäuses für eine integrierte Schaltung und damit hergestelltes QFN-Gehäuse und Verwendung eines Leiterrahmens dabei
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
KR100790994B1 (ko) * 2006-08-01 2008-01-03 삼성전자주식회사 이미지 센서 패키지, 그 제조 방법 및 이미지 센서패키지를 포함하는 이미지 센서 모듈
JP5042591B2 (ja) * 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
US7529095B2 (en) * 2007-09-28 2009-05-05 Visteon Global Technologies, Inc. Integrated electrical shield in a heat sink
DE102007056269A1 (de) * 2007-10-22 2009-04-23 Rohde & Schwarz Gmbh & Co. Kg Gekühltes Multichipmodul
JP5213736B2 (ja) * 2009-01-29 2013-06-19 パナソニック株式会社 半導体装置
KR101079429B1 (ko) * 2009-09-11 2011-11-02 삼성전기주식회사 디바이스 패키지 기판 및 그 제조 방법
US8093714B2 (en) * 2009-12-10 2012-01-10 Semtech Corporation Chip assembly with chip-scale packaging
US8357564B2 (en) * 2010-05-17 2013-01-22 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated multi-die leadframe for electrical interconnect of stacked semiconductor die
JP5640892B2 (ja) * 2011-05-23 2014-12-17 三菱電機株式会社 半導体装置
US8816495B2 (en) * 2012-02-16 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and formation methods of packages with heat sinks
US8803185B2 (en) * 2012-02-21 2014-08-12 Peiching Ling Light emitting diode package and method of fabricating the same
US9391000B2 (en) 2012-04-11 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming silicon-based hermetic thermal solutions
US9034695B2 (en) * 2012-04-11 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated thermal solutions for packaging integrated circuits
JP2013243263A (ja) * 2012-05-21 2013-12-05 Internatl Business Mach Corp <Ibm> ３次元積層パッケージにおける電力供給と放熱（冷却）との両立
US9704809B2 (en) * 2013-03-05 2017-07-11 Maxim Integrated Products, Inc. Fan-out and heterogeneous packaging of electronic components
DE102014206601A1 (de) 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
DE102014206608A1 (de) * 2014-04-04 2015-10-08 Siemens Aktiengesellschaft Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
JP6606331B2 (ja) * 2015-02-16 2019-11-13 ローム株式会社 電子装置
KR101973426B1 (ko) * 2015-11-03 2019-04-29 삼성전기주식회사 전자부품 패키지 및 그 제조방법
TWI602250B (zh) * 2016-06-30 2017-10-11 華邦電子股份有限公司 半導體元件封裝製程
CN107564877A (zh) 2016-06-30 2018-01-09 华邦电子股份有限公司 半导体元件封装体及半导体元件封装制程
DE102017129611B4 (de) * 2017-12-12 2021-04-22 RF360 Europe GmbH Elektrische Vorrichtung mit zwei oder mehr Chipkomponenten
EP3944304A1 (en) * 2020-07-20 2022-01-26 Nexperia B.V. A semiconductor device and a method of manufacture
CN115662973B (zh) * 2022-11-09 2023-12-29 英诺赛科(苏州)半导体有限公司 半导体封装器件及其制造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3715245A (en) * 1971-02-17 1973-02-06 Gen Electric Selective liquid phase epitaxial growth process
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
US5184211A (en) * 1988-03-01 1993-02-02 Digital Equipment Corporation Apparatus for packaging and cooling integrated circuit chips
JP2737322B2 (ja) * 1989-11-22 1998-04-08 ソニー株式会社 メモリモジュール
JPH03177055A (ja) * 1989-12-05 1991-08-01 Sumitomo Electric Ind Ltd 半導体素子搭載用基体
US5049978A (en) * 1990-09-10 1991-09-17 General Electric Company Conductively enclosed hybrid integrated circuit assembly using a silicon substrate
JPH04340750A (ja) * 1991-05-17 1992-11-27 Nec Corp 半導体装置の製造方法
US5596231A (en) * 1991-08-05 1997-01-21 Asat, Limited High power dissipation plastic encapsulated package for integrated circuit die
US5198963A (en) * 1991-11-21 1993-03-30 Motorola, Inc. Multiple integrated circuit module which simplifies handling and testing
JPH06244304A (ja) * 1993-02-19 1994-09-02 Nec Corp リードレスチップキャリアパッケージ
JP3323958B2 (ja) * 1993-06-14 2002-09-09 ポリプラスチックス株式会社 モールド形電気部品の製造方法
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5578869A (en) * 1994-03-29 1996-11-26 Olin Corporation Components for housing an integrated circuit device
US5629835A (en) * 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
JP3493844B2 (ja) * 1994-11-15 2004-02-03 住友電気工業株式会社 半導体基板材料とその製造方法及び該基板を用いた半導体装置
US5972736A (en) * 1994-12-21 1999-10-26 Sun Microsystems, Inc. Integrated circuit package and method
JP3658426B2 (ja) * 1995-01-23 2005-06-08 株式会社日立製作所 光半導体装置
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
US5710695A (en) * 1995-11-07 1998-01-20 Vlsi Technology, Inc. Leadframe ball grid array package
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
DE19621124A1 (de) * 1996-05-24 1997-11-27 Siemens Ag Optoelektronischer Wandler und dessen Herstellungsverfahren
JPH09327990A (ja) * 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
US6011299A (en) * 1996-07-24 2000-01-04 Digital Equipment Corporation Apparatus to minimize integrated circuit heatsink E.M.I. radiation
US5986334A (en) * 1996-10-04 1999-11-16 Anam Industrial Co., Ltd. Semiconductor package having light, thin, simple and compact structure
KR100420994B1 (ko) * 1996-10-10 2004-06-18 삼성전자주식회사 파워하이브리드집적회로
US5990552A (en) * 1997-02-07 1999-11-23 Intel Corporation Apparatus for attaching a heat sink to the back side of a flip chip package
US5869889A (en) * 1997-04-21 1999-02-09 Lsi Logic Corporation Thin power tape ball grid array package
WO1998049726A1 (fr) * 1997-04-30 1998-11-05 Hitachi Chemical Company, Ltd. Plaquette pour monter un element a semi-conducteur, procede permettant de la produire et dispositif a semi-conducteur
US6248612B1 (en) * 1997-06-20 2001-06-19 Substrate Technologies, Inc. Method for making a substrate for an integrated circuit package
JPH1131751A (ja) * 1997-07-10 1999-02-02 Sony Corp 中空パッケージとその製造方法
US6395582B1 (en) * 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
KR100253363B1 (ko) * 1997-12-02 2000-04-15 김영환 반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이반도체 패키지 및 그들의 제조 방법
US5910686A (en) * 1998-07-23 1999-06-08 Vlsi Technology, Inc. Cavity down HBGA package structure

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033410A (ja) * 2000-05-11 2002-01-31 Mitsutoyo Corp 機能デバイスユニット及びその製造方法
JP4555504B2 (ja) * 2000-05-11 2010-10-06 株式会社ミツトヨ 機能デバイスユニット及びその製造方法
US7309623B2 (en) 2002-01-09 2007-12-18 Micron Technology, Inc. Method of fabricating a stacked die in die BGA package
US7371608B2 (en) 2002-01-09 2008-05-13 Micron Technology, Inc. Method of fabricating a stacked die having a recess in a die BGA package
US7282392B2 (en) 2002-01-09 2007-10-16 Micron Technology, Inc. Method of fabricating a stacked die in die BGA package
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US7332820B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US7344969B2 (en) 2002-01-09 2008-03-18 Micron Technology, Inc. Stacked die in die BGA package
US7358117B2 (en) 2002-01-09 2008-04-15 Micron Technology, Inc. Stacked die in die BGA package
US7282390B2 (en) 2002-01-09 2007-10-16 Micron Technology, Inc. Stacked die-in-die BGA package with die having a recess
US7575953B2 (en) 2002-01-09 2009-08-18 Micron Technology, Inc. Stacked die with a recess in a die BGA package
US7799610B2 (en) 2002-01-09 2010-09-21 Micron Technology, Inc. Method of fabricating a stacked die having a recess in a die BGA package
WO2003061006A3 (en) * 2002-01-09 2004-06-17 Micron Technology Inc Stacked die in die bga package
US8373277B2 (en) 2002-01-09 2013-02-12 Micron Technology, Inc. Stacked die in die BGA package
US8207020B2 (en) 2007-03-28 2012-06-26 Lapis Semiconductor Co., Ltd. Semiconductor device
US7939931B2 (en) 2007-03-28 2011-05-10 Oki Semiconductor Co., Ltd. Semiconductor device
JP2017036966A (ja) * 2015-08-07 2017-02-16 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US7183132B2 (en) 2007-02-27
US6340842B1 (en) 2002-01-22
US20030122223A1 (en) 2003-07-03
US6538322B2 (en) 2003-03-25
US20020043720A1 (en) 2002-04-18

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