JP4555504B2 - 機能デバイスユニット及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体素子を実装して構成される機能デバイスユニットとその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＥＭＳ（Micro Electro Mechanical Systems）技術の進歩に伴い、各種機能デバイスの複合化が進んでいる。半導体素子をはじめとする各種機能デバイスは、理想的には同一基板内にモノリシックに集積することが望ましい。しかし実際には、各機能デバイスの電磁気的特性や機械的特性を考慮すると、モノリシックに集積できない場合も多い。この場合には、各機能デバイスをバッチ式に実装し、それらを更に複合化するハイブリッド実装が用いられる。
【０００３】
この様なハイブリッド実装の一例として、シリコン等の基台に凹部（キャビティ）を加工し、そのキャビティ内にＬＳＩ，発光ダイオード（ＬＥＤ），レーザダイオード（ＬＤ），フォトダイオード（ＰＤ）等の半導体素子を実装する構造がある。この実装構造は例えば、光学式エンコーダのセンサヘッド等に適用される。
【０００４】
図１は、その様な半導体素子の実装構造例を示している。シリコン基板１に加工された凹部（キャビティ）２に、半導体素子３が搭載される。半導体素子３の端子は、ボンディングワイヤ５によって、キャビティ２の外側の面に形成された端子バッド４に接続される。
【０００５】
【発明が解決しようとする課題】
図１に示す実装構造には、次のような問題がある。キャビティの段差が大きい場合には、ワイヤボンディングが難しいだけでなく、ワイヤが長いものとなる。従って振動等の外乱の影響を受けやすく、信頼性が低下する。電気的にもワイヤの大きな寄生容量の影響を受け、信号遅延等、性能劣化の原因となる。
【０００６】
この発明は、信頼性向上及び性能向上を可能とした機能デバイスユニットとその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る機能デバイスユニットは、表面に凹部が形成された絶縁性の基板と、前記基板の表面に、前記凹部の底面から側面を経て上面まで連続するようにパターン形成された配線層と、前記基板の前記凹部内にフリップチップ実装された半導体素子とを有することを特徴とする。
【０００８】
この発明によると、半導体素子の実装用基台には、凹部が形成され、この凹部の底面から側面を経て上面にまで連続する配線層が形成される。この実装用基台に半導体素子がフリップチップ実装される。従って、得られる機能デバイスユニットは、ワイヤボンディングによる従来の実装法によるものと異なり、機械的な外乱の影響を受けることなく、信頼性が高いものとなる。また電気的には、信号遅延等が小さくなり、高性能化が図られる。
【０００９】
この発明による機能デバイスは例えば、光学式エンコーダのセンサヘッドである。この場合、基板の凹部底部には光学格子を構成するスリットが加工され、半導体素子として受光素子チップが実装される。
【００１０】
この発明に係る機能デバイスユニットの実装用基台の製造方法は、絶縁性の基板の表面に凹部を形成する工程と、前記凹部に前記基板とは異種材料からなる絶縁層を平坦に埋め込む工程と、前記絶縁層の埋め込みにより平坦化された基板上に、前記絶縁層上から前記凹部の外側まで連続する配線埋め込み用溝が形成されたレジストマスクを形成する工程と、前記レジストマスクの溝に露出する前記絶縁層をエッチング除去する工程と、前記レジストマスクが残された基板に導体層を堆積して、前記溝内に前記基板の前記凹部底面から側面を経て上面まで連続する配線層を形成する工程と、前記レジストマスク及び絶縁層を順次除去する工程とを有することを特徴とする。
【００１１】
この発明の製造方法では、段差のある基板表面の配線層形成のために、絶縁層埋め込み工程と、リフトオフ工程とを用いている。即ち、凹部が形成された基板の表面を、絶縁層堆積により平坦化する。そして、平坦化された基板に、リソグラフィにより配線埋め込み用溝を形成してこれに導体層を埋め込む。導体層のパターニングは、下地の絶縁層及レジストマスクを除去する、いわゆるリフトオフによる。これにより、実装用基台の凹部の段差が大きい場合にも、確実に配線層を形成することが可能になる。
【００１２】
この発明に係る機能デバイスの製造方法は、絶縁性の基板の表面に凹部を形成する工程と、前記凹部に前記基板とは異種材料からなる絶縁層を平坦に埋め込む工程と、前記絶縁層の埋め込みにより平坦化された基板上に、前記絶縁層上から前記凹部の外側まで連続する配線埋め込み用溝を持つレジストマスクを形成する工程と、前記レジストマスクの溝に露出する前記絶縁層をエッチング除去する工程と、前記レジストマスクが残された基板に導体層を堆積して、前記溝内に前記基板の前記凹部底面から側面を経て上面まで連続する配線層を形成する工程と、前記レジストマスク及び絶縁層を順次除去する工程と、前記基板の凹部内に少なくとも一つの半導体素子をフリップチップ実装する工程とを有することを特徴とする。
【００１３】
この発明の方法によると、半導体素子を配線層が形成された基板凹部にフリップチップ実装することにより、信頼性が高く且つ高性能の機能デバイスユニットが得られる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図２は、この発明の実施の形態による機能デバイスユニットの断面構造を示している。実装用基台１０は、高比抵抗で実質的に絶縁性であるシリコン基板１１を用いて作られている。シリコン基板１１の表面には凹部１２が形成され、この凹部１２の底面１２ａから側面１２ｂを経て上面にまで連続する配線層１３が形成されている。この様な実装用基台１０に、半導体素子チップ１４がフリップチップ実装されている。即ち半導体素子チップ１４は、その表面に配置された端子パッドがバンプ１５を介して配線層１３の凹部底面１２ａにある端部に接続されるように、フェースダウンボンディングされている。
【００１５】
この実施の形態の実装用基板１０は、上述のように、凹部１２の底面１２ａから上面にまで連続する配線層１３が形成されている。この様な配線層１３は、凹部１２の段差が大きい場合、通常のリソグラフィ工程を利用した導体層のパターニング法では形成が困難である。そこでこの実施の形態では、この様な実装用基台１０を次の方法で形成する。図３Ａ，図３Ｂ〜図８Ａ，図８Ｂがその製造工程を示す斜視図とそのＩ−Ｉ’断面図である。
【００１６】
図３Ａ及び図３Ｂに示すように、まずシリコン基板１１に異方性エッチングにより凹部１２を加工する。凹部１２は、実装すべき半導体素子チップの厚み以上の段差のくぼみである。具体的にこの凹部１２の加工には、ＫＯＨ，ＴＭＡＨ，ＥＤＰ等の水溶液を用いたウェットエッチングを利用する。或いは、ＩＣＰ等の高密度プラズマエッチングを利用することもできる。このとき、凹部１２の側面１２ｂがテーパ面となるように、また凹部１２の底面１２ａは後に導体層を成膜するに支障のない面粗さとなるように、加工条件を選択する。
【００１７】
次に、図４Ａ及び図４Ｂに示すように、基板１１の全面に基板１１とは異種材料の絶縁層２１を形成する。具体的には、絶縁層２１として、スピンコートにより形成される有機絶縁層（樹脂層，フォトレジスト層等）或いはＣＶＤやスパッタで形成される無機絶縁層（ＳｉＯ2層、ＳｉＮ層等）を用いることができる。特にこの絶縁層材料としては、凹部に均一性よく埋め込むことが可能であり且つ、Ｏ2プラズマエッチングで除去が容易であるものが望ましく、この観点から塗布型絶縁層であるＳＯＧ層が最適である。
【００１８】
続いて、ＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁層２１を研磨し、図５Ａ及び図５Ｂに示すように、凹部１２に絶縁層２１が平坦に埋め込まれた状態を形成する。このとき、絶縁層２１が凹部１２のエッジでめくれ上がることがないように、ＣＭＰ条件を最適設定し、絶縁層２１の面位置が丁度基板１１の凹部１２の外側の面と一致するようにする。
【００１９】
その後、図６Ａ及び図６Ｂに示すように、平坦化された基板上に、リソグラフィにより、レジストマスク２２をパターン形成し、このレジストマスク２２を利用して絶縁層２１をエッチングする。レジストマスク２２は、Ｓｉ含有レジストのように、Ｏ2プラズマ耐性の優れたものを用いる。図示のようにレジストマスク２２は、後に形成すべき配線パターンに対応する配線埋め込み用溝２３が形成されたものとする。配線埋め込み用溝２３は、凹部１２の段差をまたぐパターンを有する。この溝２３に露出する絶縁層２１をほぼ垂直にエッチングする。
【００２０】
この絶縁層エッチングには、シリコン基板１１に対して選択比の大きいエッチング条件を用いる。具体的には例えば、Ｏ2プラズマを用いた反応性イオンエッチング（ＲＩＥ）を利用する。これにより、基板１１を殆どエッチングすることなく、溝２３に露出した絶縁層２１のみを除去することができる。凹部１２が例えば数百μｍ程度と深い場合には、誘導結合プラズマを利用した低圧力の反応性イオンエッチング（ＩＣＰ・ＲＩＥ）等を利用することが有効である。
【００２１】
次に、レジストマスク２２を残したまま、図７Ａ及び図７Ｂに示すように、導体層としてＡｌ層２４を堆積する。このとき、レジストマスク２２の溝２３を通して成膜されたＡｌ層２４は、凹部１２の段差を横切るような、即ち凹部１２の底面１２ａから側面１２ｂを通り上面にまで連続する配線層１３となる。Ａｌ層２４の堆積には、ステップカバレージ（段差被覆性）の良好なスパッタ法やＣＶＤ法を用いてもよいが、凹部１２の側面にあまり厚くＡｌ層２４が堆積されると、その後の絶縁層２１のエッチング除去に支障をきたすおそれがある。従って、凹部１２の側面１２ｂには配線層として必要最小限の層厚のＡｌ層が形成されるように、堆積条件を選択することが好ましい。
【００２２】
その後、図８Ａ及び図８Ｂに示すように、レジストマスク２２を除去することにより、その上の不要なＡｌ層２４を同時にリフトオフする。更に凹部２１内に残されている絶縁層２１をエッチングにより除去して、実装用基台１０が完成する。絶縁層２１が有機絶縁膜の場合、有機溶剤を用いれば、他の部分をエッチングすることなく簡単に除去することができる。
【００２３】
以上のようにこの実施の形態の方法によると、段差の大きい凹部１２の底面１２ａから側面１２ｂを経て上面にまで連続する配線層１３を形成した実装用基台１０を作ることができる。この様な実装用基台１０に、図２に示すように半導体素子１４をフリップチップ実装することにより、機械的信頼性及び電気的性能が優れた機能デバイスユニットが得られる。
【００２４】
この発明が適用される具体的な機能デバイスとして例えば、光学式エンコーダのセンサヘッド（ピックアップ）がある。この場合、半導体素子チップ１４は、受光素子チップとなる。光学式エンコーダのセンサヘッドに適用した場合の具体的な構成を、図９Ａ，９Ｂ〜図１１Ａ，１１Ｂを用いて説明する。図９Ａ及び図９Ｂは、先に説明した製造工程に従って配線層１３が形成された実装用基台１０の斜視図とそのＩ−Ｉ’断面図を示している。
【００２５】
この後、図１０Ａ及び図１０Ｂに示すように、実装用基台１０の裏面側から、リソグラフィとＩＣＰ加工によって、凹部１２の底に残るシリコン基板１１を貫通する複数のスリット１６を形成する。図１０Ａ及び図１０Ｂは、図９Ａ及び図９Ｂを表裏反転して示している。このスリット１６は、実装用基台１０に搭載される受光ＩＣの受光面の前方に配置されてスケールからの透過光又は反射光を変調して受光素子に導く光学格子（インデックス格子）を構成するものである。
【００２６】
この後、図１１Ａ及び図１１Ｂに示すように、半導体素子１４として受光素子チップを、その受光面をスリット１６側に向けてフリップチップ実装する。受光素子チップは、好ましくは受光信号を処理する信号処理回路を含むものとする。また好ましくは、搭載された半導体素子１４は、図１１Ｂに示したように、樹脂１７により封止する。
この様にして、薄く且つ高信頼性の光学式エンコーダのセンサヘッドを得ることができる。
【００２７】
この発明は、上記実施の形態に限られるわけではなく、ＬＳＩチップやＬＥＤチップ，ＬＤチップ等を同様の構造で実装する場合にもこの発明を適用することができる。また上の実施の形態では、一つの半導体素子チップが実装された例を示したが、複数の素子が実装されるハイブリッド型デバイスにも同様にこの発明を適用できる。
【００２８】
例えば、図１２は、ハイブリッド型光学検出器ユニットに適用した例である。
実装用基台１０は、上記各実施の形態と同様の構造を有し、同様の製造工程で作られる。この実装用基台１０に、面発光型の半導体発光素子チップ（例えばＬＥＤチップ）３１、半導体受光素子チップ（例えば受光ＩＣチップ）３２、更に受光素子チップ３２から出力される受光信号を処理する信号処理ＩＣチップ３３がフリップチップ実装される。凹部１２の底部のＬＥＤチップ３１及び受光ＩＣチップ３２が搭載される部分には予め送光及び受光窓が開けられているものとする。素子が実装された凹部２１は、一点鎖線で示したようにカバー３４で覆われる。
この様にして、コンパクトにハイブリッド化した光学検出器ユニットが得られる。
【００２９】
上記実施の形態では、実装基台材料として高比抵抗のシリコン基板１１を用いたが、配線層１３間のリークが無視できない場合には、図１３に示すように、シリコン基板１１の表面に絶縁膜１８を形成すればよい。具体的に絶縁膜１８としては、熱酸化によるシリコン酸化膜が用いられる。即ちシリコン基板１１に凹部を形成した後に、基板全体を熱酸化して、シリコン酸化膜を形成すればよい。但し絶縁膜１８は、基板全体を覆うことは必ずしも必要ではなく、少なくとも凹部１２の底面１２ａ、側面１２ｂ及び上面を覆うものとであればよい。
【００３０】
この様に絶縁膜１８で覆われたシリコン基板１１に、先の実施の形態と同様の工程で配線層１３を形成する。この様な絶縁膜１８を形成すると、図１０Ａ及び図１０Ｂに示すようなスリット１６の形成工程で、絶縁膜１７をシリコンエッチングのマスクとして利用することができる。
【００３１】
またシリコン基板１１の他に、他の適当な絶縁性の基板を用いることができる。配線層としてもＡｌ以外の適当な導体材料を用いることが可能である。
【００３２】
図１１Ａ及び図１１Ｂに示すセンサヘッドは、受光素子チップ１４の前方に、基板１１を加工したスリット１６による光学格子（インデックス格子）を配置している。この場合例えばＡ，ＡＢ，Ｂ，ＢＢの４相変位信号を発生させるためには、図１４に示すように、スリット１６により、Ａ，ＡＢ，Ｂ，ＢＢ相用のインデックス格子１６Ａ，１６ＡＢ，１６Ｂ，１６ＢＢを形成すると共に、受光素子チップ１４には、各インデックス格子１６Ａ，１６ＡＢ，１６Ｂ，１６ＢＢに対応した位置に４個のフォトダイオードＰＤ１〜ＰＤ４を設ければよい。
【００３３】
これに対して、受光側にインデックス格子を用いないセンサヘッドの場合には、図１５及び図１６に示すように、受光素子チップ１４には、例えば３λ／４（λ：スケールピッチ）のピッチで、Ａ，ＢＢ，ＡＢ，Ｂ相の４相出力が得られるようにフォトダイオードＰＤをアレイ配列する。そして、シリコン基板１１の底部には、図１５に示すように、受光素子チップ１４に対向する受光窓１９を形成すればよい。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、凹部底部から上面までの配線層の形成に、配線埋め込み用溝を形成してこれに導体層を埋め込む方法を採用して、実装用基台の凹部の段差が大きい場合にも、確実に配線層を形成することが可能になる。そしてこの様な実装用基台に半導体素子をフリップチップ実装することより、機械的信頼性及び電気的性能の優れた機能デバイスユニットを得ることができる
。
【図面の簡単な説明】
【図１】 従来の半導体素子実装構造を示す断面図である。
【図２】 この発明の実施の形態による半導体素子実装の構造を示す断面図である。
【図３Ａ】 同実施の形態の実装用基台の凹部加工工程を示す斜視図である。
【図３Ｂ】 図３ＡのＩ−Ｉ’断面図である。
【図４Ａ】 同実施の形態の実装用基台の絶縁層堆積工程を示す斜視図である。
【図４Ｂ】 図４ＡのＩ−Ｉ’断面図である。
【図５Ａ】 同実施の形態の実装用基台の平坦化工程を示す斜視図である。
【図５Ｂ】 図５ＡのＩ−Ｉ’断面図である。
【図６Ａ】 同実施の形態の実装用基台のリソグラフィ工程と絶縁層エッチング工程を示す斜視図である。
【図６Ｂ】 図６ＡのＩ−Ｉ’断面図である。
【図７Ａ】 同実施の形態の実装用基台の配線層形成工程を示す斜視図である。
【図７Ｂ】 図７ＡのＩ−Ｉ’断面図である。
【図８Ａ】 同実施の形態の実装用基台のリフトオフ工程を示す斜視図である。
【図８Ｂ】 図８ＡのＩ−Ｉ’断面図である。
【図９Ａ】 光学式エンコーダのセンサヘッドに適用した実施の形態の実装用基台を示す斜視図である。
【図９Ｂ】 図９ＡのＩ−Ｉ’断面図である。
【図１０Ａ】 同実装用基台の凹部底部にスリットを加工した構造を示す斜視図である。
【図１０Ｂ】 図１０ＡのＩ−Ｉ’断面図である。
【図１１Ａ】 同実装用基台に受光ＩＣを搭載したセンサヘッド構造を示す斜視図である。
【図１１Ｂ】 図１１ＡのＩ−Ｉ’断面図である。
【図１２】 他の実施の形態によるハイブリッド型光学検出器ユニットを示す斜視図である。
【図１３】 シリコン基板を用いた実装用基台の好ましい構成を示す図である。
【図１４】 図１１Ａ及び図１１Ｂに示すスリット１６による光学格子と、受光素子チップ１４のフォトダイオードの配置関係を示す図である。
【図１５】 他のセンサヘッドに適用した場合の図１１Ｂに対応する断面図である。
【図１６】 図１５の受光素子チップ１４のフォトダイオードアレイ構成を示すレイアウトである。
【符号の説明】
１０…実装用基台、１１…シリコン基板、１２…凹部、１２…配線層、１４…半導体素子チップ、１５…バンプ、１６…スリット、１７…樹脂層、１８…絶縁膜、２１…絶縁層、２２…レジストマスク、２３…配線埋め込み用溝、２４…Ａｌ層。
【発明の属する技術分野】
この発明は、半導体素子を実装して構成される機能デバイスユニットとその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＥＭＳ（Micro Electro Mechanical Systems）技術の進歩に伴い、各種機能デバイスの複合化が進んでいる。半導体素子をはじめとする各種機能デバイスは、理想的には同一基板内にモノリシックに集積することが望ましい。しかし実際には、各機能デバイスの電磁気的特性や機械的特性を考慮すると、モノリシックに集積できない場合も多い。この場合には、各機能デバイスをバッチ式に実装し、それらを更に複合化するハイブリッド実装が用いられる。
【０００３】
この様なハイブリッド実装の一例として、シリコン等の基台に凹部（キャビティ）を加工し、そのキャビティ内にＬＳＩ，発光ダイオード（ＬＥＤ），レーザダイオード（ＬＤ），フォトダイオード（ＰＤ）等の半導体素子を実装する構造がある。この実装構造は例えば、光学式エンコーダのセンサヘッド等に適用される。
【０００４】
図１は、その様な半導体素子の実装構造例を示している。シリコン基板１に加工された凹部（キャビティ）２に、半導体素子３が搭載される。半導体素子３の端子は、ボンディングワイヤ５によって、キャビティ２の外側の面に形成された端子バッド４に接続される。
【０００５】
【発明が解決しようとする課題】
図１に示す実装構造には、次のような問題がある。キャビティの段差が大きい場合には、ワイヤボンディングが難しいだけでなく、ワイヤが長いものとなる。従って振動等の外乱の影響を受けやすく、信頼性が低下する。電気的にもワイヤの大きな寄生容量の影響を受け、信号遅延等、性能劣化の原因となる。
【０００６】
この発明は、信頼性向上及び性能向上を可能とした機能デバイスユニットとその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る機能デバイスユニットは、表面に凹部が形成された絶縁性の基板と、前記基板の表面に、前記凹部の底面から側面を経て上面まで連続するようにパターン形成された配線層と、前記基板の前記凹部内にフリップチップ実装された半導体素子とを有することを特徴とする。
【０００８】
この発明によると、半導体素子の実装用基台には、凹部が形成され、この凹部の底面から側面を経て上面にまで連続する配線層が形成される。この実装用基台に半導体素子がフリップチップ実装される。従って、得られる機能デバイスユニットは、ワイヤボンディングによる従来の実装法によるものと異なり、機械的な外乱の影響を受けることなく、信頼性が高いものとなる。また電気的には、信号遅延等が小さくなり、高性能化が図られる。
【０００９】
この発明による機能デバイスは例えば、光学式エンコーダのセンサヘッドである。この場合、基板の凹部底部には光学格子を構成するスリットが加工され、半導体素子として受光素子チップが実装される。
【００１０】
この発明に係る機能デバイスユニットの実装用基台の製造方法は、絶縁性の基板の表面に凹部を形成する工程と、前記凹部に前記基板とは異種材料からなる絶縁層を平坦に埋め込む工程と、前記絶縁層の埋め込みにより平坦化された基板上に、前記絶縁層上から前記凹部の外側まで連続する配線埋め込み用溝が形成されたレジストマスクを形成する工程と、前記レジストマスクの溝に露出する前記絶縁層をエッチング除去する工程と、前記レジストマスクが残された基板に導体層を堆積して、前記溝内に前記基板の前記凹部底面から側面を経て上面まで連続する配線層を形成する工程と、前記レジストマスク及び絶縁層を順次除去する工程とを有することを特徴とする。
【００１１】
この発明の製造方法では、段差のある基板表面の配線層形成のために、絶縁層埋め込み工程と、リフトオフ工程とを用いている。即ち、凹部が形成された基板の表面を、絶縁層堆積により平坦化する。そして、平坦化された基板に、リソグラフィにより配線埋め込み用溝を形成してこれに導体層を埋め込む。導体層のパターニングは、下地の絶縁層及レジストマスクを除去する、いわゆるリフトオフによる。これにより、実装用基台の凹部の段差が大きい場合にも、確実に配線層を形成することが可能になる。
【００１２】
この発明に係る機能デバイスの製造方法は、絶縁性の基板の表面に凹部を形成する工程と、前記凹部に前記基板とは異種材料からなる絶縁層を平坦に埋め込む工程と、前記絶縁層の埋め込みにより平坦化された基板上に、前記絶縁層上から前記凹部の外側まで連続する配線埋め込み用溝を持つレジストマスクを形成する工程と、前記レジストマスクの溝に露出する前記絶縁層をエッチング除去する工程と、前記レジストマスクが残された基板に導体層を堆積して、前記溝内に前記基板の前記凹部底面から側面を経て上面まで連続する配線層を形成する工程と、前記レジストマスク及び絶縁層を順次除去する工程と、前記基板の凹部内に少なくとも一つの半導体素子をフリップチップ実装する工程とを有することを特徴とする。
【００１３】
この発明の方法によると、半導体素子を配線層が形成された基板凹部にフリップチップ実装することにより、信頼性が高く且つ高性能の機能デバイスユニットが得られる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図２は、この発明の実施の形態による機能デバイスユニットの断面構造を示している。実装用基台１０は、高比抵抗で実質的に絶縁性であるシリコン基板１１を用いて作られている。シリコン基板１１の表面には凹部１２が形成され、この凹部１２の底面１２ａから側面１２ｂを経て上面にまで連続する配線層１３が形成されている。この様な実装用基台１０に、半導体素子チップ１４がフリップチップ実装されている。即ち半導体素子チップ１４は、その表面に配置された端子パッドがバンプ１５を介して配線層１３の凹部底面１２ａにある端部に接続されるように、フェースダウンボンディングされている。
【００１５】
この実施の形態の実装用基板１０は、上述のように、凹部１２の底面１２ａから上面にまで連続する配線層１３が形成されている。この様な配線層１３は、凹部１２の段差が大きい場合、通常のリソグラフィ工程を利用した導体層のパターニング法では形成が困難である。そこでこの実施の形態では、この様な実装用基台１０を次の方法で形成する。図３Ａ，図３Ｂ〜図８Ａ，図８Ｂがその製造工程を示す斜視図とそのＩ−Ｉ’断面図である。
【００１６】
図３Ａ及び図３Ｂに示すように、まずシリコン基板１１に異方性エッチングにより凹部１２を加工する。凹部１２は、実装すべき半導体素子チップの厚み以上の段差のくぼみである。具体的にこの凹部１２の加工には、ＫＯＨ，ＴＭＡＨ，ＥＤＰ等の水溶液を用いたウェットエッチングを利用する。或いは、ＩＣＰ等の高密度プラズマエッチングを利用することもできる。このとき、凹部１２の側面１２ｂがテーパ面となるように、また凹部１２の底面１２ａは後に導体層を成膜するに支障のない面粗さとなるように、加工条件を選択する。
【００１７】
次に、図４Ａ及び図４Ｂに示すように、基板１１の全面に基板１１とは異種材料の絶縁層２１を形成する。具体的には、絶縁層２１として、スピンコートにより形成される有機絶縁層（樹脂層，フォトレジスト層等）或いはＣＶＤやスパッタで形成される無機絶縁層（ＳｉＯ2層、ＳｉＮ層等）を用いることができる。特にこの絶縁層材料としては、凹部に均一性よく埋め込むことが可能であり且つ、Ｏ2プラズマエッチングで除去が容易であるものが望ましく、この観点から塗布型絶縁層であるＳＯＧ層が最適である。
【００１８】
続いて、ＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁層２１を研磨し、図５Ａ及び図５Ｂに示すように、凹部１２に絶縁層２１が平坦に埋め込まれた状態を形成する。このとき、絶縁層２１が凹部１２のエッジでめくれ上がることがないように、ＣＭＰ条件を最適設定し、絶縁層２１の面位置が丁度基板１１の凹部１２の外側の面と一致するようにする。
【００１９】
その後、図６Ａ及び図６Ｂに示すように、平坦化された基板上に、リソグラフィにより、レジストマスク２２をパターン形成し、このレジストマスク２２を利用して絶縁層２１をエッチングする。レジストマスク２２は、Ｓｉ含有レジストのように、Ｏ2プラズマ耐性の優れたものを用いる。図示のようにレジストマスク２２は、後に形成すべき配線パターンに対応する配線埋め込み用溝２３が形成されたものとする。配線埋め込み用溝２３は、凹部１２の段差をまたぐパターンを有する。この溝２３に露出する絶縁層２１をほぼ垂直にエッチングする。
【００２０】
この絶縁層エッチングには、シリコン基板１１に対して選択比の大きいエッチング条件を用いる。具体的には例えば、Ｏ2プラズマを用いた反応性イオンエッチング（ＲＩＥ）を利用する。これにより、基板１１を殆どエッチングすることなく、溝２３に露出した絶縁層２１のみを除去することができる。凹部１２が例えば数百μｍ程度と深い場合には、誘導結合プラズマを利用した低圧力の反応性イオンエッチング（ＩＣＰ・ＲＩＥ）等を利用することが有効である。
【００２１】
次に、レジストマスク２２を残したまま、図７Ａ及び図７Ｂに示すように、導体層としてＡｌ層２４を堆積する。このとき、レジストマスク２２の溝２３を通して成膜されたＡｌ層２４は、凹部１２の段差を横切るような、即ち凹部１２の底面１２ａから側面１２ｂを通り上面にまで連続する配線層１３となる。Ａｌ層２４の堆積には、ステップカバレージ（段差被覆性）の良好なスパッタ法やＣＶＤ法を用いてもよいが、凹部１２の側面にあまり厚くＡｌ層２４が堆積されると、その後の絶縁層２１のエッチング除去に支障をきたすおそれがある。従って、凹部１２の側面１２ｂには配線層として必要最小限の層厚のＡｌ層が形成されるように、堆積条件を選択することが好ましい。
【００２２】
その後、図８Ａ及び図８Ｂに示すように、レジストマスク２２を除去することにより、その上の不要なＡｌ層２４を同時にリフトオフする。更に凹部２１内に残されている絶縁層２１をエッチングにより除去して、実装用基台１０が完成する。絶縁層２１が有機絶縁膜の場合、有機溶剤を用いれば、他の部分をエッチングすることなく簡単に除去することができる。
【００２３】
以上のようにこの実施の形態の方法によると、段差の大きい凹部１２の底面１２ａから側面１２ｂを経て上面にまで連続する配線層１３を形成した実装用基台１０を作ることができる。この様な実装用基台１０に、図２に示すように半導体素子１４をフリップチップ実装することにより、機械的信頼性及び電気的性能が優れた機能デバイスユニットが得られる。
【００２４】
この発明が適用される具体的な機能デバイスとして例えば、光学式エンコーダのセンサヘッド（ピックアップ）がある。この場合、半導体素子チップ１４は、受光素子チップとなる。光学式エンコーダのセンサヘッドに適用した場合の具体的な構成を、図９Ａ，９Ｂ〜図１１Ａ，１１Ｂを用いて説明する。図９Ａ及び図９Ｂは、先に説明した製造工程に従って配線層１３が形成された実装用基台１０の斜視図とそのＩ−Ｉ’断面図を示している。
【００２５】
この後、図１０Ａ及び図１０Ｂに示すように、実装用基台１０の裏面側から、リソグラフィとＩＣＰ加工によって、凹部１２の底に残るシリコン基板１１を貫通する複数のスリット１６を形成する。図１０Ａ及び図１０Ｂは、図９Ａ及び図９Ｂを表裏反転して示している。このスリット１６は、実装用基台１０に搭載される受光ＩＣの受光面の前方に配置されてスケールからの透過光又は反射光を変調して受光素子に導く光学格子（インデックス格子）を構成するものである。
【００２６】
この後、図１１Ａ及び図１１Ｂに示すように、半導体素子１４として受光素子チップを、その受光面をスリット１６側に向けてフリップチップ実装する。受光素子チップは、好ましくは受光信号を処理する信号処理回路を含むものとする。また好ましくは、搭載された半導体素子１４は、図１１Ｂに示したように、樹脂１７により封止する。
この様にして、薄く且つ高信頼性の光学式エンコーダのセンサヘッドを得ることができる。
【００２７】
この発明は、上記実施の形態に限られるわけではなく、ＬＳＩチップやＬＥＤチップ，ＬＤチップ等を同様の構造で実装する場合にもこの発明を適用することができる。また上の実施の形態では、一つの半導体素子チップが実装された例を示したが、複数の素子が実装されるハイブリッド型デバイスにも同様にこの発明を適用できる。
【００２８】
例えば、図１２は、ハイブリッド型光学検出器ユニットに適用した例である。
実装用基台１０は、上記各実施の形態と同様の構造を有し、同様の製造工程で作られる。この実装用基台１０に、面発光型の半導体発光素子チップ（例えばＬＥＤチップ）３１、半導体受光素子チップ（例えば受光ＩＣチップ）３２、更に受光素子チップ３２から出力される受光信号を処理する信号処理ＩＣチップ３３がフリップチップ実装される。凹部１２の底部のＬＥＤチップ３１及び受光ＩＣチップ３２が搭載される部分には予め送光及び受光窓が開けられているものとする。素子が実装された凹部２１は、一点鎖線で示したようにカバー３４で覆われる。
この様にして、コンパクトにハイブリッド化した光学検出器ユニットが得られる。
【００２９】
上記実施の形態では、実装基台材料として高比抵抗のシリコン基板１１を用いたが、配線層１３間のリークが無視できない場合には、図１３に示すように、シリコン基板１１の表面に絶縁膜１８を形成すればよい。具体的に絶縁膜１８としては、熱酸化によるシリコン酸化膜が用いられる。即ちシリコン基板１１に凹部を形成した後に、基板全体を熱酸化して、シリコン酸化膜を形成すればよい。但し絶縁膜１８は、基板全体を覆うことは必ずしも必要ではなく、少なくとも凹部１２の底面１２ａ、側面１２ｂ及び上面を覆うものとであればよい。
【００３０】
この様に絶縁膜１８で覆われたシリコン基板１１に、先の実施の形態と同様の工程で配線層１３を形成する。この様な絶縁膜１８を形成すると、図１０Ａ及び図１０Ｂに示すようなスリット１６の形成工程で、絶縁膜１７をシリコンエッチングのマスクとして利用することができる。
【００３１】
またシリコン基板１１の他に、他の適当な絶縁性の基板を用いることができる。配線層としてもＡｌ以外の適当な導体材料を用いることが可能である。
【００３２】
図１１Ａ及び図１１Ｂに示すセンサヘッドは、受光素子チップ１４の前方に、基板１１を加工したスリット１６による光学格子（インデックス格子）を配置している。この場合例えばＡ，ＡＢ，Ｂ，ＢＢの４相変位信号を発生させるためには、図１４に示すように、スリット１６により、Ａ，ＡＢ，Ｂ，ＢＢ相用のインデックス格子１６Ａ，１６ＡＢ，１６Ｂ，１６ＢＢを形成すると共に、受光素子チップ１４には、各インデックス格子１６Ａ，１６ＡＢ，１６Ｂ，１６ＢＢに対応した位置に４個のフォトダイオードＰＤ１〜ＰＤ４を設ければよい。
【００３３】
これに対して、受光側にインデックス格子を用いないセンサヘッドの場合には、図１５及び図１６に示すように、受光素子チップ１４には、例えば３λ／４（λ：スケールピッチ）のピッチで、Ａ，ＢＢ，ＡＢ，Ｂ相の４相出力が得られるようにフォトダイオードＰＤをアレイ配列する。そして、シリコン基板１１の底部には、図１５に示すように、受光素子チップ１４に対向する受光窓１９を形成すればよい。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、凹部底部から上面までの配線層の形成に、配線埋め込み用溝を形成してこれに導体層を埋め込む方法を採用して、実装用基台の凹部の段差が大きい場合にも、確実に配線層を形成することが可能になる。そしてこの様な実装用基台に半導体素子をフリップチップ実装することより、機械的信頼性及び電気的性能の優れた機能デバイスユニットを得ることができる
。
【図面の簡単な説明】
【図１】 従来の半導体素子実装構造を示す断面図である。
【図２】 この発明の実施の形態による半導体素子実装の構造を示す断面図である。
【図３Ａ】 同実施の形態の実装用基台の凹部加工工程を示す斜視図である。
【図３Ｂ】 図３ＡのＩ−Ｉ’断面図である。
【図４Ａ】 同実施の形態の実装用基台の絶縁層堆積工程を示す斜視図である。
【図４Ｂ】 図４ＡのＩ−Ｉ’断面図である。
【図５Ａ】 同実施の形態の実装用基台の平坦化工程を示す斜視図である。
【図５Ｂ】 図５ＡのＩ−Ｉ’断面図である。
【図６Ａ】 同実施の形態の実装用基台のリソグラフィ工程と絶縁層エッチング工程を示す斜視図である。
【図６Ｂ】 図６ＡのＩ−Ｉ’断面図である。
【図７Ａ】 同実施の形態の実装用基台の配線層形成工程を示す斜視図である。
【図７Ｂ】 図７ＡのＩ−Ｉ’断面図である。
【図８Ａ】 同実施の形態の実装用基台のリフトオフ工程を示す斜視図である。
【図８Ｂ】 図８ＡのＩ−Ｉ’断面図である。
【図９Ａ】 光学式エンコーダのセンサヘッドに適用した実施の形態の実装用基台を示す斜視図である。
【図９Ｂ】 図９ＡのＩ−Ｉ’断面図である。
【図１０Ａ】 同実装用基台の凹部底部にスリットを加工した構造を示す斜視図である。
【図１０Ｂ】 図１０ＡのＩ−Ｉ’断面図である。
【図１１Ａ】 同実装用基台に受光ＩＣを搭載したセンサヘッド構造を示す斜視図である。
【図１１Ｂ】 図１１ＡのＩ−Ｉ’断面図である。
【図１２】 他の実施の形態によるハイブリッド型光学検出器ユニットを示す斜視図である。
【図１３】 シリコン基板を用いた実装用基台の好ましい構成を示す図である。
【図１４】 図１１Ａ及び図１１Ｂに示すスリット１６による光学格子と、受光素子チップ１４のフォトダイオードの配置関係を示す図である。
【図１５】 他のセンサヘッドに適用した場合の図１１Ｂに対応する断面図である。
【図１６】 図１５の受光素子チップ１４のフォトダイオードアレイ構成を示すレイアウトである。
【符号の説明】
１０…実装用基台、１１…シリコン基板、１２…凹部、１２…配線層、１４…半導体素子チップ、１５…バンプ、１６…スリット、１７…樹脂層、１８…絶縁膜、２１…絶縁層、２２…レジストマスク、２３…配線埋め込み用溝、２４…Ａｌ層。
Claims (15)
- 表面に凹部が形成された絶縁性の基板と、
前記基板の表面に、前記凹部の底部から側面を経て上面まで連続するようにパターン形成された配線層と、
前記基板の前記凹部内にフリップチップ実装された半導体素子と
を有し、
前記半導体素子は受光素子チップであり、
前記基板の前記凹部の底部には、前記受光素子チップの受光面に対向する光学格子を構成する複数のスリットが形成された光学式エンコーダのセンサヘッドを構成する
ことを特徴とする機能デバイスユニット。 - 表面に凹部が形成された絶縁性の基板と、
前記基板の表面に、前記凹部の底部から側面を経て上面まで連続するようにパターン形成された配線層と、
前記基板の前記凹部内にフリップチップ実装された半導体素子と
を有し、
前記半導体素子は受光素子アレイが形成された受光素子チップであり、
前記基板の前記凹部の底部には、前記受光素子チップの受光面に対向する受光窓が開けられた光学式エンコーダのセンサヘッドを構成する
ことを特徴とする機能デバイスユニット。 - 前記基板はシリコン基板であり、その少なくとも凹部の底面、側面及び上面に絶縁膜が形成されている
ことを特徴とする請求項１又は２記載の機能デバイスユニット。 - 前記半導体素子は、樹脂封止されている
ことを特徴とする請求項１又は２記載の機能デバイスユニット。 - 表面に凹部が形成された絶縁性の基板と、
前記基板の表面に、前記凹部の底部から側面を経て上面まで連続するようにパターン形成された配線層と、
前記基板の前記凹部内にフリップチップ実装された半導体素子と
を有し、
前記基板の前記凹部内に、半導体発光素子チップ、受光素子チップ、及び受光素子チップの出力信号を処理する信号処理ＩＣチップがフリップチップ実装されてハイブリッド型光検出器ユニットを構成する
ことを特徴とする機能デバイスユニット。 - 絶縁性の基板の表面に凹部を形成する工程と、
前記凹部に前記基板とは異種材料からなる絶縁層を平坦に埋め込む工程と、
前記絶縁層の埋め込みにより平坦化された基板上に、前記絶縁層上から前記凹部の外側まで連続する配線埋め込み用溝が形成されたレジストマスクを形成する工程と、
前記レジストマスクの溝に露出する前記絶縁層をエッチング除去する工程と、
前記レジストマスクが残された基板に導体層を堆積して、前記溝内に前記基板の前記凹部底面から側面を経て上面まで連続する配線層を形成する工程と、
前記レジストマスク及び絶縁層を順次除去する工程と
を有することを特徴とする機能デバイスユニットの実装用基台の製造方法。 - 前記基板がシリコン基板であり、前記凹部を形成した後に、熱酸化によりシリコン酸化膜を形成する工程を有する
ことを特徴とする請求項６記載の実装用基台の製造方法。 - 前記絶縁層が有機絶縁層である
ことを特徴とする請求項６記載の実装用基台の製造方法。 - 前記絶縁層が無機絶縁層である
ことを特徴とする請求項６記載の実装用基台の製造方法。 - 絶縁性の基板の表面に凹部を形成する工程と、
前記凹部に前記基板とは異種材料からなる絶縁層を平坦に埋め込む工程と、
前記絶縁層の埋め込みにより平坦化された基板上に、前記絶縁層上から前記凹部の外側まで連続する配線埋め込み用溝を持つレジストマスクを形成する工程と、
前記レジストマスクの溝に露出する前記絶縁層をエッチング除去する工程と、
前記レジストマスクが残された基板に導体層を堆積して、前記溝内に前記基板の凹部底面から側面を経て上面まで連続する配線層を形成する工程と、
前記レジストマスク及び絶縁層を順次除去する工程と、
前記基板の凹部内に少なくとも一つの半導体素子をフリップチップ実装する工程と
を有することを特徴とする機能デバイスユニットの製造方法。 - 前記基板がシリコン基板であり、前記凹部を形成した後のシリコン基板に、熱酸化によりシリコン酸化膜を形成する工程を有する
ことを特徴とする請求項１０記載の機能デバイスユニットの製造方法。 - 前記絶縁層が有機絶縁層である
ことを特徴とする請求項１０記載の機能デバイスユニットの製造方法。 - 前記絶縁層が無機絶縁層である
ことを特徴とする請求項１０記載の機能デバイスユニットの製造方法。 - 前記機能デバイスユニットが光学式エンコーダのセンサヘッドであり、前記半導体素子が受光素子チップであって、
前記配線層が形成された基板の凹部底部に、前記半導体素子を実装する前に、光学格子を構成するスリットを加工する工程を有する
ことを特徴とする請求項１０記載の機能デバイスユニットの製造方法。 - 前記機能デバイスユニットが光学式エンコーダのセンサヘッドであり、前記半導体素子が受光素子アレイが形成された受光素子チップであって、
前記配線層が形成された基板の凹部底部に、前記半導体素子を実装する前に、前記受光窓を形成する工程を有する
ことを特徴とする請求項１０記載の機能デバイスユニットの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001137735A JP4555504B2 (ja) | 2000-05-11 | 2001-05-08 | 機能デバイスユニット及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000138818 | 2000-05-11 | ||
| JP2000-138818 | 2000-05-11 | ||
| JP2001137735A JP4555504B2 (ja) | 2000-05-11 | 2001-05-08 | 機能デバイスユニット及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002033410A JP2002033410A (ja) | 2002-01-31 |
| JP4555504B2 true JP4555504B2 (ja) | 2010-10-06 |
Family
ID=26591699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001137735A Expired - Fee Related JP4555504B2 (ja) | 2000-05-11 | 2001-05-08 | 機能デバイスユニット及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4555504B2 (ja) |
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