JP6557481B2

JP6557481B2 - 電子装置

Info

Publication number: JP6557481B2
Application number: JP2015036523A
Authority: JP
Inventors: 勇西村; 秀彰 ▲柳▼田; 保博不破
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2015-02-26
Filing date: 2015-02-26
Publication date: 2019-08-07
Anticipated expiration: 2035-02-26
Also published as: JP2016157900A

Description

本発明は、電子装置に関する。

外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の電子素子が内蔵されている。これらの電子素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の電子素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の電子素子は、封止樹脂によって覆われる。封止樹脂は、これらの電子素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。当該電子装置においては、前記電子素子が適切に支持されることが重要である。なお、電子装置に関する文献としては、特許文献１が挙げられる。

特開２０１２−９９６７３号公報

本発明は、上記した事情のもとで考え出されたものであって、電子素子を適切に支持することが可能な電子装置を提供することをその課題とする。

本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された電子素子と、前記電子素子に導通する導電層と、前記基板と前記導電層との間に介在する絶縁層と、を備え、前記基板には、前記主面から凹み且つ厚さ方向を向く素子配置用凹部底面を有する素子配置用凹部と、前記素子配置用凹部底面から凹み接合補助凹部内面を有する接合補助凹部と、が形成されており、前記絶縁層は、前記接合補助凹部内面の少なくとも一部を覆う接合補助凹部内面絶縁部を有しており、前記導電層は、前記接合補助凹部内面絶縁部上に積層された接合補助凹部内面導電部を有しており、前記接合補助凹部に充填され、且つ前記接合補助凹部導電部と前記電子素子とを接合する導電性接合材を備える。

本発明の好ましい実施の形態においては、前記接合補助凹部内面は、厚さ方向を向く接合補助凹部底面と、この接合補助凹部底面と前記素子配置用凹部底面とを繋ぐ接合補助凹部側面と、を有している。

本発明の好ましい実施の形態においては、前記接合補助凹部側面は、前記厚さ方向に対し傾斜している。

本発明の好ましい実施の形態においては、前記接合補助凹部底面に対する前記接合補助凹部側面の角度は、５５度である。

本発明の好ましい実施の形態においては、前記素子配置用凹部は、前記素子配置用凹部底面から起立する素子配置用凹部側面を有する。

本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している。

本発明の好ましい実施の形態においては、前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である。

本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記主面に繋がっている。

本発明の好ましい実施の形態においては、前記基板は、半導体材料の単結晶よりなる。

本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。

本発明の好ましい実施の形態においては、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。

本発明の好ましい実施の形態においては、前記主面は、（１００）面である。

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部底面に形成された素子配置用凹部パッドを含んでおり、前記素子配置用凹部パッドに搭載された補助電子素子を備えている。

本発明の好ましい実施の形態においては、前記電子素子の材質と前記基板の材質との熱膨張係数の差が、前記補助電子素子の材質と前記基板の材質との熱膨張係数の差よりも大である。

本発明の好ましい実施の形態においては、前記電子素子は、前記補助電子素子よりも体積が大である。

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部底面に形成され、且つ前記接合補助凹部を囲むとともに前記接合補助凹部内面導電部に繋がる接合補助凹部包囲部を含み、前記絶縁層および前記導電層上に積層され、且つ前記接合補助凹部包囲部の一部を露出させる開口を有する絶縁被覆層を備える。

本発明の好ましい実施の形態においては、前記絶縁被覆層は、前記導電層よりも溶融状態の前記導電性接合材に対する濡れ性が低い材料からなる。

本発明の好ましい実施の形態においては、前記絶縁被覆層は、半導体化合物からなる。

本発明の好ましい実施の形態においては、半導体化合物は、ＳｉＮである。

本発明の好ましい実施の形態においては、前記絶縁被覆層は、ポリイミド樹脂からなる。

本発明の好ましい実施の形態においては、前記絶縁被覆層の前記開口の内端縁は、厚さ方向視において前記導電層の前記接合補助凹部包囲部に内包されている。

本発明の好ましい実施の形態においては、前記導電層は、前記主面に形成された主面連絡部を有する。

本発明の好ましい実施の形態においては、前記主面連絡部に繋がる主面電極パッドを備える。

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部底面に形成され、且つ前記接合補助凹部内面導電部に繋がる素子配置用凹部底面連絡部を有する。

本発明の好ましい実施の形態においては、前記導電部は、前記素子配置用凹部側面に形成され、且つ前記主面連絡部と前記素子凹部底面連絡部とを繋ぐ素子配置用凹部側面連絡部を有する。

本発明の好ましい実施の形態においては、前記厚さ方向において前記素子配置用凹部とは反対側を向くシールチップ主面と、該シールチップ主面とは反対側を向くシールチップ裏面とを有するとともに、前記主面側において前記素子配置用凹部の少なくとも一部を覆うシールチップを備える。

本発明の好ましい実施の形態においては、前記シールチップは、前記主面に接合されている。

本発明の好ましい実施の形態においては、前記シールチップは、Ｓｉからなる。

本発明の好ましい実施の形態においては、前記シールチップ主面に形成されたシールチップ電極パッドを備える。

本発明の好ましい実施の形態においては、前記シールチップは、前記シールチップ裏面から前記シールチップ主面に向かうほど前記厚さ方向視において内方に位置するように傾いたシールチップ側面を有しており、前記導電層は、前記シールチップ側面に形成されたシールチップ側面連絡部を含む。

本発明の好ましい実施の形態においては、前記シールチップ側面連絡部は、前記主面の端縁に到達している。

本発明の好ましい実施の形態においては、前記導電層は、前記基板の前記主面に形成され、且つ前記シールチップ側面連絡部に接する主面連絡部を含む。

本発明の好ましい実施の形態においては、前記素子配置用凹部には、空隙領域が設けられている。

本発明の好ましい実施の形態においては、前記空隙領域は、前記電子素子に接している。

本発明の好ましい実施の形態においては、前記電子素子と前記シールチップとは、前記空隙領域を介して離間している。

本発明の好ましい実施の形態においては、前記素子配置用凹部のすべてを、前記空隙領域が占めている。

本発明の好ましい実施の形態においては、前記素子配置用凹部の少なくとも一部を占める封止樹脂部を備える。

本発明の好ましい実施の形態においては、前記封止樹脂部は、前記電子素子に接している。

本発明の好ましい実施の形態においては、前記封止樹脂部は、前記電子素子のすべてを覆っている。

本発明の好ましい実施の形態においては、前記節樹脂部は、前記素子配置用凹部のすべてを占める。

本発明によれば、前記電子素子を支持する前記導電性接合材は、前記接合補助凹部を埋める構成とされている。前記接合補助凹部は、前記素子配置用凹部底面から凹んでいるため、前記導電性接合材の厚さは、前記接合補助凹部の深さ分厚くなる。前記導電性接合材が厚いほど、前記基板と前記電子素子との間に応力が生じた場合、この応力を緩和する機能を果たす。したがって、前記電子素子と前記導電性接合材との剥離等を防止可能であり、前記電子素子をより適切に支持することができる。

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態に基づく電子装置を示す断面図である。図１の電子装置を示す要部拡大断面図である。図１の電子装置の基板を示す平面図である。図１の電子装置の基板、導電層および絶縁被覆層を示す要部拡大平面図である。図１の電子装置の製造方法の一例を示す断面図である。図１の電子装置の製造方法の一例を示す断面図である。図１の電子装置の製造方法の一例を示す断面図である。図１の電子装置の製造方法の一例を示す断面図である。図１の電子装置の製造方法の一例を示す断面図である。図１の電子装置の製造方法の一例を示す断面図である。図１の電子装置の製造方法の一例を示す断面図である。図１の電子装置の製造方法の一例を示す断面図である。本発明の第２実施形態に基づく電子装置を示す断面図である。図１４の電子装置の電子装置を示す要部拡大断面図である。本発明の第３実施形態に基づく電子装置を示す断面図である。

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。

図１および図２は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、主面電極パッド３４２、絶縁被覆層５、封止樹脂部６および電子素子７１を備えている。図１は電子装置Ａ１を示す断面図である。図２は、電子装置Ａ１を示す要部拡大断面図である。また、図３は、基板１を示す平面図である。図４は、基板１、導電層３および絶縁被覆層５を示す要部拡大平面図である。

基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７１が配置されている。

基板１は、主面１１１と、裏面１１２と、を有する。

主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。

裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。

基板１には、図３に示すように、素子配置用凹部１４および複数の接合補助凹部１８が形成されている。

素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７１が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。

素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。

素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。

素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。

接合補助凹部１８は、素子配置用凹部底面１４２から凹んでいる。接合補助凹部１８の深さ（素子配置用凹部底面１４２と後述の接合補助凹部底面１８２との、厚さ方向における離間寸法）は、たとえば、５〜５０μｍである。接合補助凹部１８は、厚さ方向視において矩形状である。接合補助凹部１８の形状は、主面１１１として（１００）面を採用したことに依存している。

接合補助凹部１８は、接合補助凹部内面１８１を有している。接合補助凹部内面１８１は、接合補助凹部底面１８２および接合補助凹部底面１８２からなる。

接合補助凹部底面１８２は、基板１の厚さ方向において主面１１１と同じ側を向く。素接合補助凹部底面１８２は、厚さ方向視において矩形状である。接合補助凹部底面１８２は、厚さ方向に直交する面である。

接合補助凹部側面１８３は、接合補助凹部底面１８２から起立する。接合補助凹部側面１８３は、接合補助凹部底面１８２につながっている。接合補助凹部側面１８３は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する接合補助凹部側面１８３の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。接合補助凹部側面１８３は、４つの平坦面を有している。

絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ₂あるいはＳｉＮよりなる。

絶縁層２は、凹部内面絶縁部２１、接合補助凹部内面絶縁部２２および裏面側絶縁部２４を有する。

凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ₂よりなる。

接合補助凹部内面絶縁部２２は、基板１の接合補助凹部１８に形成されている。本実施形態では、接合補助凹部内面絶縁部２２は、接合補助凹部内面１８１の接合補助凹部底面１８２および接合補助凹部側面１８３のすべてに形成されている。接合補助凹部内面絶縁部２２は、たとえば熱酸化によって形成されている。接合補助凹部内面絶縁部２２は、たとえば、ＳｉＯ₂よりなる。

裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ₂よりなる。本実施形態においては、裏面側絶縁部２４は、裏面１１２のすべてを覆っている。

導電層３は、電子素子７１に導通する。導電層３は、電子素子７１に入出力する電流経路を構成するためのものである。導電層３は、主面１１１、素子配置用凹部側面１４１、素子配置用凹部底面１４２および接合補助凹部内面１８１に形成されている。

導電層３は、シード層３１およびメッキ層３２を含む。

シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。

メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。

導電層３は、接合補助凹部内面導電部３４、接合補助凹部包囲部３５、素子配置用凹部底面連絡部３６、主面連絡部３８および素子配置用凹部側面連絡部３９を含む。

接合補助凹部内面導電部３４は、接合補助凹部１８に設けられており、接合補助凹部内面絶縁部２２上に形成されている。接合補助凹部内面導電部３４は、接合補助凹部１８の接合補助凹部内面１８１の少なくとも一部を覆うものであり、本実施形態においては、接合補助凹部内面１８１のすべてを覆う接合補助凹部内面絶縁部２２のすべてを覆っている。接合補助凹部内面導電部３４は、電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。

接合補助凹部包囲部３５は、素子配置用凹部底面１４２に形成され、且つ接合補助凹部１８を囲むとともに接合補助凹部内面導電部３４に繋がる。また、接合補助凹部包囲部３５は、素子配置用凹部内面絶縁部２１上に積層されている。本実施形態においては、図４に示すように、接合補助凹部包囲部３５は、接合補助凹部１８を全周にわたって囲んでいる。また、接合補助凹部内面導電部３４のすべての外縁は、接合補助凹部包囲部３５の内縁と一致している。

素子配置用凹部底面連絡部３６は、素子配置用凹部１４の素子配置用凹部底面１４２に形成されており、素子配置用凹部内面絶縁部２１上に積層されている。素子配置用凹部底面連絡部３６は、接合補助凹部包囲部３５と繋がっており、且つ素子配置用凹部底面１４２の外縁に到達している。

主面連絡部３８は、基板１の主面１１１に形成されており、絶縁層２のうち主面１１１を覆う部分に積層されている。主面連絡部３８は、素子配置用凹部１４の素子配置用凹部側面１４１の外縁に到達している。

素子配置用凹部側面連絡部３９は、基板１の素子配置用凹部１４の素子配置用凹部側面１４１に形成されており、素子配置用凹部内面絶縁部２１上に積層されている。素子配置用凹部側面連絡部３９は、素子配置用凹部底面連絡部３６と主面連絡部３８とを繋いでいる。

主面電極パッド３４２は、基板１の主面１１１に形成されており、主面連絡部３８のうち封止樹脂部６から露出する部分に接している。より具体的には、主面電極パッド３４２は、導電層３の主面連絡部３８に接しており、且つ、電子素子７１に導通している。主面電極パッド３４２は、たとえば基板１の主面１１１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。

電子素子７１は、素子配置用凹部１４に配置されており、素子配置用凹部底面１４２よりも厚さ方向において主面１１１側に位置している。電子素子７１の一例としては、たとえばインダクタやキャパシタなどの受動素子が挙げられる。これらの受動素子は、基板１を構成する半導体とは異なる材質であるたとえば金属などからなる。このため、基板１と電子素子７１との熱膨張係数は、互いに相違する。あるいは、電子素子７１の他の例としては、集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）素子である。

電子素子７１は、導電性接合材７５を介して導電層３の接合補助凹部内面導電部３４に接合されている。導電性接合材７５は、導電性を有する材質からなり、図２に示すように、電子素子７１の電極７１１と導電層３の接合補助凹部内面導電部３４とを接合している。本実施形態においては、導電性接合材７５は、接合補助凹部内面導電部３４のすべてと接しており、接合補助凹部１８のすべてを埋めている。また、導電性接合材７５は、素子配置用凹部底面１４２よりも厚さ方向において主面１１１側に位置する部分を有している。導電性接合材７５の一例としては、たとえばハンダが挙げられる。

絶縁被覆層５は、絶縁層２および導電層３のほとんどを覆っている。絶縁被覆層５は、絶縁性材料からなる。溶融状態の導電性接合材７５に対する絶縁被覆層５濡れ性は、導電層３の当該濡れ性よりも低い。この絶縁性材料の一例を挙げると、たとえば半導体化合物であり、より具体的にはＳｉＮである。また、絶縁性材料の他の例としては、たとえばポリイミド樹脂が挙げられる。

絶縁被覆層５は、複数の開口５１を有している。図４に示すように、開口５１は、接合補助凹部包囲部３５の一部を露出させる。本実施形態においては、絶縁被覆層５の開口５１の内端縁は、厚さ方向視において導電層３の接合補助凹部包囲部３５に内包されている。

図２によく表れているように、導電性接合材７５の端縁は、絶縁被覆層５の開口５１の内端縁と一致している。すなわち、導電性接合材７５は、接合補助凹部内面導電部３４および接合補助凹部包囲部３５のうち絶縁被覆層５の開口５１から露出して部位のすべてに接している。また、導電性接合材７５は、絶縁被覆層５よりも厚さ方向において主面１１１側に突出している。

封止樹脂部６は、素子配置用凹部１４に充填され、電子素子７１を覆っている。封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。封止樹脂部６は、電子素子７１のすべてを覆っている。

図１に示すように、絶縁被覆層５のうち主面１１１を覆う部分には、主面連絡部３８を露出させる開口が設けられている。同様に、封止樹脂部６のうち主面１１１を覆う部分には、主面連絡部３８を露出させる開口が設けられている。これらの開口を通して、主面電極パッド３４２は、主面連絡部３８に接するように形成されている。

次に、電子装置Ａ１の製造方法の一例について、図５〜図１２を参照しつつ、以下に説明する。

まず、図５に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。

基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。

次いで、主面１１１をたとえば酸化させることによりＳｉＯ₂からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。

次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。

次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、素子配置用凹部１４が形成される。さらに、素子配置用凹部１４を覆うマスク層を形成し、このマスク層に複数の接合補助凹部１８に対応する矩形状の開口を形成する。次いでたとえばＫＯＨを用いた異方性エッチングを行う。これにより、図６に示すように、素子配置用凹部１４および複数の接合補助凹部１８が形成される。素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。接合補助凹部１８は、接合補助凹部底面１８２および接合補助凹部側面１８３からなる接合補助凹部内面１８１を有しており、素子配置用凹部底面１４２から凹んでいる。

次いで、図７に示すように、熱酸化させることにより、主面１１１、素子配置用凹部側面１４１、素子配置用凹部底面１４２および接合補助凹部内面１８１と裏面１１２とに、絶縁層２を形成する。この絶縁層２は、上述した凹部内面絶縁部２１および接合補助凹部内面絶縁部２２となる部分を含む。

次いで、図８に示すように、導電層３を形成する。導電層３の形成は、シード層３１およびメッキ層３２の形成を含む。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば接合補助凹部内面導電部３４、接合補助凹部包囲部３５、素子配置用凹部底面連絡部３６、主面連絡部３８および素子配置用凹部側面連絡部３９を含む形状とされている。

次いで、図９に示すように、絶縁被覆層５を形成する。絶縁被覆層５の形成は、たとえばＳｉＮなどの半導体化合物あるいはポリイミド樹脂を、スパッタリングやＣＶＤによって成膜することによって行う。また、この絶縁被覆層５には、複数の開口５１を形成する。開口５１は、接合補助凹部１８を囲む形状である。また、絶縁被覆層５には、主面連絡部３８の一部を露出させる開口を形成する。

次いで、図１０に示すように、接合補助凹部内面導電部３４と接合補助凹部包囲部３５のうち絶縁被覆層５の開口５１から露出する部分に、導電性ペースト７５Ａを塗布する。７５Ａは、たとえばハンダペーストである。

次いで、図１１に示すように、電子素子７１と搭載する。まず、上述した電子素子７１の電極７１１を導電性ペースト７５Ａに付着させるように電子素子７を素子配置用凹部１４内に配置する。次いで、リフロー炉内において加熱するなどにより、導電性ペースト７５Ａを硬化させる。これより、導電性接合材７５が形成され、電子素子７１が接合補助凹部内面導電部３４に接合される。なお、本方法に代えて、電子素子７１の電極７１１に、たとえばハンダボールを形成しておく手法を採用してもよい。ハンダボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７１を接合補助凹部内面導電部３４に載置する。

次いで、図１２に示すように、封止樹脂部６を形成する。封止樹脂部６の形成は、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂を含む液体樹脂材料を素子配置用凹部１４に注入し、これを硬化させることによって行う。また、封止樹脂部６には、主面連絡部３８の一部を露出させる開口を形成する。

次いで、主面電極パッド３４２を形成する。主面電極パッド３４２は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。

そして、基板１をたとえばダイサーによって切断するこれにより、図１および図２に示した電子装置Ａ１が得られる。

次に、電子装置Ａ１の作用について説明する。

本実施形態によれば、電子素子７１を支持する導電性接合材７５は、接合補助凹部１８を埋める構成とされている。接合補助凹部１８は、素子配置用凹部底面１４２からへこんでいるため、導電性接合材７５の厚さは、接合補助凹部１８の深さ分厚くなる。導電性接合材７５が厚いほど、基板１と電子素子７１との間に応力が生じた場合、この応力を緩和する機能を果たす。したがって、電子素子７１と導電性接合材７５との剥離等を防止可能であり、電子素子７１をより適切に支持することができる。

接合補助凹部１８の接合補助凹部内面１８１を構成する接合補助凹部底面１８２よび接合補助凹部側面１８３のすべてを接合補助凹部内面導電部３４が覆うことにより、導電性接合材７５によって接合補助凹部１８のすべてを埋めやすくなるという利点がある。

開口５１を有する絶縁被覆層５によって絶縁層２および導電層３を覆うことにより、電子装置Ａ１の製造においては、溶湯状態の導電性接合材７５は、開口５１内に留められる。このため、溶融状態の導電性接合材７５が不当に広がってしまうことにより、意図しない導通が生じてしまうことを防止することができる。また、溶融状態の導電性接合材７５の広がりを抑制することにより、導電性接合材７５の厚さをより厚くすることが可能である。これは、電子素子７１と導電性接合材７５との剥離防止等に好ましい。

電子素子７１は、素子配置用凹部１４に配置されている。このため、電子素子７１は、基板１の主面１１１に対して基板１の内部に位置することとなる。このため、電子装置Ａ１の使用時などにおいて、電子素子７１に外力が直接作用することを防止することが可能である。これは、電子素子７１を適切に支持するのに好ましい。また、電子素子７１を覆う封止樹脂部６を素子配置用凹部１４に充填するように形成することにより、電子素子７１をより確実に保護することができる。

主面１１１として（１００）面を選択し、上述したＫＯＨを用いた異方性エッチングを施すことにより、素子配置用凹部底面１４２および素子配置用凹部側面１４１は、非常に平滑な平面となっている。このような素子配置用凹部底面１４２および素子配置用凹部側面１４１は、接合補助凹部包囲部３５および素子配置用凹部底面連絡部３６や素子配置用凹部側面連絡部３９を形成するのに適しており、素子配置用凹部底面連絡部３６や素子配置用凹部側面連絡部３９が断線することなどを回避することができる。

主面１１１として（１００）面を選択し、上述したＫＯＨを用いた異方性エッチングを施すことにより、接合補助凹部内面１８１の接合補助凹部底面１８２および接合補助凹部側面１８３は、非常に平滑な平面となっている。このような接合補助凹部底面１８２および接合補助凹部側面１８３は、接合補助凹部内面導電部３４を形成するのに適しており、接合補助凹部内面導電部３４が断線することなどを回避することができる。

図１３〜図１５は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。

図１３および図１４は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、電子装置Ａ２における封止樹脂部６および主面電極パッド３４２を備えていない点と、シールチップ４おおびシールチップ電極パッド３４１を備えている点と、が電子装置Ａ２と異なっている。図１３は、電子装置Ａ２全体の断面図である。図１４は、電子装置Ａ２を示す要部拡大断面図である。

シールチップ４は、厚さ方向において主面１１１と同じ側を向くシールチップ主面４１およびシールチップ主面４１とは反対側を向くシールチップ裏面４２を有している。シールチップ４は、主面１１１側において素子配置用凹部１４の少なくとも一部を覆っている。本実施形態においては、シールチップ４は、素子配置用凹部１４のすべてを覆っている。シールチップ４は、たとえばＳｉからなる。また、シールチップ４には、電子装置Ａ２の機能の一部を果たす集積回路が作りこまれていてもよい。

シールチップ４は、シールチップ側面４３を有する。シールチップ側面４３は、シールチップ裏面４２からシールチップ主面４１に向かうほど厚さ方向視において内方に位置するように傾いている。シールチップ主面４１およびシールチップ裏面４２が（１００）面である場合シールチップ側面４３がシールチップ主面４１またはシールチップ裏面４２となす角度は、５５度である。シールチップ４は、主面１１１に接合層４５によって接合されている。接合層４５は、導電性材料でも絶縁性材料であってもよい。

本実施形態においては、素子配置用凹部１４は、シールチップ４によって密閉状態とされている。また、素子配置用凹部１４は、空隙領域１４５を含んでいる。空隙領域１４５は、不活性ガスなどの気体または真空とされた空間である。本実施形態においては、素子配置用凹部１４は、そのすべてが空隙領域１４５によって占められている。空隙領域１４５は、電子素子７１に接している。また、電子素子７１とシールチップ４との間には、空隙領域１４５が介在している。

シールチップ４の厚さは、電子素子７１を適切に保護しうる厚さであればよい。また、シールチップ４の厚さは、基板１の厚さが固定されている場合に、電子装置Ａ２全体の厚さを調整することを目的として設定されてもよい。

導電層３は、シールチップ側面連絡部３７を含んでいる。シールチップ側面連絡部３７は、シールチップ４のシールチップ側面４３に形成されており、導電層３のうちシールチップ４のシールチップ主面４１に形成された部分とシールチップ裏面４２側に位置する主面連絡部３８とを連絡している。また、本実施形態においては、シールチップ側面連絡部３７は、主面１１１の端縁に到達している。シールチップ側面連絡部３７は、シード層３１およびメッキ層３２によって構成されているが、これ以外の層構造であってもよい。

シールチップ電極パッド３４１は、シールチップ４のシールチップ主面４１に形成されている。シールチップ電極パッド３４１は、導電層３に接しており、且つ、電子素子７１に導通している。シールチップ電極パッド３４１は、たとえばシールチップ４のシールチップ主面４１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、シールチップ電極パッド３４１は矩形状である。

本実施形態によっても、導電性接合材７５によって電子素子７１を適切に支持することが可能である。

また、素子配置用凹部１４は、シールチップ４によって覆われている。これにより、素子配置用凹部１４に収容された電子素子７１をシールチップ４によってより適切に保護することができる。

素子配置用凹部１４は、空隙領域１４５を含んでいる。空隙領域１４５は、電子素子７１に接している。空隙領域１４５は、電子素子７１に対して力を伝えない。このため、電子素子７１に外力が作用することを抑制することが可能であり、電子素子７１を保護するのに好ましい。

シールチップ４と電子素子７１との間には、空隙領域１４５が介在している。これにより、外部からの力などを受けうるシールチップ４から電子素子７１へとこの力が伝えられてしまうことを防止することができる。

本実施形態においては、素子配置用凹部１４のすべてが空隙領域１４５によって占められている。これにより、電子素子７１に外力が伝わることをより好適に回避することができる。

空隙領域１４５は、シールチップ４によって密閉されている。これにより、外部からの湿気などが素子配置用凹部１４に侵入し、電子素子７１に影響を及ぼすことを防止することができる。

シールチップ４には、シールチップ側面４３が設けられている。シールチップ側面４３は、シールチップ裏面４２からシールチップ主面４１に向かうほど厚さ方向視において内方に位置するように傾いている。このため、めっきなどの手法によってシールチップ側面連絡部３７を容易に形成することが可能である。これにより、シールチップ４のシールチップ主面４１に設けたシールチップ電極パッド３４１と電子素子７１とを適切に導通させることができる。

シールチップ電極パッド３４１は、平面視において主面１１１や素子配置用凹部１４と重なる位置に設けることができる。これにより、電子装置Ａ２の平面視寸法を小型化することができる。

図１５は、本発明の第３実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ３は、電子素子７１に加えて補助電子素子７２を備えている。

補助電子素子７２は、本発明における搭載態様が、電子素子７１の搭載態様と比べて補助的である。具体的には、導電層３は、素子配置用凹部パッド３３を含んでいる。素子配置用凹部パッド３３は、素子配置用凹部１４の素子配置用凹部底面１４２に形成されており、素子配置用凹部底面連絡部３６に繋がっている。補助電子素子７２は、素子配置用凹部パッド３３に対してたとえばハンダなどの導電性接合材７５を介して接合されている。

電子素子７１と補助電子素子７２との関係の一例を挙げると、電子素子７１の熱膨張係数と基板１の熱膨張係数との差は、補助電子素子７２の熱膨張係数と基板１の熱膨張係数との差よりも大である。この場合、温度変化によって電子素子７１により大きな熱応力が生じる。このような相対的に大きな熱応力が生じる電子素子７１を導電性接合材７５によって搭載することにより、導電性接合材７５と電子素子７１とが剥離することを回避することができる。たとえば、基板１が半導体からなり、電子素子７１が金属からなり、補助電子素子７２が半導体からなる場合がこれにあたる。あるいは、電子素子７１が補助電子素子７２よりも体積が大である関係が挙げられる。仮に材質が同じであっても、体積が大である方が、より大きな熱応力を生じうる。この場合においても導電性接合材７５の剥離抑制機能が発揮される。

本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。

Ａ１〜Ａ３電子装置
１基板
１１１主面
１１２裏面
１４素子配置用凹部
１４２素子配置用凹部底面
１４１素子配置用凹部側面
１４５空隙領域
１８接合補助凹部
１８１接合補助凹部内面
１８２接合補助凹部底面
１８３接合補助凹部側面
３導電層
３１シード層
３２メッキ層
３３素子配置用凹部パッド
３４接合補助凹部内面導電部
３５接合補助凹部包囲部
３６素子配置用凹部底面連絡部
３７シールチップ側面連絡部
３８主面連絡部
３９素子配置用凹部側面連絡部
３４１シールチップ電極パッド
３４２主面電極パッド
２絶縁層
２１素子配置用凹部内面絶縁部
２２接合補助凹部内面絶縁部
２４裏面側絶縁部
７１電子素子
７１１電極
７２補助電子素子
７５導電性接合材
７５Ａ導電性ペースト
６封止樹脂部
４シールチップ
４１シールチップ主面
４２シールシップ裏面
４３シールチップ側面
４４シールチップシールド層
４５接合層
５絶縁被覆層
５１開口
５２開口

Claims

厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
前記基板に配置された電子素子と、
前記電子素子に導通する導電層と、
前記基板と前記導電層との間に介在する絶縁層と、を備え、
前記基板には、前記主面から凹み且つ厚さ方向を向く素子配置用凹部底面を有する素子配置用凹部と、前記素子配置用凹部底面から凹み接合補助凹部内面を有する接合補助凹部と、が形成されており、
前記絶縁層は、前記接合補助凹部内面の少なくとも一部を覆う接合補助凹部内面絶縁部を有しており、
前記導電層は、前記接合補助凹部内面絶縁部上に積層された接合補助凹部内面導電部を有しており、
前記接合補助凹部に充填され、且つ前記接合補助凹部内面導電部と前記電子素子とを接合する導電性接合材を備え、
前記接合補助凹部内面は、厚さ方向を向く接合補助凹部底面と、この接合補助凹部底面と前記素子配置用凹部底面とを繋ぐ接合補助凹部側面と、を有しており、
前記素子配置用凹部は、前記素子配置用凹部底面から起立する素子配置用凹部側面を有し、
前記厚さ方向において前記素子配置用凹部とは反対側を向くシールチップ主面と、該シールチップ主面とは反対側を向くシールチップ裏面とを有するとともに、前記主面側において前記素子配置用凹部の少なくとも一部を覆うシールチップを備え、
前記シールチップは、接合層によって前記主面に接合されており、
前記シールチップは、Ｓｉからなり、
前記シールチップ主面に形成されたシールチップ電極パッドを備え、
前記シールチップは、前記シールチップ裏面から前記シールチップ主面に向かうほど前記厚さ方向視において内方に位置するように傾いたシールチップ側面を有しており、
前記シールチップ側面は、前記シールチップ主面および前記シールチップ裏面の双方に直接繋がっており、且つ前記厚さ方向視において前記シールチップの端縁をなしており、
前記導電層は、前記シールチップ側面に形成されたシールチップ側面連絡部を含み、
前記導電層は、前記基板の前記主面に形成され、且つ前記接合層を避けて前記シールチップ側面連絡部に接する主面連絡部を含む、電子装置。
前記接合補助凹部側面は、前記厚さ方向に対し傾斜している、請求項１に記載の電子装置。
前記接合補助凹部底面に対する前記接合補助凹部側面の角度は、５５度である、請求項２に記載の電子装置。
前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している、請求項１ないし３のいずれかに記載の電子装置。
前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である、請求項４に記載の電子装置。
前記素子配置用凹部側面は、前記主面に繋がっている、請求項１ないし５のいずれかに記載の電子装置。
前記基板は、半導体材料の単結晶よりなる、請求項１ないし６のいずれかに記載の電子装置。
前記半導体材料は、Ｓｉである、請求項７に記載の電子装置。
前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、請求項８に記載の電子装置。
前記主面は、面である、請求項９に記載の電子装置。
前記導電層は、前記素子配置用凹部底面に形成された素子配置用凹部パッドを含んでおり、
前記素子配置用凹部パッドに搭載された補助電子素子を備えている、請求項１ないし１０のいずれかに記載の電子装置。
前記電子素子の材質と前記基板の材質との熱膨張係数の差が、前記補助電子素子の材質と前記基板の材質との熱膨張係数の差よりも大である、請求項１１に記載の電子装置。
前記電子素子は、前記補助電子素子よりも体積が大である、請求項１１または１２に記載の電子装置。
前記導電層は、前記素子配置用凹部底面に形成され、且つ前記接合補助凹部を囲むとともに前記接合補助凹部内面導電部に繋がる接合補助凹部包囲部を含み、
前記絶縁層および前記導電層上に積層され、且つ前記接合補助凹部包囲部の一部を露出させる開口を有する絶縁被覆層を備える、請求項１ないし１３のいずれかに記載の電子装置。
前記絶縁被覆層は、前記導電層よりも溶融状態の前記導電性接合材に対する濡れ性が低い材料からなる、請求項１４に記載の電子装置。
前記絶縁被覆層は、半導体化合物からなる、請求項１５に記載の電子装置。
半導体化合物は、ＳｉＮである、請求項１６に記載の電子装置。
前記絶縁被覆層は、ポリイミド樹脂からなる、請求項１５に記載の電子装置。
前記絶縁被覆層の前記開口は、厚さ方向視において前記導電層の前記接合補助凹部包囲部に内包されている、請求項１４ないし１８のいずれかに記載の電子装置。
前記シールチップ側面連絡部は、前記主面の端縁に到達している、請求項１ないし１９のいずれかに記載の電子装置。
前記導電層は、前記素子配置用凹部底面に形成され、且つ前記接合補助凹部内面導電部に繋がる素子配置用凹部底面連絡部を有する、請求項１ないし２０のいずれかに記載の電子装置。
前記導電層は、前記素子配置用凹部側面に形成され、且つ前記主面連絡部と前記素子配置用凹部底面連絡部とを繋ぐ素子配置用凹部側面連絡部を有する、請求項２１に記載の電子装置。
前記素子配置用凹部には、空隙領域が設けられている、請求項１ないし２２のいずれかに記載の電子装置。
前記空隙領域は、前記電子素子に接している、請求項２３に記載の電子装置。
前記電子素子と前記シールチップとは、前記空隙領域を介して離間している、請求項２４に記載の電子装置。
前記素子配置用凹部のすべてを、前記空隙領域が占めている、請求項２５に記載の電子装置。