JP4971243B2 - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP4971243B2
JP4971243B2 JP2008128194A JP2008128194A JP4971243B2 JP 4971243 B2 JP4971243 B2 JP 4971243B2 JP 2008128194 A JP2008128194 A JP 2008128194A JP 2008128194 A JP2008128194 A JP 2008128194A JP 4971243 B2 JP4971243 B2 JP 4971243B2
Authority
JP
Japan
Prior art keywords
opening
wiring board
chip
resin
corner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008128194A
Other languages
English (en)
Other versions
JP2009277915A (ja
Inventor
隆史 小澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008128194A priority Critical patent/JP4971243B2/ja
Priority to CN2009101371949A priority patent/CN101582395B/zh
Priority to US12/465,964 priority patent/US8378482B2/en
Publication of JP2009277915A publication Critical patent/JP2009277915A/ja
Application granted granted Critical
Publication of JP4971243B2 publication Critical patent/JP4971243B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/27011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051Forming additional members, e.g. dam structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0133Ternary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/1579Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989Coating free areas, e.g. areas other than pads or lands free of solder resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10977Encapsulated connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305Affixing by adhesive

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体チップや半導体装置等の被実装体を実装するのに用いられる配線基板に関し、特に、半導体チップ等をフリップチップ接合により実装したときに当該チップ等との間に樹脂が充填される構造の配線基板に関する。
なお、以下の記述において「配線基板」は、半導体チップ等を実装する役割を果たすことから、便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
近年、半導体装置は種々の電子機器に組み込まれており、電子機器の小型化及び高機能化に伴い、それに組み込まれる半導体装置の小型化、高密度化、多ピン化(多端子化)が進んでおり、その半導体装置に要求される信頼性も益々増大する傾向にある。半導体装置は、一般に半導体チップを配線基板(パッケージ)に実装した構造を有しており、実装される半導体チップの小型化及び高密度化に伴い、実装方法としてはフリップチップ実装が多く用いられている。
これは、半導体チップに突起状の電極端子(バンプ)を形成しておき、パッケージのチップ実装面側に形成された導体部(保護膜から露出させた配線層の一部であるパッド部)に、はんだ等の導電性材料を用いてチップの電極端子を接合する方法である。さらに、その接合部位を外部から絶縁し、かつ接合強度を高めるために、パッケージとチップの間隙にアンダーフィルと呼ばれる樹脂(エポキシ系の熱硬化性樹脂等)を充填し、硬化させて固めている。
このようにフリップチップ実装ではチップの電極端子と配線基板の配線層(パッド部)を電気的に接続する必要があるため、配線基板の表面を覆って形成される保護膜(典型的にはソルダレジスト層)には、パッド部を露出させるための開口部が形成されている。配線基板に形成されるパッド部の配置は、実装されるチップの電極端子の配列に応じて決まるため、それに応じて必要とされる開口部の形状も決まる。例えば、実装されるチップの電極端子がペリフェラル状(チップ外周に沿った環状の形態)に配設されている場合、それに応じて配線基板に形成される各パッド部も環状に配列されるので、これら各パッド部を露出させるために開口部は少なくとも環状に形成する必要がある。
このようにソルダレジスト層には所要の開口部を形成しておく必要があるが、この開口部のエッジ部が配線基板上でのチップの実装エリアの内側に位置していると、以下の問題点があった。すなわち、この形態では、開口部よりもソルダレジスト層の方がチップとの距離が近いため、チップと配線基板の間にアンダーフィル樹脂を充填すると、毛細管現象によりソルダレジスト層の方が開口部よりもアンダーフィル樹脂の濡れ広がりが早く、その結果、アンダーフィル樹脂は開口部の外周から先に充填され、これに遅れて開口部の内側に充填された樹脂内にボイド(気泡)が形成されてしまうという問題があった。ボイドが形成されると、十分な接合強度が得られないので、チップとパッケージとの接続信頼性が低下する。また、樹脂充填後の加熱処理によりボイド内の空気が膨張し、アンダーフィル樹脂にクラックが生じたり、場合によってはチップの電極端子と配線層とが断線したりするおそれもある。
そこで、このようなボイドが発生しないように防止するための手法として、ソルダレジスト層に開口部のエッジ部がチップの実装エリアの外側に位置するように開口部を形成する(つまり、チップサイズよりも大きな開口部を形成する)ことが考えられる。図6はその一例を示したものである。
図6において、(a)は従来のフリップチップ実装用の配線基板(パッケージ)に半導体チップを実装した状態でその間隙に樹脂を充填したときの状態を示す平面図、(b)はその平面図においてC−C’線に沿って見たときの断面構造を示している。図中、40は配線基板を示し、この配線基板40において、41は配線基板本体を構成する樹脂基板、42は樹脂基板41の最表層に形成された配線層、44は配線層42の一部に画定されたパッド部42Pを露出させて樹脂基板41上に形成された保護膜としてのソルダレジスト層、46はパッド部42Pに被着されたチップ実装用のはんだを示す。また、50は配線基板40に実装された半導体チップを示し、このチップ50において、51はチップ50の回路形成面側に被覆された保護膜、52は保護膜51から露出するよう形成された電極パッド、53は電極パッド52に接合された突起状の電極端子(バンプ)を示す。
チップ50は、配線基板40に対し、その電極端子(バンプ)53を配線基板40上のパッド部42Pに被着されたはんだ46を介して接合することにより、フリップチップ実装されている。さらに、このフリップチップ実装されたチップ50と配線基板40との間にアンダーフィル樹脂60が充填されている。
配線基板40の表面を保護するソルダレジスト層44には、チップ実装面側に設けた配線層42のパッド部42Pを露出させるために必要な開口部48が形成されている。この開口部48は、そのエッジ部がチップ50の外形(矩形)に沿ってその外側に位置するように(つまり、チップサイズよりも大きく開口されるように)形成されており、さらに、その四隅(コーナー部R1、R2、R3、R4)において局所的に広く開口されている。各コーナー部R1〜R4の開口部分を広くしている理由は、アンダーフィル樹脂60の注入性を向上させるためである。
アンダーフィル樹脂60の充填(注入)は、例えば、液状のエポキシ系樹脂の入ったディスペンサのノズルを、チップ50と配線基板40の隙間の開口部48の辺に沿って移動させることで行われる。例えば、開口部48のいずれかのコーナー部から樹脂の充填(注入)を開始し、図中矢印で示すように開口部48の辺に沿って隣のコーナー部までノズルを移動させることで、開口部48への樹脂の充填が行われる。図示の例では、アンダーフィル樹脂60の注入を開口部48の2辺(コーナー部R1とR2の間に対応する部分の辺と、コーナー部R2とR3の間に対応する部分の辺)から行っている場合を示している。あるいは、開口部48のいずれかの辺の中間部分から樹脂の充填(注入)を開始し、上記と同様に当該辺に沿ってノズルを移動させることで樹脂の充填を行うようにしてもよい。このように開口部48においてアンダーフィル樹脂60を注入する側の辺を、以下の記述では便宜上、「樹脂注入辺」ともいう。
図6に例示したように、開口部48をチップサイズよりも大きく形成することにより、アンダーフィル樹脂60をチップ50と配線基板40の隙間に早く浸透させることができる。すなわち、開口部48においていずれかの樹脂注入辺からアンダーフィル樹脂60の充填を開始すると、そのアンダーフィル樹脂60が毛細管現象により開口部48の内部側に充填されると共に、樹脂注入辺と反対側(樹脂60が流動する下流側)の開口部分及びコーナー部から空気を抜き出すことができるので、アンダーフィル樹脂60がチップ50と配線基板40の隙間に早く浸透することができる。かかる作用により、開口部48に充填される樹脂60内にボイドが発生するのを防止することができる。
かかる従来技術に関連する技術として、例えば、特許文献1に記載されるように、ICチップが実装されると共に、ICチップの電極と接続される基板導体が形成された基板本体と、この基板本体上に形成され、ICチップの実装位置に開口部を有する絶縁保護膜とを備え、ICチップの実装状態において基板本体との間に樹脂が充填されるフリップチップ実装用プリント配線基板において、ICチップの外形各辺と絶縁保護膜の開口縁部との距離を所定の間隔に設定し、かつ、当該開口部の隅角部(四隅全て)を局所的に広く開口するようにしたものがある。
特開2005−175113号公報
上述したように従来の半導体パッケージ(図6(a))においては、パッケージを保護するソルダレジスト層にチップサイズよりも大きな開口部を形成することで、チップ実装後に当該チップとの間にアンダーフィル樹脂を充填したときに、その充填された樹脂内にボイドを発生させないようにしていた。このような開口部の形状はボイド対策には有効であるが、その一方で、図6(b)の断面図(開口部48におけるコーナー部R4の近傍部分の断面図)に模式的に示すように、アンダーフィル樹脂60のフィレット(破線DFで囲んだ部分)が十分に形成されないという不都合があった。
すなわち、図6(a)に示すようにアンダーフィル樹脂60の注入辺(矢印が付された部分に対応する開口部48の辺)と反対側(樹脂60が流動する下流側)も同じ形状で開口されているため、その反対側の辺、特にコーナー部R4において、図示のようにアンダーフィル樹脂60の回り込み不足が発生する確立が高かった。アンダーフィル樹脂60の回り込みが不十分であると、そのコーナー部R4の開口部分に樹脂60が十分に充填されず、図6(b)に示すように樹脂60で覆われない部分(樹脂基板41が露出する部分)が形成されてしまう。図示の例では、その露出している部分は樹脂基板41の絶縁層に相当する領域であるので、パッケージとしては動作上特に問題はないが、外観上の見た目が好ましくない。つまり、アンダーフィル樹脂60のフィレット不足による外観不良が発生していた。
また、特に図示はしていないが、パッケージの種類によっては、局所的に広く開口されたコーナー部に配線等が敷設されているタイプのパッケージもある。このようなパッケージでは、図6に例示したように当該コーナー部において樹脂の充填不足が生じると、その配線等が露出するため、絶縁性の点で問題があった。
このような問題点は、BGA(ボール・グリッド・アレイ)やLGA(ランド・グリッド・アレイ)、PGA(ピン・グリッド・アレイ)等に代表される半導体パッケージに限らず、他の形態のパッケージ、例えば、パッケージの上に別のパッケージが積み重ねられた構造を有するフリップチップ実装タイプのパッケージ(「パッケージ・オン・パッケージ」とも呼ばれる)においても同様に起こり得る。すなわち、この構造において下側パッケージ(配線基板)に半導体チップをフリップチップ実装し、この下側パッケージ上でチップの周辺領域に形成された導体部(パッド部)に、上側パッケージの実装面側に形成されたバンプをはんだ等を介して接合した後、両パッケージ間にアンダーフィル樹脂を充填する場合にも上記の問題は起こり得る。
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体チップ等の被実装体を実装した状態でその間隙に樹脂を充填したときに、その樹脂内にボイドを発生させることなく、被実装体のコーナー部における樹脂の回り込み性を向上させ、確実な樹脂のフィレット形成に寄与することができる配線基板を提供することを目的とする。
上述した従来技術の課題を解決するため、本発明の一形態によれば、平面的に見て多角形状で、かつ実装面側にバンプ状の電極端子を有する被実装体を実装したときに当該被実装体との間に樹脂が充填される配線基板であって、前記被実装体の電極端子と接続される導体部が形成された配線基板本体と、前記配線基板本体上に形成され、前記被実装体の外形に対応した実装エリアにおいて少なくとも前記導体部を露出させて形成された開口部を有する絶縁性の保護膜とを備え、前記開口部は、少なくとも1箇所のコーナー部を除いて前記開口部のエッジ部が前記被実装体の実装エリアに沿ってその外側に位置し、かつ、前記少なくとも1箇所のコーナー部において前記開口部のエッジ部が当該被実装体の実装エリアの辺上もしくはその内側に位置するよう形成されるとともに、前記少なくとも1箇所のコーナー部を除いた他のコーナー部において局所的に広く開口されていることを特徴とする配線基板が提供される。
この形態に係る配線基板の構成によれば、上記の少なくとも1箇所のコーナー部(特定のコーナー部)と反対側に位置する開口部の辺(樹脂注入辺)又はこの樹脂注入辺に繋がる局所的に広く開口されたいずれかのコーナー部から樹脂の充填(注入)を開始すると、その注入された樹脂が毛細管現象により開口部の内部側に充填されると共に、樹脂注入辺と反対側(樹脂が流動する下流側)の開口部分又は局所的に広く開口された他のコーナー部から空気を抜き出すことができる。これにより、樹脂が保護膜(例えば、ソルダレジスト層)から先に濡れ広がっても、充填される樹脂内にボイド(気泡)を発生させることなく、被実装体(例えば、チップ)と配線基板の隙間に樹脂を充填することができる。
また、上記の特定のコーナー部においてその開口部分を、開口部のエッジ部が当該被実装体の実装エリアの辺上もしくはその内側に位置するように形成しているので、その特定のコーナー部には、他のコーナー部のような相対的に広い開口部分は存在しない。また、この特定のコーナー部は、上記の樹脂注入辺と反対側(樹脂が流動する下流側)に位置している。つまり、樹脂注入辺と反対側に位置する特定のコーナー部の開口部分は相対的に小さく形成されているため、この特定のコーナー部の開口部分にも樹脂を十分に充填することができる。これにより、被実装体のコーナー部(開口部の特定のコーナー部に対応する箇所)における樹脂の回り込み性を向上させることができ、その部分における確実な樹脂のフィレット形成に寄与することができる。
本発明に係る配線基板の他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
図1は本発明の一実施形態に係るフリップチップ実装用の配線基板(パッケージ)の構成を平面図の形態で示したものである。また、図2はその配線基板に半導体チップを実装した状態でその間隙に樹脂を充填したときの状態を平面図の形態で示したもので、図3はその構成におけるソルダレジスト層の開口部近傍の縦断面構造を示している。図3において、(a)は図2のA−A’線に沿って見たときの断面構造(開口部におけるチップの辺に沿った部分の近傍部分)を示し、(b)は図2のB−B’線に沿って見たときの断面構造(開口部におけるコーナー部の近傍部分)を示している。
先ず図3を参照すると、本実施形態に係る配線基板(パッケージ)10は、基本的には配線基板本体を構成する樹脂基板11と、この樹脂基板11の両面にそれぞれ所要の形状にパターニングされた配線層12及び13と、各配線層12,13のそれぞれ所要の箇所に画定されたパッド部12P、13Pを露出させて両面を覆うように形成された絶縁性の保護膜(ソルダレジスト層)14及び15とを備えて構成されている。配線層12,13の材料としては典型的に銅(Cu)が用いられ、ソルダレジスト層14,15の材料としてはエポキシ系の絶縁性樹脂が用いられる。
ICやLSI等の半導体チップ20を実装する側(チップ実装面側)のソルダレジスト層14には、チップ実装面側に設けた配線層12のパッド部12Pを露出させるために必要な開口部18が形成されている。この開口部18の詳細については後で説明する。
パッケージ10の配線基板本体を構成する樹脂基板11の形態としては、少なくとも最表層に配線層12,13が形成された基板であって、各配線層12,13が基板内部を通して電気的に接続されている形態のものであれば十分である。樹脂基板11の内部には配線層が形成されていてもよいし、形成されていなくてもよい。本発明を特徴付ける部分ではないので詳細な図示を省略しているが、樹脂基板11の内部に配線層が形成されている形態の場合には、基板内部で絶縁層を介在させて形成された各配線層及び各配線層間を相互に接続するビアホール(に充填された導体)を介して最表層の配線層12,13が相互に電気的に接続されている。この形態の基板としては、例えば、ビルドアップ法により形成され得る多層配線基板がある。これは、ガラス−エポキシ基板等のコア基板を中心としてその両面に、導体パターン(配線層)の形成、絶縁層の形成、絶縁層におけるビアホールの形成を順次繰り返して多層配線構造とし、最終的に最表層の配線層を保護膜(ソルダレジスト層)で被覆し、その所要箇所を開口して導体パターンの一部(パッド部)を露出させるものである。一方、樹脂基板11の内部に配線層が形成されていない形態の場合には、この樹脂基板11の所要の箇所に適宜形成されたスルーホール(に充填された導体)を介して最表層の配線層12,13が相互に電気的に接続されている。
また、チップ実装面側のソルダレジスト層14から露出するパッド部(Cu)12Pには、チップ20を実装する際にその電極端子23と接続し易いように予めプリソルダ等によりはんだ16が被着されている。このはんだ16には、例えば、共晶はんだ、あるいは鉛フリーはんだ(Sn(錫)−Ag(銀)系、Sn−Cu(銅)系、Sn−Ag−Cu系など)が使用される。ただし、このようなチップ実装用のはんだ16は必ずしも設けておく必要はなく、後で必要なときに(例えば、出荷先において)チップの電極端子を接続できるように当該パッド部12Pを露出させた状態のままにしておいてもよい。この場合、当該パッド部の表面にニッケル(Ni)めっき及び金(Au)めっきをこの順に施しておくのが望ましい。これは、電極端子を接合したときのコンタクト性を良くするため(Au層)と、このAu層とパッド部(Cu)12Pとの密着性を高め、CuがAu層中へ拡散するのを防ぐため(Ni層)である。
同様に、チップ実装面側と反対側のソルダレジスト層15から露出するパッド部13Pにも、図中破線で示すように、本配線基板10をプリント配線板等のマザーボードに実装する際に使用されるはんだボール等の外部接続端子17が接合されるので、上記と同じ理由から、パッド部13P上にNi/Auめっきを施しておくのが望ましい。このような外部接続端子は出荷する際に設けておいてもよいし、後で必要なときに外部接続端子を接合できるように当該パッド部13Pを露出させた状態のままにしておいてもよい。
一方、配線基板(パッケージ)10に実装されるチップ20は、その回路形成面(図示の例では、下側の面)に複数の突起状の電極端子(バンプ)23を備えている。本実施形態では、チップ20の電極端子23はペリフェラル状(チップ外周に沿った環状の形態)に配設されているものとし、その形態としては、例えば、ワイヤボンディング技術を利用して形成することができる金(Au)スタッドバンプである。また、21は回路形成面側に被覆された保護膜、22は保護膜21から露出するよう形成された電極パッドを示し、この電極パッド22に電極端子(Auスタッドバンプ)23が接合されている。
このチップ20は、配線基板10に対しフリップチップ接合される。このフリップチップ接合は、チップ20の電極端子(Auスタッドバンプ)23を、配線基板10のチップ実装面側のパッド部(Cu)12P上に被着されたはんだ16を介して接続することにより実現される。
このようにしてフリップチップ接合されたチップ20と配線基板10との間には、アンダーフィル樹脂30が充填される。このアンダーフィル樹脂30の材料としては、代表的にエポキシ系の熱硬化性樹脂が使用され、これは、硬化前の状態においては流動性のある低い粘性を有したものである。このようなアンダーフィル樹脂30をチップ20と配線基板10の間隙に流し込み、その後に加熱処理により硬化させて固めることにより、チップ20と配線基板10との熱膨張係数の差に起因して発生する応力を緩和することができ、さらに電極端子23と配線層12(パッド部12P)との接合部位を外部から保護し、実装の信頼性を高めることができる。
次に、ソルダレジスト層14に形成される開口部18について、図1を参照しながら説明する。図中、破線で囲まれた四角形状の部分MAは、半導体チップ20が実装される領域(実装エリア)を示しており、その形状は当該チップ20の外形に対応している。
本実施形態では、上述したようにチップ20の電極端子(バンプ)23はペリフェラル状に配設されたものを想定しているので、この配設形態に対応させて配線基板10に形成されるチップ接続用のパッド部12Pも環状に配列されている。このため、これら各パッド部12Pを露出させるためにソルダレジスト層14に形成すべき開口部18は、図示のように実装されるチップ20の外形(実装エリアMA)に沿って四角形の環状に形成されている。
この開口部18は、その四隅(コーナー部P1、P2、P3、P4)のうち特定のコーナー部(図示の例では、1箇所のコーナー部P4)を除いて、開口部18のエッジ部EPが実装エリアMA(チップ20の外形)に沿ってその外側に位置し、かつ他のコーナー部P1〜P3において局所的に広く開口されるよう形成されている。さらに開口部18は、その特定のコーナー部P4において、図示のように開口部18のエッジ部EPが実装エリアMA(チップ20の外形)の辺上もしくはその内側に位置するよう形成されている。この特定のコーナー部P4は、図示の例では開口部18の左上側に位置しているが、この位置に限定されないことはもちろんである。
要は、配線基板10にチップ20をフリップチップ実装した後でその間隙(開口部18を含む)にアンダーフィル樹脂30を充填する際に、開口部18においてアンダーフィル樹脂30の注入辺と反対側の辺につながるコーナー部が「特定のコーナー部」として選定されていれば十分である。本実施形態では、図2に示すように、アンダーフィル樹脂30の注入を開口部18の2辺(コーナー部P1とP2の間に対応する部分の辺と、コーナー部P2とP3の間に対応する部分の辺)から行っているので、図示のように開口部18の左上側に位置するコーナー部P4が「特定のコーナー部」として選定されている。
なお、本実施形態では開口部18は環状に形成されているので、ソルダレジスト層14は、この開口部18の外側の領域(実装エリアMAの外側に形成された領域)と、この開口部18の内側にランド状に残された領域(実装エリアMAの内側に形成された領域)とに分断された形となっている。
以上説明したように、本実施形態に係るフリップチップ実装用の配線基板10の構成によれば、チップ実装面側のパッド部12Pを露出させるためにソルダレジスト層14に形成すべき開口部18の形状を特定の形状に形成しているので(図1参照)、この配線基板10に実装された半導体チップ20と配線基板10との間にアンダーフィル樹脂30を充填したときに(図2参照)、その充填される樹脂30内にボイド(気泡)を発生させることなく、樹脂30の注入辺と反対側(樹脂30が流動する下流側)の辺及びこれにつながる特定のコーナー部P4の開口部分にも樹脂30を十分に充填することができる。
すなわち、開口部18において局所的に広く開口された3箇所のコーナー部P1、P2及びP3のうち、例えば、コーナー部P1からアンダーフィル樹脂30の充填(注入)を開始すると、そのコーナー部P1からアンダーフィル樹脂30が毛細管現象により開口部18の内部側に充填されると共に、他のコーナー部P2、P3から空気を抜き出すことができるので、アンダーフィル樹脂30がソルダレジスト層14(ランド状に残された内側の領域)から先に濡れ広がっても、充填される樹脂30内にボイドが形成されることなくチップ20と配線基板10の隙間に樹脂30を充填することができる。
また、特定のコーナー部P4においてその開口部分を、開口部18のエッジ部EPがチップ20の外形の辺上もしくはその内側に位置するように形成しているので、その特定のコーナー部P4には、従来技術(図6)におけるコーナー部R4のような「局所的に広く開口された部分」は存在しない。つまり、樹脂30の注入辺と反対側(樹脂30が流動する下流側)に位置するコーナー部P4の開口部分は相対的に小さく形成されているため、そのコーナー部P4の開口部分にも樹脂30を十分に充填することができ、従来技術に見られたような「アンダーフィル樹脂の回り込み不足」といった不都合を解消することが可能となる。これにより、チップ20のコーナー部(開口部18のコーナー部P4に対応する箇所)におけるアンダーフィル樹脂の回り込み性を向上させることができ、その部分における確実な樹脂のフィレット形成(フィレット不足による外観不良の改善)に寄与することができる。
また、本実施形態では開口部18が環状に形成されているので、この開口部18の内側にはソルダレジスト層14の一部がランド状に残された領域が形成される。このため、このランド状のソルダレジスト層14の下部にも配線層12を形成することができる。仮にこの領域にソルダレジスト層を設けることなく配線層12を形成した構成を想定すると、実装時においてチップ20の回路形成面は配線層12と直接対向することになり、チップ20の保護及び絶縁性の面から望ましくない。これに対し、本実施形態のようにランド状のソルダレジスト層14が形成されていると、このソルダレジスト層14の下部に配線層12を形成してもチップ20の保護及び絶縁性を維持することが可能である。また、配線層12の配設領域を広くとることができ、配線パターンの設計の自由度を高めることにも寄与する。
上述した実施形態に係る配線基板10(図1)の構成では、アンダーフィル樹脂30の注入を開口部18の2辺(図2において矢印が付された部分に対応する辺)から行う場合を前提としたので、開口部18の1箇所のコーナー部P4のみを「特定のコーナー部」として選定した場合を例にとって説明したが、その特定のコーナー部が1箇所に限定されないことはもちろんである。例えば、アンダーフィル樹脂30の注入を開口部18の1辺から行う場合には、その特定のコーナー部を2箇所に選定することができる。図4はその一例を示したものである。
図4に示す実施形態に係るフリップチップ実装用の配線基板10aは、上述した実施形態に係る配線基板10(図1)と比べて、開口部18aの四隅(コーナー部P5、P6、P7、P8)のうち、アンダーフィル樹脂の注入辺(図中矢印が付されている部分で、コーナー部P5とP6の間に対応する部分の辺)と反対側の辺につながる2箇所のコーナー部P7、P8を「特定のコーナー部」として選定し、各々の開口部分を、開口部18aのエッジ部EP1が実装エリアMAの辺上もしくはその内側に位置するように形成した点で相違している。他の構成については、上述した実施形態に係る配線基板10の場合と基本的に同じであるのでその説明は省略する。
この実施形態に係る配線基板10aの構成(図4)においても、上述した実施形態に係る配線基板10(図1)の場合と同様に、チップ実装面側のパッド部12Pを露出させるためにソルダレジスト層14に形成すべき開口部18aの形状を特定の形状に形成しているので、上述した実施形態に係る配線基板10の場合と同様の作用に基づいて同様の効果を奏することができる。
上述した各実施形態(図1、図4)では、特定のコーナー部P4、P7、P8の開口部分を、当該開口部のエッジ部が実装エリアMAの辺上もしくはその内側に位置するように形成した場合を例にとって説明したが、本発明の要旨からも明らかなように、当該開口部分の形状はこれに限定されず、他の形状とすることも可能である。図5はその場合の実施形態を示したものである。
図5において、(a)は図1の配線基板10に対応したレイアウトで開口部18bを形成した場合の配線基板10bの構成を平面図の形態で示したものであり、(b)は図4の配線基板10aに対応したレイアウトで開口部18cを形成した場合の配線基板10cの構成を平面図の形態で示したものである。
図5(a)に示す実施形態に係るフリップチップ実装用の配線基板10bは、図1の配線基板10と比べて、開口部18bの各コーナー部Q1、Q2、Q3、Q4のうち、特定のコーナー部として選定した1箇所のコーナー部Q4の開口部分を、開口部18bのエッジ部EP2が実装エリアMAの角の位置を通るよう曲線状に形成した点で相違している。他の構成については、図1の配線基板10の場合と基本的に同じであるのでその説明は省略する。
一方、図5(b)に示す実施形態に係るフリップチップ実装用の配線基板10cは、図4の配線基板10aと比べて、開口部18cの各コーナー部Q5、Q6、Q7、Q8のうち、特定のコーナー部として選定した2箇所のコーナー部Q7、Q8の開口部分を、開口部18cのエッジ部EP3が実装エリアMAの角の位置をそれぞれ通るよう曲線状に形成した点で相違している。他の構成については、図4の配線基板10aの場合と基本的に同じであるのでその説明は省略する。
図5に示す各実施形態に係る配線基板10b、10cの構成においても、それぞれ上述した実施形態に係る配線基板10(図1)、10a(図4)の場合と同様に、ソルダレジスト層14に形成すべき開口部18b、18cの形状を特定の形状に形成しているので、上述した実施形態に係る配線基板10、10aの場合と同様の作用に基づいて同様の効果を奏することができる。
なお、上述した各実施形態では、開口部(例えば、図2の開口部18)のいずれかのコーナー部(図2のP1,P2)から樹脂の注入を開始し、当該開口部の辺に沿って隣のコーナー部(図2のP2,P3)までノズルを移動させることで当該開口部への樹脂の充填を行う場合を例にとって説明したが、樹脂の注入は必ずしもコーナー部から開始する必要がないことはもちろんである。例えば、開口部のいずれかの辺(樹脂注入辺)の中間部分から樹脂の注入を開始し、上記と同様に当該辺に沿ってノズルを移動させることで樹脂の充填を行うようにしてもよい。この場合には、上述した特定のコーナー部(P4、P7、P8、Q4、Q7、Q8)を当該開口部の四隅全ての箇所に選定することができる。あるいは、当該開口部の四隅のうち、対角線方向に離れた2箇所のコーナー部のみを「特定のコーナー部」として選定してもよい。
また、上述した各実施形態では、パッケージのチップ実装面側のパッド部12Pを露出させるためにソルダレジスト層14に形成すべき開口部18(18a、18b、18c)の形状として、実装されるチップ20の外形(実装エリアMA)に沿って四角形の環状に形成した場合を例にとって説明したが、本発明の要旨からも明らかなように、開口部全体としての形状がこれに限定されないことはもちろんである。例えば、チップ20の実装エリアMAの全域にわたり開口されるように当該開口部を形成してもよい。この場合には、上述したソルダレジスト層14のランド状の部分(実装エリアMAの内側に形成された領域)は形成されない。
また、上述した各実施形態では、パッケージとしての配線基板10(10a、10b、10c)に被実装体としての半導体チップ20を搭載した場合を例にとって説明したが、パッケージ(配線基板)に実装される被実装体の形態がチップに限定されないことはもちろんである。例えば、パッケージ(配線基板)の上に別のパッケージ(配線基板)もしくは半導体装置が積み重ねられた構造を有するフリップチップ実装タイプのパッケージ(パッケージ・オン・パッケージ)にも、本発明は同様に適用することが可能である。
また、上述した各実施形態では、パッケージの配線基板本体として樹脂基板11(その最表層に配線層12,13が形成され、各配線層に画定されたパッド部12P,13Pを露出させて当該配線層がソルダレジスト層14,15で被覆されたもの)を使用した場合を例にとって説明したが、使用する配線基板本体が樹脂基板に限定されないことはもちろんである。要は、フリップチップ実装タイプの構造を有したパッケージ基板であれば十分である。例えば、CSP(チップサイズパッケージ)において用いられているシリコン基板の形態であってもよい。この形態の場合、上記の配線層12,13(パッド部12P,13P)の代わりに、シリコン(Si)基板上にアルミニウム(Al)の電極パッドが設けられ、上記のソルダレジスト層14,15の代わりに、SiO2 、SiN、ポリイミド樹脂等からなるパッシベーション膜が設けられる。また、他の形態として、セラミック系基板等を用いてもよい。
本発明の一実施形態に係るフリップチップ実装用の配線基板(パッケージ)の構成を示す平面図である。 図1の配線基板に半導体チップを実装した状態でその間隙に樹脂を充填したときの状態を示す平面図である。 図2の構成におけるソルダレジスト層の開口部近傍の縦断面構造を示したもので、(a)はA−A’線に沿って見たときの断面構造(開口部におけるチップの辺に沿った部分の近傍部分)を示す図、(b)はB−B’線に沿って見たときの断面構造(開口部におけるコーナー部の近傍部分)を示す図である。 本発明の他の実施形態に係るフリップチップ実装用の配線基板の構成を示す平面図である。 本発明の更に他の実施形態に係るフリップチップ実装用の配線基板の構成を示したもので、(a)は図1の配線基板に対応したレイアウトで開口部を形成した場合の平面図、(b)は図4の配線基板に対応したレイアウトで開口部を形成した場合の平面図である。 従来のフリップチップ実装用の配線基板(パッケージ)の構成を示したもので、(a)はその配線基板に半導体チップを実装した状態でその間隙に樹脂を充填したときの状態を示す平面図、(b)はC−C’線に沿って見たときの断面構造(開口部におけるコーナー部の近傍部分)を示す図である。
符号の説明
10,10a,10b,10c…配線基板(パッケージ)、
11…樹脂基板(配線基板本体)、
12,13…配線層、
12P,13P…パッド部(導体部)、
14,15…ソルダレジスト層(保護膜/絶縁層)、
18,18a,18b,18c…開口部、
20…半導体チップ(被実装体)、
23…バンプ(電極端子)、
30…アンダーフィル樹脂、
MA…チップの実装エリア、
EP,EP1,EP2,EP3…(開口部の)エッジ部、
P1〜P8、Q1〜Q8…(開口部の)コーナー部。

Claims (6)

  1. 平面的に見て多角形状で、かつ実装面側にバンプ状の電極端子を有する被実装体を実装したときに当該被実装体との間に樹脂が充填される配線基板であって、
    前記被実装体の電極端子と接続される導体部が形成された配線基板本体と、
    前記配線基板本体上に形成され、前記被実装体の外形に対応した実装エリアにおいて少なくとも前記導体部を露出させて形成された開口部を有する絶縁性の保護膜とを備え、
    前記開口部は、少なくとも1箇所のコーナー部を除いて前記開口部のエッジ部が前記被実装体の実装エリアに沿ってその外側に位置し、かつ、前記少なくとも1箇所のコーナー部において前記開口部のエッジ部が当該被実装体の実装エリアの辺上もしくはその内側に位置するよう形成されるとともに、前記少なくとも1箇所のコーナー部を除いた他のコーナー部において局所的に広く開口されていることを特徴とする配線基板。
  2. 前記開口部は、前記少なくとも1箇所のコーナー部において前記開口部のエッジ部が当該被実装体の実装エリアの辺上もしくはその内側に位置するよう形成される代わりに、前記開口部のエッジ部が当該被実装体の実装エリアの角の位置を通るよう曲線状に形成されていることを特徴とする請求項1に記載の配線基板。
  3. 前記被実装体として平面的に見て方形状のものを実装する場合に、前記開口部は、最大2箇所のコーナー部において、前記開口部のエッジ部が当該被実装体の実装エリアの辺上もしくはその内側に位置するよう、あるいは当該被実装体の実装エリアの角の位置を通るよう曲線状に形成されていることを特徴とする請求項1又は2に記載の配線基板。
  4. 前記開口部は、前記被実装体の実装エリアに沿って環状に形成されていることを特徴とする請求項1に記載の配線基板。
  5. 前記開口部は、前記被実装体の実装エリアの全域にわたり開口されるよう形成されていることを特徴とする請求項1に記載の配線基板。
  6. 前記被実装体として半導体チップ、別の配線基板もしくは半導体装置を実装するよう適応されていることを特徴とする請求項1に記載の配線基板。
JP2008128194A 2008-05-15 2008-05-15 配線基板 Active JP4971243B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008128194A JP4971243B2 (ja) 2008-05-15 2008-05-15 配線基板
CN2009101371949A CN101582395B (zh) 2008-05-15 2009-05-14 布线基板
US12/465,964 US8378482B2 (en) 2008-05-15 2009-05-14 Wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008128194A JP4971243B2 (ja) 2008-05-15 2008-05-15 配線基板

Publications (2)

Publication Number Publication Date
JP2009277915A JP2009277915A (ja) 2009-11-26
JP4971243B2 true JP4971243B2 (ja) 2012-07-11

Family

ID=41315064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008128194A Active JP4971243B2 (ja) 2008-05-15 2008-05-15 配線基板

Country Status (3)

Country Link
US (1) US8378482B2 (ja)
JP (1) JP4971243B2 (ja)
CN (1) CN101582395B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5378707B2 (ja) * 2008-05-29 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR102214512B1 (ko) * 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
JP6467797B2 (ja) * 2014-07-14 2019-02-13 凸版印刷株式会社 配線基板、配線基板を用いた半導体装置およびこれらの製造方法
JP6557481B2 (ja) * 2015-02-26 2019-08-07 ローム株式会社 電子装置
US10672625B2 (en) 2016-04-01 2020-06-02 Intel Corporation Electronic device package with recessed substrate for underfill containment
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US11282717B2 (en) 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap
EP3618586A1 (de) * 2018-08-31 2020-03-04 Siemens Aktiengesellschaft Schaltungsträger mit einem einbauplatz für elektronische bauelemente, elektronische schaltung und herstellungsverfahren
US11626336B2 (en) * 2019-10-01 2023-04-11 Qualcomm Incorporated Package comprising a solder resist layer configured as a seating plane for a device
TWI713166B (zh) * 2020-02-17 2020-12-11 頎邦科技股份有限公司 晶片封裝構造及其電路板
FR3109466B1 (fr) * 2020-04-16 2024-05-17 St Microelectronics Grenoble 2 Dispositif de support d’une puce électronique et procédé de fabrication correspondant

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2730004B2 (ja) 1989-09-29 1998-03-25 ウシオ電機株式会社 光源装置
JPH03115828U (ja) * 1990-03-14 1991-12-02
US6048656A (en) * 1999-05-11 2000-04-11 Micron Technology, Inc. Void-free underfill of surface mounted chips
US6291264B1 (en) * 2000-07-31 2001-09-18 Siliconware Precision Industries Co., Ltd. Flip-chip package structure and method of fabricating the same
JP3773855B2 (ja) * 2001-11-12 2006-05-10 三洋電機株式会社 リードフレーム
JP2005175113A (ja) * 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
JP4536603B2 (ja) * 2005-06-09 2010-09-01 新光電気工業株式会社 半導体装置の製造方法及び半導体装置用実装基板及び半導体装置
JP3115828U (ja) * 2005-08-16 2005-11-17 ハリマ化成株式会社 配線基板
JP4535969B2 (ja) * 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
JP4180622B2 (ja) * 2005-11-16 2008-11-12 アルプス電気株式会社 電子部品の実装構造、及びその実装方法
JP4366611B2 (ja) * 2006-09-13 2009-11-18 セイコーエプソン株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20090283317A1 (en) 2009-11-19
US8378482B2 (en) 2013-02-19
CN101582395A (zh) 2009-11-18
CN101582395B (zh) 2013-07-31
JP2009277915A (ja) 2009-11-26

Similar Documents

Publication Publication Date Title
JP4971243B2 (ja) 配線基板
US7880276B2 (en) Wiring board and semiconductor device
US9449941B2 (en) Connecting function chips to a package to form package-on-package
KR100868419B1 (ko) 반도체장치 및 그 제조방법
JP4901458B2 (ja) 電子部品内蔵基板
US20110133327A1 (en) Semiconductor package of metal post solder-chip connection
US6841884B2 (en) Semiconductor device
JP5015065B2 (ja) 配線基板
JP2013236039A (ja) 半導体装置
JPH11186322A (ja) フリップチップ実装用基板及びフリップチップ実装構造
JP6586952B2 (ja) 半導体装置およびその製造方法
JP4569605B2 (ja) 半導体装置のアンダーフィルの充填方法
KR100871710B1 (ko) 플립 칩 패키지 및 그 패키지 제조방법
JP4910408B2 (ja) 半導体装置
JP5229267B2 (ja) 電子装置
JP2006196560A (ja) 半導体装置
JP4525148B2 (ja) 半導体装置およびその製造方法
TWI440145B (zh) 金屬柱焊接晶片連接之封裝構造及其電路基板
JP4561969B2 (ja) 半導体装置
JP4591715B2 (ja) 半導体装置の製造方法
JP2005203488A (ja) 半導体装置
US20240079313A1 (en) Semiconductor package
JP2004055660A (ja) 配線基板及び半導体装置
JP2008103395A (ja) 半導体モジュール及びその製造方法
JP2008021710A (ja) 半導体モジュールならびにその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120403

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120405

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4971243

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150