JP4180622B2 - 電子部品の実装構造、及びその実装方法 - Google Patents
電子部品の実装構造、及びその実装方法 Download PDFInfo
- Publication number
- JP4180622B2 JP4180622B2 JP2006189397A JP2006189397A JP4180622B2 JP 4180622 B2 JP4180622 B2 JP 4180622B2 JP 2006189397 A JP2006189397 A JP 2006189397A JP 2006189397 A JP2006189397 A JP 2006189397A JP 4180622 B2 JP4180622 B2 JP 4180622B2
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- underfill
- film
- main body
- component mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
2 端子
2a 端子
3 絶縁皮膜
3a 皮膜部
4 第1の皮膜除去部
4a 第1の削除部
4b 第2の削除部
5 第2の皮膜除去部
6 第3の皮膜除去部
7 電子部品
7a 本体部
7b 電極
8 アンダーフィル
9 ディスペンサ
Claims (11)
- 複数の端子が四角線に沿って四角状に配設された絶縁基板と、前記端子を避けた状態で前記絶縁基板上に設けられた絶縁皮膜と、本体部の下面に設けられた電極が前記端子に接続された電子部品と、前記絶縁皮膜と前記電子部品との間、及び前記絶縁基板と前記電子部品との間に設けられた樹脂からなるアンダーフィルとを備え、前記絶縁皮膜は、前記端子の配列に沿って設けられた帯状の第1の皮膜除去部と、この第1の皮膜除去部に繋がり、前記本体部の周縁に向かって延びる第2の皮膜除去部を有し、前記絶縁皮膜の厚みが前記端子よりも厚く形成されるとともに、前記絶縁皮膜は、前記本体部の下面中央部に対向する位置、および前記第2の皮膜除去部以外の前記本体部の下面周縁部に対向する位置に、皮膜部が設けられたことを特徴とする電子部品の実装構造。
- 前記端子は、前記絶縁皮膜から露出した状態で前記皮膜部の位置にも設けられて、前記電極に接続されたことを特徴とする請求項1記載の電子部品の実装構造。
- 前記第2の皮膜除去部が前記本体部の周縁よりも外側に延びて形成されたことを特徴とする請求項1から2の何れか1項に記載の電子部品の実装構造。
- 前記端子は、四角線に沿って四角状に配設されて、前記第1の皮膜除去部は、互いに平行な第1の線に位置する前記第1の削除部と、この第1の削除部に繋がり、互いに平行な第2の線に位置する前記第2の削除部を有したことを特徴とする請求項3記載の電子部品の実装構造。
- 一方の前記第1の削除部に繋がる前記第2の皮膜除去部を有し、前記第2の皮膜除去部は、前記一方の第1の削除部の中央近傍から前記本体部の周縁よりも外側に延びて形成されたことを特徴とする請求項4記載の電子部品の実装構造。
- 前記第2の被膜除去部は、前記第1の削除部の両端に繋がった状態で一直線状に前記本体部の周縁よりも外側に延びて形成されたことを特徴とする請求項5記載の電子部品の実装構造。
- 前記第2の被膜除去部は、前記第2の削除部に繋がった状態で前記本体部の周縁よりも外側に延びて形成されたことを特徴とする請求項5、又は6記載の電子部品の実装構造。
- 前記絶縁皮膜は、前記本体部を囲むように形成された第3の皮膜除去部を有し、この第3の皮膜除去部には、前記第2の皮膜除去部が繋がって設けられたことを特徴とする請求項3から7の何れか1項に記載の電子部品の実装構造。
- 請求項1から3の何れかに記載の電子部品の実装構造を備えると共に、前記電子部品の周縁に配置され、前記アンダーフィルを注入するためのディスペンサを有し、このディスペンサは、前記第1の皮膜除去部と直交する位置に配置された状態で、前記アンダーフィルを注入するようにしたことを特徴とする電子部品の実装方法。
- 請求項4に記載の電子部品の実装構造を備えると共に、前記電子部品の周縁に配置され、前記アンダーフィルを注入するためのディスペンサを有し、このディスペンサは、前記第1、第2の削除部の一つと直交する位置に配置された状態で、前記アンダーフィルを注入するようにしたことを特徴とする電子部品の実装方法。
- 請求項5から7の何れかに記載の電子部品の実装構造を備えると共に、前記電子部品の周縁に配置され、前記アンダーフィルを注入するためのディスペンサを有し、このディスペンサは、前記第2の皮膜除去部が中央近傍に設けられた前記一方の第1の削除部と対向するもう一つの他方の前記第1の削除部と直交する位置に配置された状態で、前記アンダーフィルを注入するようにしたことを特徴とする電子部品の実装方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006189397A JP4180622B2 (ja) | 2005-11-16 | 2006-07-10 | 電子部品の実装構造、及びその実装方法 |
TW96122918A TW200819016A (en) | 2006-07-10 | 2007-06-25 | Packaging structure of electronic part, and its packaging method |
CN 200710128349 CN101106112A (zh) | 2006-07-10 | 2007-07-10 | 电子部件的安装结构及其安装方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005331830 | 2005-11-16 | ||
JP2006189397A JP4180622B2 (ja) | 2005-11-16 | 2006-07-10 | 電子部品の実装構造、及びその実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007165832A JP2007165832A (ja) | 2007-06-28 |
JP4180622B2 true JP4180622B2 (ja) | 2008-11-12 |
Family
ID=38248333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006189397A Expired - Fee Related JP4180622B2 (ja) | 2005-11-16 | 2006-07-10 | 電子部品の実装構造、及びその実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4180622B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4869744B2 (ja) | 2006-03-09 | 2012-02-08 | 株式会社 日立ディスプレイズ | Led照明装置及びこれを用いた液晶表示装置 |
JP4731397B2 (ja) * | 2006-05-12 | 2011-07-20 | パナソニック株式会社 | 半導体集積回路装置 |
US8373284B2 (en) | 2007-10-10 | 2013-02-12 | Nec Corporation | Semiconductor device |
KR20090052576A (ko) * | 2007-11-21 | 2009-05-26 | 삼성전기주식회사 | 반도체 패키지 |
JP4971243B2 (ja) * | 2008-05-15 | 2012-07-11 | 新光電気工業株式会社 | 配線基板 |
JP2010251347A (ja) * | 2009-04-10 | 2010-11-04 | Elpida Memory Inc | 半導体装置の製造方法 |
-
2006
- 2006-07-10 JP JP2006189397A patent/JP4180622B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007165832A (ja) | 2007-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4180622B2 (ja) | 電子部品の実装構造、及びその実装方法 | |
JP5528114B2 (ja) | 半導体実装構造の樹脂封止方法および実装構造体 | |
JP4002476B2 (ja) | 半導体装置 | |
CN103177977A (zh) | 通过选择性处理暴露封装件中的连接件 | |
JP2010123833A (ja) | 半導体装置の製造方法 | |
TW201034134A (en) | Semiconductor device and manufacturing method of the semiconductor device | |
JP2010153495A (ja) | 半導体装置 | |
JP4176792B2 (ja) | 電子部品の実装構造、及びその実装方法 | |
US10325783B2 (en) | Semiconductor device including structure to control underfill material flow | |
KR20130122218A (ko) | 언더필 플립칩 패키지 제조방법 | |
JP4203513B2 (ja) | 電子部品の実装構造 | |
JP2005129844A (ja) | 半導体チップ、半導体装置、回路基板及び電子機器 | |
KR100884038B1 (ko) | 전자부품의 실장구조 | |
JP2009267127A (ja) | 半導体装置 | |
TW200819016A (en) | Packaging structure of electronic part, and its packaging method | |
CN100539108C (zh) | 电子部件的安装构造以及其安装方法 | |
CN105990155A (zh) | 芯片封装基板、芯片封装结构及其制作方法 | |
JP2008187143A (ja) | 回路装置およびその製造方法 | |
JP2006237367A (ja) | プリント配線板 | |
JP2010021471A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5498836B2 (ja) | 電子機器の製造方法 | |
JP4476977B2 (ja) | 半導体装置 | |
JP2007201261A (ja) | 回路モジュール | |
JP2001291729A (ja) | 半導体素子の孔版印刷樹脂封止方法、及び該方法に用いる孔版及びスキージ | |
JP2018098284A (ja) | 回路基板、回路基板の製造方法及び電子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071213 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20071213 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20080131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080401 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080603 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080624 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080819 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080827 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4180622 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |