KR100884038B1 - 전자부품의 실장구조 - Google Patents

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KR100884038B1
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가즈오 치히로
도모유키 혼마
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알프스 덴키 가부시키가이샤
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Abstract

본 발명은 절연피막 위의 언더필이 피막 제거부에 의하여 확산이 억제되어, 소형이고 저렴한 전자부품의 실장구조를 제공하는 것이다.
본 발명의 전자부품의 실장구조는, 절연피막(3) 위에 설치된 언더필(8)의 확산이 피막 제거부(6)에 의하여 억제되어, 더 이상의 언더필(8)의 확산이 없어지고, 언더필(8)의 확산의 억제효과는, 피막 제거부(6)의 두께, 깊이, 폭에 관계없기 때문에 피막 제거부(6)를 얇고, 얕고, 폭 좁게 할 수 있고, 저렴하고, 절연기판(1)의 소형화나 박형화를 용이하게 할 수 있다.

Description

전자부품의 실장구조{ELECTRONIC COMPONENT MOUNTED STRUCTURE}
도 1은 본 발명의 전자부품의 실장구조에 관한 주요부 단면도,
도 2는 본 발명의 전자부품의 실장구조에 관한 절연기판의 평면도,
도 3은 도 1의 A 부분의 확대도,
도 4는 본 발명의 전자부품의 실장방법을 나타내는 정면도,
도 5는 본 발명의 전자부품의 실장방법을 나타내는 평면도,
도 6은 본 발명의 전자부품의 실장방법에 관한 것으로, 액상의 언더필의 제 1 흐름상태를 나타내는 설명도,
도 7은 본 발명의 전자부품의 실장방법에 관한 것으로, 액상의 언더필의 제 2 흐름상태를 나타내는 설명도,
도 8은 본 발명의 전자부품의 실장방법에 관한 것으로, 액상의 언더필의 제 3 흐름상태를 나타내는 설명도,
도 9는 본 발명의 전자부품의 실장방법에 관한 것으로, 액상의 언더필의 제 4 흐름상태를 나타내는 설명도,
도 10은 본 발명의 전자부품의 실장구조에 관한 것으로, 절연피막에서의 피막 제거부의 형성방법에 관한 제 1 공정을 나타내는 설명도,
도 11은 본 발명의 전자부품의 실장구조에 관한 것으로, 절연피막에 있어서 의 피막 제거부의 형성방법에 관한 제 2 공정을 나타내는 설명도,
도 12는 본 발명의 전자부품의 실장구조의 다른 실시형태에 관한 주요부 단면도,
도 13은 도 12의 B 부분의 확대도,
도 14는 본 발명의 전자부품의 실장구조의 다른 실시형태에 관한 것으로 절연피막에 있어서의 피막 제거부의 형성방법에 관한 제 1 공정을 나타내는 설명도,
도 15는 본 발명의 전자부품의 실장구조의 다른 실시형태에 관한 것으로, 절연피막에 있어서의 피막 제거부의 형성방법에 관한 제 2 공정을 나타내는 설명도,
도 16은 종래의 전자부품의 실장구조, 및 그 실장방법을 나타내는 설명도이다.
※ 도면의 주요부분에 대한 부호의 설명
1 : 절연기판 2 : 단자
3 : 절연피막 3a : 피막부
4 : 제 1 피막 제거부 4a : 제 1 삭제부
4b : 제 2 삭제부 5 : 제 2 피막 제거부
6 : 제 3 피막 제거부 7 : 전자부품
7a : 본체부 7b : 전극
8 : 언더필 9 : 디스펜서
K1, K2 : 각도 11 : 마스크
11a : 광투과부 12 : 광원
13 : 광산란부재 13a : 구획벽
13b : 광투과구멍
본 발명은 여러가지 전기기기나 전자회로 유닛 등에 사용하기 적합한 전자부품의 실장구조에 관한 것이다.
종래의 전자부품의 실장구조에 관한 도면을 설명하면, 도 16은 종래의 전자부품의 실장구조를 나타내는 설명도이고, 다음에 종래의 전자부품의 실장구조의 구성을 도 16에 의거하여 설명하면 절연기판(51) 위에 설치된 배선 패턴(52)에는 범프(53)에 의하여 전자부품(54)이 설치된다.
또, 전자부품(54)의 영역을 제외하는 절연기판(51) 위와 배선 패턴(52) 위에는 절연피막(55)이 설치되고, 이 절연피막(55)은 전자부품(54)의 영역을 포함하는 부분에 피막 제거부(55a)가 설치되고, 이 피막 제거부(55a)의 절연기판(51)과 전자부품(54)과의 사이에는 수지로 이루어지는 언더필(56)이 설치되고, 이 언더필(56)은 피막 제거부(55a)의 가장자리부에 의하여 유출이 방지된 구성으로 되어 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1]
일본국 특개평11-214586호 공보
그러나, 종래의 전자부품의 실장구조에 있어서 언더필(56)은 피막 제거 부(55a)의 가장자리부에 의하여 유출이 방지되기 때문에, 언더필(56)의 확산을 방지하기 위하여 절연피막(55)을 후막으로 할 필요가 있고, 이 경우 후막의 절연피막(55)의 형성이 번거롭고, 고비용이 되며, 또 언더필(56)의 확산을 방지하기 위하여 절연피막(55)을 박막으로 하면 피막 제거부(55a)를 넓게 할 필요가 있어, 이 경우 절연피막(51)이 대형이 된다는 문제가 있다.
본 발명은 이와 같은 종래기술의 실정을 감안하여 이루어진 것으로, 그 목적은 절연피막 위의 언더필이 피막 제거부에 의하여 확산이 억제되어 소형이고 저렴한 전자부품의 실장구조를 제공하는 것에 있다.
상기한 목적을 달성하기 위하여 본 발명은 복수의 단자가 설치된 절연기판과, 단자를 피한 상태에서 절연기판 위에 설치된 절연피막과, 본체부의 하면에 설치된 전극이 단자에 접속된 전자부품과, 절연피막과 전자부품과의 사이, 및 절연기판과 전자부품과의 사이에 설치된 수지로 이루어지는 언더필을 구비하고, 절연피막은, 본체부의 근방에 설치된 피막 제거부를 가지며, 절연피막 위에 설치된 언더필이 피막 제거부에 의하여 확산이 억제된 것을 특징으로 하고 있다.
이와 같이 구성한 본 발명은, 절연피막 위에 설치된 언더필의 확산이 피막 제거부에 의하여 억제되어, 더 이상의 언더필의 확산이 없어지고, 언더필의 확산의 억제효과는, 피막 제거부의 두께, 깊이, 폭에 관계되지 않기 때문에 피막 제거부를 얇고, 얕고, 폭 좁게 할 수 있고, 저렴하고, 절연기판의 소형화나 박형화를 용이하 게 할 수 있다.
또, 본 발명은 상기 발명에서 피막 제거부는 본체부를 둘러싸도록 설치되고, 언더필이 피막 제거부의 가장자리부에서 멈춘 것을 특징으로 하고 있다. 이와 같이 구성한 본 발명은 본체부를 둘러싸는 피막 제거부에 의하여 언더필의 확산의 방지를 한층 확실하게 할 수 있다.
또, 본 발명은 상기 발명에 있어서 전자부품이 반도체칩으로 형성된 것을 특징으로 하고 있다. 이와 같이 구성한 본 발명은 언더필에 의하여 설치보강이 필요한 반도체칩에 있어서 적합하다.
또, 본 발명은 상기 발명에 있어서 피막 제거부에 위치하는 절연피막의 측면과 절연기판의 표면과의 사이의 각도가 80도∼90도의 범위로 형성된 것을 특징으로 하고 있다. 이와 같이 구성한 본 발명은 절연피막의 표면 끝부에서의 언더필의 멈춤을 양호하게 할 수 있어 절연피막과 언더필로 만들어지는 접촉각을 크게 할 수 있다.
또, 본 발명은 상기 발명에 있어서 언더필이 액상일 때, 절연피막과 언더필로 만들어지는 접촉각이 90도∼135도로 한 것을 특징으로 하고 있다. 이와 같이 구성한 본 발명은 이 액상의 언더필의 접촉각이 90도 미만이 되면 언더필(8)의 유동성이 높아져 언더필(8)이 넓게 흘러 나오는 상태가 되고, 또 액상의 언더필의 접촉각이 135도를 넘으면 언더필의 유동성이 낮아져 언더필(8)의 흐름이 나빠지기 때문에 접촉각이 90도∼135도의 범위로 하면 언더필의 유동성을 낮지도 않고, 높지도 않은 범위로 할 수 있어 절연피막과 언더필이 젖기 어려운 상태가 된다.
또, 본 발명은 상기 발명에 있어서 절연피막과 언더필이 에폭시계의 수지로 형성된 것을 특징으로 하고 있다. 이와 같이 구성한 본 발명은 언더필의 유동성이 낮지도 않고, 높지도 않은 상태의 접촉각이 90도∼135도의 범위의 것이 용이하게 얻어진다.
발명의 실시형태에 대하여 도면을 참조하여 설명하면, 도 1은 본 발명의 전자부품의 실장구조에 관한 주요부 단면도, 도 2는 본 발명의 전자부품의 실장구조에 관한 절연기판의 평면도, 도 3은 도 1의 A 부분의 확대도, 도 4는 본 발명의 전자부품의 실장방법을 나타내는 정면도, 도 5는 본 발명의 전자부품의 실장방법을 나타내는 평면도, 도 6은 본 발명의 전자부품의 실장방법에 관한 것으로, 액상의 언더필의 제 1 흐름상태를 나타내는 설명도, 도 7은 본 발명의 전자부품의 실장방법에 관한 것으로, 액상의 언더필의 제 2 흐름상태를 나타내는 설명도, 도 8은 본 발명의 전자부품의 실장방법에 관한 것으로, 액상의 언더필의 제 3 흐름상태를 나타내는 설명도, 도 9는 본 발명의 전자부품의 실장방법에 관한 것으로 액상의 언더필의 제 4 흐름상태를 나타내는 설명도이다.
또 도 10은 본 발명의 전자부품의 실장구조에 관한 것으로, 절연피막에서의 피막 제거부의 형성방법에 관한 제 1 공정을 나타내는 설명도, 도 11은 본 발명의 전자부품의 실장구조에 관한 것으로, 절연피막에 있어서의 피막 제거부의 형성방법에 관한 제 2 공정을 나타내는 설명도, 도 12는 본 발명의 전자부품의 실장구조의 다른 실시형태에 관한 주요부 단면도, 도 13은 도 12의 B부분의 확대도, 도 14는 본 발명의 전자부품의 실장구조의 다른 실시형태에 관한 것으로, 절연피막에 있어 서의 피막 제거부의 형성방법에 관한 제 1 공정을 나타내다 설명도, 도 15는 본 발명의 전자부품의 실장구조의 다른 실시형태에 관한 것으로, 절연피막에 있어서의 피막 제거부의 형성방법에 관한 제 2 공정을 나타내는 설명도이다.
다음에 본 발명의 전자부품의 실장구조에 관한 구성을 도 1 ∼ 도 3에 의거하여 설명하면, 적층기판 등으로 이루어지는 절연기판(1) 위에는 배선패턴의 일부인 복수의 단자(2)가 설치되고, 이 단자(2)는 사각선을 따라 사각형상(口자형상)으로 2열로 배열되어 있다.
또, 이 절연기판(1) 위에는 단자(2)를 피한 상태에서 에폭시계의 수지로 이루어지는 땜납 레지스트 등의 절연피막(3)이 설치되고, 이 절연피막(3)은 단자(2)의 배열에 따라 설치된 띠형상의 제 1 피막 제거부(4)를 가지고, 이 제 1 피막 제거부(4)는 사각형상(口자형상)을 하고, 사각형상의 서로 평행한 제 1 선에 위치하는 제 1 삭제부(4a)와, 이 제 1 삭제부(4a)에 연결되어 사각형상의 서로 평행한 제 2 선에 위치하는 제 2 삭제부(4b)를 가진다.
또한 절연피막(3)은 제 1 피막 제거부(4)로 둘러싸인 위치에 설치된 섬형상의 피막부(3a)를 가짐과 동시에, 제 1 삭제부(4a)의 끝부로부터 제 1 삭제부(4a)와 일직선형상으로 연장되는 제 2 피막삭제부(5) 및 한쪽의 제 1 삭제부(4a)의 중앙 근방으로부터 직각으로 바깥쪽으로 연장되는 제 2 피막 제거부(5)와, 이 제 2 피막 제거부(5)에 연결되는 고리형상의 제 3 피막 제거부(6)를 가진다.
그리고 절연피막(3)은 25μ 정도의 두께를 가지고, 단자(2)의 두께(10 ㎛)보다 두껍고, 또 제 1, 제 2 피막 제거부(4, 5)의 폭은 10 ㎛ 이상으로 형성되어 있 다.
반도체칩 등으로 이루어지는 직육면체형상의 전자부품(7)은, 본체부(7a)와, 본체부(7a)의 하면에 설치되어 사각형상(口자형상)으로 배열된 복수의 전극(7b)을 가지고, 이 전자부품(7)은, 전극(7b)이 땜납이나 볼 그리드 어레이 등에 의하여 단자(2)에 접속하여 설치되어 있다.
이때 피막부(3a)는 본체부(7a)의 중앙부에 위치하고, 제 2 피막 제거부(5)는 본체부(7a)의 둘레 가장자리로부터 바깥쪽으로 돌출하고, 제 3 피막 제거부(6)는 본체부(7a)의 근방을 둘러싸도록 배치됨과 동시에, 절연기판(1)과 본체부(7a)의 하면 사이는, 50∼80 ㎛ 정도의 치수로 되어 있음과 동시에, 제 1, 제 2, 제 3 피막 제거부(4, 5, 6)에 있어서의 절연피막(3)의 측면과 절연기판(1)의 표면과의 사이의 각도(K1)는 특히 도 3에 나타내는 바와 같이 90도로 형성되어 있다.
에폭시계의 수지로 이루어지는 언더필(8)은, 절연피막(3)과 본체부(7a)의 하면 사이, 절연기판(1)과 본체부(7a)의 하면 사이, 및 본체부(7a)의 둘레 가장자리부에 설치되어 전자부품(7)의 설치를 강고하게 하도록 되어 있고, 그리고 본체부(7a)의 둘레 가장자리부로부터 밀려 나오고, 밀려 나온 언더필(8)은 확산 억제용 제 3 피막 제거부(6)에 의하여 그 가장자리부에서 확산이 억제되어 있고, 제 3 피막 제거부(6)의 가장자리부에서의 액상의 언더필(8)은 도 3에 나타내는 바와 같이 절연피막(3)과 언더필(8)로 만들어지는 접촉각이 90도∼135도의 범위로 되어 있다.
이 액상의 언더필(8)의 접촉각이 90도 미만이 되면 언더필(8)의 유동성이 높 아져 언더필(8)이 넓게 흘러 나오는 상태가 되고, 또한 액상의 언더필(8)의 접촉각이 135도를 넘으면 언더필(8)의 유동성이 낮아져 언더필(8)의 흐름이 나빠지고, 그리고 접촉각이 90도∼135도의 범위로 하면 절연피막(3)과 언더필(8)이 젖기 어려운 상태가 된다.
다음에 본 발명의 전자부품의 실장방법에 대하여 도 4∼도 9에 의거하여 설명하면, 먼저 도 4, 도 5에 나타내는 바와 같이 액상의 언더필(8)을 주입하기 위한 디스펜서(9)가 전자부품(7)의 둘레 가장자리에서 중앙 근방에 제 2 피막 제거부(5)가 설치된 제 1 삭제부(4a)와 대향하는 또 하나의 제 1 삭제부(4a)와 직교하는 위치에 배치된다.
이 상태에서 디스펜서(9)에 의하여 액상의 언더필(8)이 주입되면 도 6에 나타내는 바와 같이 언더필(8)은 절연피막(3)과 본체부(7a) 사이의 갭이 작기 때문 그 사이에 모세관현상에 의하여 흘러 들고, 다음에 이 절연피막(3)과 본체부(7a) 사이에서 넘친 언더필(8)이 디스펜서(9)에 가까운 제 1 삭제부(4a)에 모세관현상에 의하여 흘러 든다.
그리고, 제 1 삭제부(4a)에서 넘친 언더필(8)은 갭이 작은 피막부(3a)와 본체부(7a) 사이로 흘러 들게 됨과 동시에, 제 2 피막 제거부(5)의 가장자리부에 위치한 언더필(8)은, 그 양이 적기 때문에 언더필(8)의 점성에 의하여 제 2 피막 제거부(5)의 가장자리부에 멈추어, 제 2 피막 제거부(5) 내로 유입하지 않은 상태에 있다.
또한 액상의 언더필(8)을 주입하면, 도 7에 나타내는 바와 같이 갭이 작은 절연피막(3)과 본체부(7a) 사이에서 언더필(8)의 유입이 선행되면서 점차 갭이 큰 제 2 삭제부(4b)가 언더필(8)에 의하여 메워지게 되어 디스펜서(9)에 먼 위치에 있는 제 1 삭제부(4a)와 제 2 삭제부(4)의 일부가 남겨진 상태가 됨과 동시에 그 사이에서는 공기가 제 2 피막 제거부(5)로부터 배출되게 된다.
또한 액상의 언더필(8)을 주입하면 도 8에 나타내는 바와 같이 디스펜서(9)에 먼 위치에 있는 제 1 삭제부(4a)의 일부와 제 2 피막 제거부(5)가 남겨진 상태가 되고, 계속해서 액상의 언더필(8)을 주입하면 디스펜서(9)에 먼 위치에 있는 제 1 삭제부(4a)의 일부에 존재하는 공기가 제 2 피막 제거부(5)로부터 배출되어 도 9에 나타내는 바와 같은 상태가 된다.
그리고 도 9의 상태에서는 본체부(7a)의 하면에서 넘친 언더필(8)은, 본체부(7a)의 둘레 가장자리를 메움과 동시에, 일부는 제 3 피막 제거부(6)측으로 유출되나, 이 제 3 피막 제거부(6)가 언더필(8)의 둑이 되어 도 3에 나타내는 바와 같은 접촉각을 가지고, 언더필(8)의 더 이상의 유출이 저지되어 전자부품의 실장이 완료된다.
다음에 본 발명의 절연피막에 있어서의 피막 제거부의 형성방법의 일례를 도 10, 도 11에 의거하여 설명하면 먼저 도 10에 나타내는 바와 같이 단자(2)를 형성한 절연기판(1) 위에는 단자(2)를 덮은 상태에서 인쇄 등에 의하여 감광성의 절연피막(3)을 형성한 것을 준비한다.
다음에 도 10에 나타내는 제 1 공정으로서, 제 1, 제 2, 제 3 피막 제거부(4, 5, 6)의 위치에 광투과부(11a)를 가진 마스크(11)를 준비하여, 이 마스 크(11)가 절연피막(3) 위에 얹어 놓여진 된 후, 광원(12)에 의한 평행광선에 의하여 절연피막(3)을 노광한다.
다음에 도 11에 나타내는 제 2 공정으로서, 마스크(11)를 제거한 상태에서 절연피막(3)을 현상하면 도 11이나 도 3에 나타내는 바와 같이 광투과부(11a)에 의하여 빛이 닿은 부분이 제거되어, 제 1, 제 2, 제 3 피막 제거부(4, 5, 6)가 형성됨과 동시에, 제 1, 제 2, 제 3 피막 제거부(4, 5, 6)에서의 절연피막(3)의 측면과 절연기판(1)의 표면과의 사이의 각도(K1)는, 90도로 형성되게 되어 피막 제거부의 형성이 완료된다.
또, 도 12, 도 13은 본 발명의 전자부품의 실장구조의 다른 실시형태를 나타내고, 이 밖의 실시형태를 설명하면 제 1, 제 2, 제 3 피막 제거부(4, 5, 6)에 있어서의 절연피막(3)의 측면과 절연기판(1)의 표면과의 사이의 각도(K2)가 80도 정도로 형성된 것이고, 그 밖의 구성은 상기 실시예와 동일한 구성을 가지며, 동일부품에 동일번호를 붙이고 여기서는 그 설명을 생략한다.
그리고 각도(K2)가 80도 정도로 형성되면, 특히 도 13에 나타내는 제 3 피막 제거부(6)의 위치에 있어서는 절연피막(3)의 표면 끝부로부터의 언더필(8)의 절연기판(1)의 표면[제 3 피막 제거부(6)]으로의 떨어짐을 적극 억제할 수 있어 절연피막(3)의 표면 끝부에서의 언더필(8)의 멈춤을 양호하게 할 수 있고, 절연피막(3)과 언더필(8)로 만들어지는 접촉각을 크게 할 수 있다.
또, 본 발명의 다른 실시형태에 있어서의 전자부품의 실장방법은, 상기 실시예와 동일한 방법으로 행하여지기 때문에, 여기서는 그 설명을 생략한다.
다음에 본 발명의 다른 실시형태에 관한 절연피막에 있어서의 피막 제거부의 형성방법의 일례를 도 14, 도 15에 의거하여 설명하면 먼저 도 14에 나타내는 바와 같이 단자(2)를 형성한 절연기판(1) 위에는 단자(2)를 덮은 상태에서 인쇄 등에 의하여 감광성의 절연피막(3)을 형성한 것을 준비함과 동시에, 제 1, 제 2,제 3 피막 제거부(4, 5, 6)의 위치에 광투과부(11a)를 가진 마스크(11)를 준비한다.
다음에 도 14에 나타내는 제 1 공정으로서, 마스크(11)를 절연피막(3) 위에 얹어 놓음과 동시에, 마스크(11)와 광원(12)과의 사이에는 구획벽(13a)에 의하여 격자형상으로 구획된 광투과구멍(13b)을 가진 광산란부재(13)를 배치하고, 광원(12)의 이동에 의하여 광투과구멍(13b)으로부터 절연피막(3)을 노광한다.
그렇게 하면 광투과구멍(13b)을 통과한 빛은, 마스크(11)에 대하여 수직광과 경사광이 되고, 이 수직광과 경사광이 광투과부(11a)를 통하여 절연피막(3)을 노광하도록 되어 있다.
다음에 도 15에 나타내는 제 2 공정으로서, 마스크(11)를 제거한 상태에서 절연피막(3)을 현상하면 도 15나 도 13에 나타내는 바와 같이 광투과부(11a)에 의하여 빛이 닿은 부분이 제거되고, 제 1, 제 2, 제 3 피막 제거부(4, 5, 6)가 형성됨과 동시에, 제 1, 제 2, 제 3 피막 제거부(4, 5, 6)에 있어서의 절연피막(3)의 측면과 절연기판(1)의 표면과의 사이의 각도(K2)는, 80도 정도(예각)로 형성되게 되고, 피막 제거부의 형성이 완료된다.
또한, 이 실시형태에서 광산란부재(13)의 광투과구멍(13b)의 개구부의 크기나 길이를 바꿈으로써 예각의 각도(K2)의 정도를 변경할 수 있다.
본 발명은 절연피막 위에 설치된 언더필의 확산이 피막 제거부에 의하여 억제되어 그 이상의 언더필의 확산이 없어지고, 언더필의 확산의 억제효과는 피막 제거부의 두께, 깊이, 폭에 관계되지 않기 때문에 피막 제거부를 얇고, 얕고, 폭 좁게 할 수 있고, 저렴하고, 절연기판의 소형화나 박형화를 용이하게 할 수 있다.

Claims (6)

  1. 복수의 단자가 설치된 절연기판과, 상기 단자를 피한 상태에서 상기 절연기판 위에 설치된 절연피막과, 본체부의 하면에 설치된 전극이 상기 단자에 접속된 전자부품과, 상기 절연피막과 상기 전자부품과의 사이, 및 상기 절연기판과 상기 전자부품과의 사이에 설치된 수지로 이루어지는 언더필을 구비하고, 상기 절연피막은 상기 절연피막이 제거되어 절연기판이 노출된 피막 제거부를 가지고, 상기 절연피막 위에 설치된 상기 언더필이 상기 피막 제거부에 의하여 확산이 억제된 것을 특징으로 하는 전자부품의 실장구조.
  2. 제 1항에 있어서,
    상기 피막 제거부는, 상기 본체부를 둘러싸도록 설치되고, 상기 언더필이 상기 피막 제거부의 가장자리부에서 멈추어 상기 피막 제거부 내에 유입되지 않는 것을 특징으로 하는 전자부품의 실장구조.
  3. 제 1항 또는 제 2항에 있어서,
    상기 전자부품이 반도체칩으로 형성된 것을 특징으로 하는 전자부품의 실장구조.
  4. 제 1항 또는 제 2항에 있어서,
    상기 피막 제거부에 위치하는 상기 절연피막의 측면과 상기 절연기판의 표면과의 사이의 각도가 80도∼90도의 범위로 형성된 것을 특징으로 하는 전자부품의 실장구조.
  5. 제 1항 또는 제 2항에 있어서,
    상기 언더필이 액상일 때, 상기 절연피막과 상기 언더필로 만들어지는 접촉각이 90도∼135도로 한 것을 특징으로 하는 전자부품의 실장구조.
  6. 제 5항에 있어서,
    상기 절연피막과 상기 언더필이 에폭시계의 수지로 형성된 것을 특징으로 하는 전자부품의 실장구조.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426959B2 (en) 2009-08-19 2013-04-23 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US8451620B2 (en) * 2009-11-30 2013-05-28 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
JPH11150206A (ja) * 1997-11-17 1999-06-02 Oki Electric Ind Co Ltd 半導体素子の実装基板
JPH11214586A (ja) 1998-01-20 1999-08-06 Murata Mfg Co Ltd 電子回路装置
US20060108673A1 (en) 2003-06-27 2006-05-25 Germain Stephen S Method for forming an encapsulated device and structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
JPH11150206A (ja) * 1997-11-17 1999-06-02 Oki Electric Ind Co Ltd 半導体素子の実装基板
JPH11214586A (ja) 1998-01-20 1999-08-06 Murata Mfg Co Ltd 電子回路装置
US20060108673A1 (en) 2003-06-27 2006-05-25 Germain Stephen S Method for forming an encapsulated device and structure

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