KR101111586B1 - 실장 구조체 - Google Patents

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KR101111586B1
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아츠시 야마구치
시게아키 사카타니
히데노리 미야카와
미키야 우에다
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파나소닉 주식회사
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Abstract

밀봉 수지의 주입 작업이 간단하고, 확실하게 밀봉을 할 수 있도록 단부가 반도체 소자를 향해서 연장되도록 회로 기판의 표면에 홈부가 형성되어 있고, 적하된 저점도의 밀봉 수지는 이 홈부로 인도되어 회로 기판과 반도체 소자 사이로 유입되어 반도체 소자 이외의 범위로 퍼지기 어렵다.

Description

실장 구조체{MOUNTING STRUCTURE}
본 발명은 반도체 소자를 회로 기판에 실장한 실장 구조체에 관한 것이며, 특히 표면 실장된 반도체 소자에 밀봉 수지를 충전한 실장 구조체에 관한 것이다.
최근, 전자 기기의 소형화, 경량화, 고성능화 및 고속화를 목적으로 하여 전자 기기의 회로 기판에도 고밀도 실장화가 요구되고 있다. 그 때문에, 회로 기판에 실장되는 전자 부품 및 칩 부품, BGA(Ball Grid Array) 형상의 반도체 소자, BGA의 땜납 볼 대신에 평면 전극 패드를 격자 형상으로 배열한 LGA(Land Grid Array) 형상의 반도체 소자, CSP(Chip Size Package) 형상의 반도체 소자 등을 포함하는 실장 구조체에 대해서도 소형화, 박형화, 고속화, 다단자화가 도모되고 있다. 그 결과, 실장 구조체의 기계적 강도는 저하되고 있어 이들에 가해지는 기계적 응력 및 온도 변화에 대하여 취약한 것이 증가되고 있다.
반도체 소자를 회로 기판 상에 실장하는 방법으로서 회로 기판 상의 소정의 위치에 반도체 소자의 전극이 접촉되도록 배치하고, 접속해야 하는 전극끼리의 사이에 땜납 재료 또는 도전성 접착제를 공급하고, 이것을 리플로우 노(reflow furnace) 등에 넣음으로써 반도체 소자와 회로 기판의 전극끼리를 접합하고, 또한 그 접합 조작과 병행하거나 또는 전후로 하여 접합부의 주위를 포함하여 반도체 소자와 회로 기판 사이를 밀봉 수지재에 의해서 밀봉하는 방법이 일반적으로 행해지고 있다.
이 수지 밀봉은 그 후에 히트 사이클이나 고온 다습의 환경에 노출되었을 경우에도 반도체 소자를 회로 기판에 접착하여 고정하므로 접합부를 높은 신뢰성으로 보호할 수 있다.
또한, 수지 밀봉에 있어서는 반도체 소자의 주위에 형성되는 필렛(fillet)이 그 신뢰성에 크게 영향을 주어 안정하게 필렛을 형성하는 것이 요구되고 있다.
도 8a는 반도체 소자(1a,1b)를 회로 기판(2) 상에 표면 실장한 실장 구조체를 나타낸다. 도 8b는 밀봉 수지(3)를 충전하기 전의 상태, 도 8c는 반도체 소자(1a)와 회로 기판(2) 사이, 및 반도체 소자(1b)와 회로 기판(2) 사이에 밀봉 수지(3)를 충전한 상태를 나타내고 있다.
도 9a는 반도체 소자(1a,1b)를 실장하기 전의 회로 기판(2)을 나타내고, 도 9b는 도 9a의 X-X선을 따른 단면도를 나타내고 있으며, 회로 기판(2)의 실장면은 반도체 소자(1a,1b)가 실장되는 각 랜드(4)를 제외하고 그 전체면이 그라운드 패턴(5)으로 되어 있다.
이러한 경우 저점도의 밀봉 수지(3)는, 도 8a에 화살표로 나타낸 바와 같이, 반도체 소자(1a,1b)의 전체 둘레의 각 위치로부터 시린지(syringe) 등으로 소량씩을 분할하여 주입하고 있는 것이 현재의 상태이다.
주입된 밀봉 수지(3)가 외부로 유출되지 않도록 반도체 소자(1a,1b)의 주위에 댐을 형성하여 유출을 방지하는 기술이 특허문헌 1에 기재되어 있다.
일본특허공개2006-237367호공보
그러나, 종래에는 반도체 소자의 주위에 댐을 형성하여 충전된 후의 밀봉 수지의 형상을 제어할 수 있었지만, 반도체 소자의 주위에 소량씩을 분할하여 밀봉 수지를 주입하는 작업은 매우 번거롭고 반도체 소자를 안정하게 밀봉할 수 없으므로 개선이 요구되고 있는 것이 현재의 상태이다.
본 발명은 밀봉 수지의 주입 작업이 간단하고 밀봉 수지에 의한 반도체 소자의 안정된 밀봉을 실현하는 실장 구조체를 제공하는 것을 목적으로 한다.
본 발명의 실장 구조체는 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서, 인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴에 홈부가 형성되며, 상기 홈부의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고, 상기 홈부의 타단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며, 상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되고, 상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되며, 상기 홈부의 깊이가 상기 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극으로 인도하는데 필요한 깊이인 것을 특징으로 한다.
또한, 본 발명의 실장 구조체는 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서, 인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴 상에 형성된 레지스트에 홈부가 형성되며, 상기 홈부의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고, 상기 홈부의 타단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며, 상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되고, 상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되며, 상기 홈부의 깊이가 상기 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극으로 인도하는데 필요한 깊이인 것을 특징으로 한다.
또한, 상기 밀봉 수지가 상기 홈부에 걸쳐서 형성되어 있는 것을 특징으로 한다.
또한, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자의 간격이 5㎜ 이내인 것을 특징으로 한다.
또한, 상기 홈부의 방향이 상기 제 1 반도체 소자의 변의 방향과 상기 제 2 반도체 소자의 변의 방향에 대하여 교차된 방향인 것을 특징으로 한다.
또한, 복수개의 상기 홈부가 형성되어 있는 것을 특징으로 한다.
<발명의 효과>
본 발명의 실장 구조체에 의하면, 회로 기판과 이 회로 기판에 표면 실장된 반도체 소자 사이로 수지 재료를 효율적으로 안정하게 주입해서 밀봉할 수 있다.
도 1a는 본 발명의 실시형태 1의 실장 구조체의 평면도이다.
도 1b는 동 실시형태의 Z-Z선의 단면도이다.
도 2a는 동 실시형태의 반도체 소자를 실장하기 전의 회로 기판의 평면도이다.
도 2b는 동 실시형태의 J-J선의 단면도이다.
도 3a는 동 실시형태의 저점도의 수지 재료를 적하하는 제 1 공정도이다.
도 3b는 동 실시형태의 저점도의 수지 재료를 적하하는 제 2 공정도이다.
도 4a는 동 실시형태의 회로 기판의 제 1 구체예를 나타내는 단면도이다.
도 4b는 동 실시형태의 회로 기판의 제 2 구체예를 나타내는 단면도이다.
도 5는 본 발명의 실시형태 2의 실장 구조체의 평면도이다.
도 6은 본 발명의 실시형태 3의 실장 구조체의 평면도이다.
도 7은 본 발명의 실시형태 4의 실장 구조체의 주요부의 단면도이다.
도 8a는 종래의 실장 구조체의 평면도이다.
도 8b는 동 종래예의 실장 구조체에 저점도의 수지 재료를 적하하기 전의 단면도이다.
도 8c는 동 종래예의 실장 구조체에 저점도의 수지 재료를 적하한 후의 단면도이다.
도 9a는 반도체 소자를 실장하기 전의 종래의 회로 기판의 평면도이다.
도 9b는 도 9a의 X-X선의 단면도이다.
이하, 본 발명의 각 실시형태를 도 1a, 도 1b ~ 도 7에 의거하여 설명한다.
(실시형태 1)
도 1a, 도 1b ~ 도 4a, 도 4b는 본 발명의 실시형태 1을 나타낸다.
도 1a는 반도체 소자(1a,1b)를 회로 기판(2) 상에 표면 실장한 실장 구조체를 나타낸다.
도 1b는 도 1a에 있어서의 Z-Z선을 따른 단면도이며, 밀봉 수지(3)를 충전한 상태를 나타내고 있다.
반도체 소자(1a,1b)를 실장하기 전의 회로 기판(2)은, 도 2a에 나타낸 바와 같이, 회로 기판(2)의 실장면은 반도체 소자(1a,1b)가 실장되는 각 랜드(4)를 제외하고 그 전체면이 그라운드 패턴(5)으로 되어 있다. 또한, 도 2b는 도 2a의 Y-Y선을 따른 단면도를 나타내고, 반도체 소자(1a)의 실장 예정 위치와 반도체 소자(1b)의 실장 예정 위치 사이에는 그라운드 패턴(5)의 동박을 베이스 플레이트(2b)에 도달할 때까지 제거한 창(6a,6b,6c,6d)이 홈부(7)로서 형성되어 있다.
창(6a~6d)[홈부(7)]의 단부의 위치는 적어도 반도체 소자가 탑재되는 위치의 단부 부근까지 계속되어 있고, 보다 바람직하게는 도 1a, 도 1b에 나타낸 바와 같이 반도체 소자가 탑재되는 위치, 즉 반도체 소자(1a,1b) 아래까지 계속되어 형성된다.
구체적으로, 반도체 소자(1a,1b)의 평면 형상은 12㎜×17㎜, 반도체 소자(1a,1b)의 거리는 2㎜이다. 홈부(7)는 깊이 20㎛, 폭 0.5㎜, 길이 3㎜이고, 0.5㎜ 간격으로 4개의 홈(7)을 반도체 소자(1a,1b)의 변과 직각으로 형성하였다.
도 3a 및 도 3b는 도 2a에 있어서의 J-J선을 따른 확대 단면도이며, 회로 기판(2)에 홈부(7)로서의 창(6a~6d)을 회로 기판(2)에 형성하였으므로, 도 3a에 나타낸 바와 같이, 창(6a~6d)의 포인트(8)에 시린지 등으로 저점도의 밀봉 수지(3)를 일괄하여 적하하면 적하된 밀봉 수지는 그라운드 패턴(5)을 따라 퍼지는 것이 없이 적하된 점을 중심으로 시간의 경과와 함께 동심원 형상으로 퍼짐과 아울러 홈부(7)로 인도되어 반도체 소자(1a,1b)와 회로 기판(2) 사이로 효율적으로 유입되며, 도 3b에 나타낸 바와 같이, 홈부(7)를 따라 반도체 소자(1a,1b)의 하방으로 유입되어 도 1b와 같이 양호하게 밀봉할 수 있었다.
여기서 밀봉 수지(3)는 저점도의 열경화성 에폭시 수지이며, 그 점도는 바람직하게는 10Pa?s 이하이고, 보다 바람직하게는 5Pa?s 이하이며, 더욱 바람직하게는 1Pa?s 정도이다.
상기 구성의 것을 실시예 1로 하여 50장의 실장 구조체의 상기 포인트(8) 부근에 스테인레스제 노즐[무사시 엔지니어링(주) 제작의 노즐?게이지 26의 예를 들면 SN-26G-LF]을 사용하여 밀봉 수지(3) 50㎖를 25℃에서 적하하고, 30분 후의 2개의 반도체 소자(1a,1b) 하면의 전체 둘레와 회로 기판(2) 사이에 형성된 필렛 형상을 관찰하였다. 도포한 밀봉 수지의 점도는 0.8Pa?s이며, 150℃에서 3분 경화하였다. 밀봉 수지(3)의 양은 반도체 소자(1a,1b)와 회로 기판(2) 사이의 공간을 채우는 양이다.
이 실시예 1과 비교하기 위해서, 도 9a 및 도 9b에 나타낸 바와 같이, 도 2a 및 도 2b에 나타낸 창(6a~6d)[홈부(7)]을 형성하지 않은 회로 기판(2)을 사용하여 실시예 1의 경우와 같은 위치에 같은 조건으로 밀봉 수지(3)를 일괄하여 적하한 경우를 실험하였다.
하기는 실시예 1과 비교예 1의 결과를 나타내고 있다. 실시예 1 및 비교예 1의 각각 2개의 반도체 소자 모두 전체 둘레에 필렛이 형성된 것을 ○, 일부에 필렛이 형성되지 않는 것을 ×로 판단하였다. 여기서, 필렛이란 밀봉 수지가 반도체 소자로부터 밀려나온 부분, 측면의 경사 부분이다.
실시예 1 비교예 1
전체 둘레에 필렛 형성 50 21
일부에 필렛 미형성 0 29
결 과 ○ ×
이와 같이, 실시예 1에서는 모두에 대하여 2개의 반도체 소자(1a,1b)의 하면의 전체 둘레에 필렛이 형성되었다.
그러나, 비교예 1과 같이 창(6a~6d)[홈부(7)]을 시행하지 않은 회로 기판(2)을 사용한 경우, 약 절반의 확률로 일부의 필렛이 미형성이었다. 필렛이 미형성이었던 것을 관찰해보면 2개의 반도체 소자 사이에 밀봉 수지가 퍼져서 고여 있고 반도체 소자에 밀봉 수지가 공급되어 있지 않았다.
이상의 것으로부터 일괄하여 적하된 밀봉 수지는 홈부(7)로서의 창(6a~6d)을 따라 퍼지기 쉬운 것을 알았다. 또한, 밀봉 수지가 반도체 소자(1a,1b)에 접해버리면 모세관 현상에 의해 반도체 소자의 하부로 침투된다.
반도체 소자(1a,1b) 사이의 거리가 실시예 1에서는 2㎜였지만, 5㎜ 이내, 바람직하게는 3㎜ 이내가 바람직하다. 밀봉 수지를 인도하는 홈부(7)의 개수를 4개로 하였지만, 반도체 소자(1a,1b)의 평면 형상이 12㎜×17㎜, 홈부(7)의 깊이가 20㎛인 경우에 밀봉 수지를 인도하는 홈부(7)의 폭의 총 합계가 반도체 소자(1a,1b)의 변의 길이의 5% 이상이면 좋고, 바람직하게는 10% 정도이면 좋다.
또한, 창(6a~6d)[홈부(7)]의 형상을 깊이 5㎛, 10㎛, 30㎛, 그 폭 0.5㎜, 그 길이 3㎜로 각각 한 것을 실시예 2, 3, 4로 하고, 창(6a~6d)[홈부(7)]의 형상을 깊이 1㎛, 3㎛, 폭 0.5㎜, 길이 3㎜로 시행한 것을 비교예 2, 3으로 하여 2개의 반도체 소자 모두 전체 둘레에 필렛이 형성된 것을 ○, 일부에 필렛이 형성되지 않는 것을 ×로 판단하였다.
실시예 2 실시예 3 실시예 4 비교예 2 비교예 3
전체 둘레에 필렛 형성 48 50 50 18 26
일부에 필렛 미형성 2 0 0 32 24
결 과 ○ ○ ○ × ×
실시예 2에서는 2장 정도 필렛 미형성인 것이 발견되었지만 실용에 견딜 수 있다고 판단된다. 실시예 3, 4에서는 전체 수량의 필렛이 형성되어 있었다. 비교예 2, 3에서는 실용에 견딜 수 있는 결과는 얻어지지 않았다. 이것으로부터 창(6a~6d)[홈부(7)]의 깊이는 5㎛ 이상이 아니면 밀봉 수지의 퍼짐을 일정 방향으로 제어할 수 없다는 것을 의미한다. 창(6a~6d)[홈부(7)]은 물을 바다로 인도하는 강과 같은 기능을 하지만, 깊이 5㎛ 이하에서는 강의 제방이 너무 낮아서 무너진 상태를 닮아 있다고 할 수 있다. 이 결과, 5㎛ 이상 필요하다. 바람직하게는, 10㎛~50㎛ 이상이여도 좋다.
창(6a~6d)[홈부(7)]의 깊이는 회로 기판(2)의 동박을 부분적으로, 도 2b에 나타낸 바와 같이, 제거하여 목적으로 하는 깊이의 홈을 얻는 것으로서 설명하였지만 도 4a 또는 도 4b의 어느 하나를 채용할 수 있다.
도 4a 및 도 4b는 각각 도 2a의 J-J선을 따른 단면도를 나타내고 있다. 도 4a에서는 그라운드 패턴(5)의 상면과 창(6a~6d)의 저부에 땜납 마스킹제인 레지스트(9)가 형성되어 있고, 치수(10)가 이 경우의 홈부(7) 깊이가 된다. 도 4b에서는 그라운드 패턴(5)의 상면에 레지스트(9)가 형성되어 있고, 창(6a~6d)의 저부에는 레지스트(9)가 형성되어 있지 않다. 이 경우에는 치수(11)가 홈부(7) 깊이가 된다.
(실시형태 2)
도 5는 본 발명의 실시형태 2를 나타낸다.
실시형태 1에서 창(6a~6d)에 의해 형성되는 홈부(7)는 모두가 반도체 소자(1a,1b)의 변에 직각으로 형성되어 있었지만, 이 실시형태 2에서는 반도체 소자(1a,1b)의 변에 직각인 홈을 형성하는 창(6aa)의 홈부(7), 및 반도체 소자(1a,1b)의 변에 직각보다 작은 각도의 홈을 형성하는 창(6bb,6cc)의 홈부(7)가 형성되어 있다. 창(6aa)과 창(6bb,6cc)의 홈부(7)는 반도체 소자(1a,1b) 사이에 형성된 오목부(12)에 의해 연통되어 있다. 또한, 적하된 저점도의 밀봉 수지 중에서 창(6bb,6cc)의 홈부(7)에 잡히지 않고 화살표(13)로 나타낸 바와 같이 외측으로 유출하려고 하는 밀봉 수지를 저감시키기 위해서 필요에 따라 창(6bb,6cc)의 홈부(7)보다 외측 위치에 반도체 소자(1a,1b)의 변에 직각인 창(6dd,6ee)의 홈부(7)를 형성하여 가능한 만큼 많은 밀봉 수지를 반도체 소자(1a,1b)로 인도한다.
또한, 오목부(12), 창(6dd,6ee)의 홈부(7)도 창(6aa,6bb,6cc)의 홈부(7)와 같이 그라운드 패턴(5)의 동박을 부분적으로 제거하여 구성되어 있다. 그 외는 실시형태 1과 같다.
(실시형태 3)
도 6은 본 발명의 실시형태 3을 나타낸다.
실시형태 2에서 창(6aa)의 홈부(7)와 창(6bb,6cc)의 홈부(7)는 반도체 소자(1a,1b) 사이에 형성된 오목부(12)로 연통하고 있었지만, 이 실시형태 3에 나타낸 바와 같이 창(6aa)의 홈부(7)와 창(6bb,6cc)의 홈부(7)의 각 일단이 서로 접근하여 형성되어 있는 것만이어도 유효하다.
(실시형태 4)
상기 각 실시형태에서는 반도체 소자(1a)와 회로 기판(2)의 간극, 및 반도체 소자(1b)와 회로 기판(2)의 간극으로 밀봉 수지(3)를 인도하는 홈부(7)로서의 창(6a~6c)의 홈부(7)와 창(6aa~6cc,6dd,6ee)의 홈부(7)는 회로 기판(2)의 그라운드 패턴(5)의 동박을 제거하여 구성하였지만, 도 7에 나타낸 바와 같이 그라운드 패턴(5)의 동박은 제거하지 않고 그 위에 레지스트(9)를 도포 형성할 때에 레지스트(9)를 도포하지 않은 예를 들면 창(6a~6c)을 형성하는 패턴의 마스크를 사용한다. 이것에 의해, 적하된 저점도의 밀봉 수지(3)를 반도체 소자(1a,1b)의 하방으로 인도하는데 필요한 상기 깊이를 갖는 홈부(7)를 레지스트(9)의 두께만큼 형성할 수 있다.
상기 각 실시형태에서는 LGA(Land Grid Array) 패키지로 설명하였지만, 이것에 한정되지 않고 BGA(Ball Grid Array) 등, 그 밖의 형상의 반도체 소자 등에서도 회로 기판에 실장, 밀봉하는 경우에 이용될 수 있다. 또한, 반도체 소자가 2개인 경우를 설명하였지만 3개 이상의 복수 실장하는 경우에도 적용될 수 있다.
<산업상의 이용 가능성>
본 발명의 실장 구조체는 회로 기판과 반도체 소자 사이의 간극을 밀봉 수지로 밀봉한 실장 구조체를 내장한 각종 전자 기기 등의 신뢰성 향상에 기여할 수 있다.

Claims (14)

  1. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴에 홈부가 형성되며;
    상기 홈부의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 홈부의 타단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 홈부의 깊이는 상기 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
  2. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴 상에 형성된 레지스트에 홈부가 형성되며;
    상기 홈부의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 홈부의 타단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 홈부의 깊이는 상기 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 밀봉 수지가 상기 홈부에 걸쳐서 형성되어 있는 것을 특징으로 하는 실장 구조체.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자의 간격이 5㎜ 이내인 것을 특징으로 하는 실장 구조체.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 홈부의 방향이 상기 제 1 반도체 소자의 변의 방향과 상기 제 2 반도체 소자의 변의 방향에 대하여 직각인 방향인 것을 특징으로 하는 실장 구조체.
  6. 제 1 항 또는 제 2 항에 있어서,
    복수개의 상기 홈부가 형성되어 있는 것을 특징으로 하는 실장 구조체.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 홈의 깊이가 10 내지 50㎛인 것을 특징으로 하는 실장 구조체.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 홈의 폭의 길이의 총 합계가 상기 반도체 소자의 1변의 5% 이상인 것을 특징으로 하는 실장 구조체.
  9. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴에 홈부가 형성되며;
    상기 홈부의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 홈부의 타단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    상기 홈부의 주위에서 상기 패턴 위 및 상기 홈부의 저부에 레지스트가 형성되고;
    상기 패턴과 상기 제 1 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 패턴과 상기 제 2 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 홈부의 주위에서 상기 패턴 상에 형성된 레지스트의 상면으로부터 상기 홈부의 저부에 형성된 레지스트의 표면까지의 깊이는 상기 홈부에 공급된 밀봉 수지를 상기 패턴과 상기 제 1 반도체 소자 사이의 간극, 및 상기 패턴과 상기 제 2 반도체 소자 사이의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
  10. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴에 홈부가 형성되며;
    상기 홈부의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 홈부의 타단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    상기 홈부의 주위에서 상기 패턴 상에 레지스트가 형성되고;
    상기 패턴과 상기 제 1 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 패턴과 상기 제 2 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 홈부의 주위에서 상기 패턴 상에 형성된 레지스트의 상면으로부터 상기 홈부의 저부까지의 깊이는 상기 홈부에 공급된 밀봉 수지를 상기 패턴과 상기 제 1 반도체 소자 사이의 간극, 및 상기 패턴과 상기 제 2 반도체 소자 사이의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
  11. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴에 제 1,제 2 홈부(6bb,6cc)가 형성되며;
    상기 제 1 홈부(6bb)의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 제 2 홈부(6cc)의 일단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    상기 제 1,제 2 홈부(6bb,6cc)의 타단이 인접한 상기 반도체 소자의 사이에 있어서 서로 근접해서 형성되고;
    상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 제 1,제 2 홈부의 깊이는 상기 제 1,제 2 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
  12. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 제 1,제 2 반도체 소자 사이에서 상기 회로 기판의 패턴 상에 형성된 레지스트에 제 1,제 2 홈부(6bb,6cc)가 형성되며;
    상기 제 1 홈부(6bb)의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 제 2 홈부(6cc)의 일단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    상기 제 1,제 2 홈부(6bb,6cc)의 타단이 인접한 상기 반도체 소자의 사이에 있어서 서로 근접해서 형성되고;
    상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 제 1,제 2 홈부의 깊이는 상기 제 1,제 2 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
  13. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴에 제 1,제 2 홈부(6bb,6cc)가 형성되며;
    상기 제 1 홈부(6bb)의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 제 2 홈부(6cc)의 일단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    인접한 상기 반도체 소자의 사이에 있어서 상기 제 1,제 2 홈부(6bb,6cc)의 타단이 서로 근접해서 형성되고;
    상기 제 1,제 2 홈부의 주위에서 상기 패턴 위 및 상기 제 1,제 2 홈부의 저부에 레지스트가 형성되며;
    상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 제 1,제 2 홈부의 주위에서 상기 패턴 상에 형성된 레지스트의 상면으로부터 상기 제 1,제 2 홈부의 저부에 형성된 레지스트의 상면까지의 깊이는 상기 제 1,제 2 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
  14. 제 1 반도체 소자 및 제 2 반도체 소자가 인접하여 회로 기판의 상면에 표면 실장된 실장 구조체로서:
    인접한 상기 반도체 소자 사이에서 상기 회로 기판의 패턴에 제 1,제 2 홈부(6bb,6cc)가 형성되며;
    상기 제 1 홈부(6bb)의 일단이 상기 제 1 반도체 소자의 하방 위치까지 형성되고;
    상기 제 2 홈부(6cc)의 일단이 상기 제 2 반도체 소자의 하방 위치까지 형성되며;
    인접한 상기 반도체 소자의 사이에 있어서 상기 제1,제 2 홈부(6bb,6cc)의 타단이 서로 근접해서 형성되고;
    상기 홈부의 주위에서 상기 패턴 상에 레지스트가 형성되며;
    상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되고;
    상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극이 밀봉 수지에 의해 밀봉되며;
    상기 제 1,제 2 홈부의 주위에서 상기 패턴 상에 형성된 레지스트의 상면으로부터 상기 홈부의 저부까지의 깊이는 상기 제 1,제 2 홈부에 공급된 밀봉 수지를 상기 회로 기판의 패턴과 상기 제 1 반도체 소자 사이의 간극, 및 상기 회로 기판의 패턴과 상기 제 2 반도체 소자 사이의 간극으로 인도하는데 필요한 5㎛ 이상의 깊이인 것을 특징으로 하는 실장 구조체.
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