KR20090108777A - 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 - Google Patents

반도체 패키지용 기판 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR20090108777A
KR20090108777A KR1020080034052A KR20080034052A KR20090108777A KR 20090108777 A KR20090108777 A KR 20090108777A KR 1020080034052 A KR1020080034052 A KR 1020080034052A KR 20080034052 A KR20080034052 A KR 20080034052A KR 20090108777 A KR20090108777 A KR 20090108777A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
semiconductor package
grooves
semiconductor
Prior art date
Application number
KR1020080034052A
Other languages
English (en)
Inventor
최창규
이동연
김지수
황광환
김남열
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080034052A priority Critical patent/KR20090108777A/ko
Publication of KR20090108777A publication Critical patent/KR20090108777A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명은 반도체칩 실장영역 주변에 넘침 방지홈을 형성하여 신뢰성을 향상시키기 위한 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
본 발명에 따른 반도체 패키지용 기판은, 기판본체; 상기 기판본체 상에 형성된 다수의 패드; 및 상기 다수의 패드 상부가 노출되도록 다수의 홈이 형성되고, 상기 다수의 홈 중 반도체칩이 연결될 다수의 반도체칩 연결홈 외측 테두리에 반도체칩 접착용 접착제의 넘침 방지홈이 형성된 솔더 레지스트층;을 포함한다. 이에 따라, 본 발명은, 상기 넘침 방지홈이 접착제가 다수의 수동소자까지 흐르는 것을 방지하여 수동소자의 불량발생률을 줄일 수 있게 됨으로써, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
반도체 패키지, 접착제, 에폭시, 넘침 방지, 언더필

Description

반도체 패키지용 기판 및 이를 이용한 반도체 패키지{Printed circuit board for semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 관한 것으로, 보다 자세하게는, 반도체칩이 실장될 영역과 수동소자가 실장될 영역 사이에 소정 폭을 갖는 넘침 방지홈이 형성된 반도체 패키지용 기판 및 상기 넘침 방지홈이 형성된 기판을 이용한 반도체 패키지에 관한 것이다.
일반적으로, FCBGA(Flip-Chip Ball Grid Array)는 빌드업(Build up) 방식의 적층공법을 사용하여 기판을 형성하고, 기판의 최상층에 솔더 볼(Solder Ball)을 형성하여 플립칩과 기판을 전기적으로 연결함으로써 반도체 패키지 제품을 완성한다.
이러한, 반도체 패키지 제품은, 반도체 패키지 제품이 실장되는 장치의 소형화로 인하여 점차적으로 소형화 및 고밀도화가 요구되어지고 있다.
이하, 관련도면을 참조하여 반도체 패키지에 대하여 간략하게 설명하면 다음과 같다.
도 1은 종래의 반도체 패키지를 나타낸 평면도이고, 도 2는 도 1의 단면도이다.
먼저, 도 1에 도시한 바와 같이, 종래의 반도체 패키지(100)는, 빌드업 방식의 적층공법에 의해 형성된 기판(110) 상에 반도체칩(120)이 결합되고, 상기 반도체칩(120) 주변에 다수의 수동소자(130)가 전기적으로 연결된다.
이때, 상기 반도체 패키지(100)의 단면을 나타낸 도 2에 도시한 바와 같이, 상기 반도체칩(120)은 솔더 볼(solder ball: 125)을 통해 상기 기판(110) 상에 형성된 패드(106)에 접속된다.
또한, 상기 다수의 수동소자(130) 각각은 상기 기판(110) 상에 형성된 패드(106) 중 상기 반도체칩(120) 주변에 형성된 패드(106)에 접속 결합된다.
상기 반도체칩(120)을 솔더 볼(125)을 통해 기판(110)과 전기적으로 연결시킨 후, 기판(110)과 반도체칩(120) 사이의 공극을 채우기 위하여 언더필(underfill) 공정을 진행한다.
상기 언더필 공정은 유체의 접착제(140)를 상기 반도체칩(120)과 기판(110) 사이에 도포한 후 이를 경화시킴으로써, 반도체칩(120)과 솔더 볼(125)의 연결을 보호할 수 있다.
그러나, 반도체 패키지(100)의 소형화 및 고밀도화에 따라 점차적으로 소자간의 간격이 좁아짐으로써, 상기 언더필 공정시 반도체칩(120)에 도포된 접착제(140)가 이웃하는 다수의 수동소자(130)까지 유동하게 된다.
이에 따라, 상기 접착제(140)가 다수의 수동소자(130)에 유입될 경우, 상기 다수의 수동소자(130)에 전기적인 결함이 발생될 수 있게 됨으로써, 반도체 패키지(100)의 신뢰성이 저하되는 문제점이 있었다.
따라서, 본 발명은 종래 반도체 패키지에서 제기되고 있는 상기 문제점을 해결하기 위하여 이루어진 것으로, 반도체칩이 실장될 영역과 수동소자가 실장될 영역 사이에 소정 폭을 갖는 넘침 방지홈을 형성함으로써, 접착제의 넘침 현상을 방지할 수 있는 반도체 패키지용 기판 및 상기 넘침 방지홈이 형성된 기판을 이용한 반도체 패키지를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 이루어진 본 발명의 제1 실시예에 따른 반도체 패키지용 기판은, 기판본체; 상기 기판본체 상에 형성된 다수의 패드; 및 상기 다수의 패드 상부가 노출되도록 다수의 홈이 형성되고, 상기 다수의 홈 중 반도체칩 이 연결될 다수의 반도체칩 연결홈 외측 테두리에 반도체칩 접착용 접착제의 넘침 방지홈이 형성된 솔더 레지스트층;을 포함할 수 있다. 이에 따라, 본 발명은, 상기 넘침 방지홈이 접착제가 다수의 수동소자까지 흐르는 것을 방지하여 수동소자의 불량발생률을 줄일 수 있게 됨으로써, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
이때, 상기 넘침 방지홈은, 상기 다수의 반도체칩 연결홈 중 외측의 반도체칩 연결홈으로부터 1mm 이내의 범위에 형성될 수 있다.
그리고, 본 발명의 제1 실시예에 따른 반도체 패키지는, 기판본체와, 상기 기판본체 상에 형성된 다수의 패드 및 상기 다수의 패드가 노출되도록 다수의 홈이 형성되고, 상기 다수의 홈 중 반도체칩이 연결될 다수의 반도체칩 연결홈 외측 테두리에 반도체칩 접착용 접착제의 넘침 방지홈이 형성된 솔더 레지스트층으로 이루어진 기판; 및 도전성 범프를 통해 상기 다수의 반도체칩 연결홈 상에 실장된 반도체칩;을 포함할 수 있다.
이때, 상기 기판 및 반도체칩 사이에 접착제가 개재되며, 상기 접착제는 에폭시계 접합 수지일 수 있다.
아울러, 상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 반도체칩 패키지 기판은, 기판본체; 상기 기판본체 상에 형성된 다수의 패드; 및 상기 다수의 패드 상부가 노출되도록 다수의 홈이 형성되고, 상기 다수의 홈 중 반도체칩이 연결될 다수의 반도체칩 연결홈 외측 테두리에 반도체칩 접착용 접착제의 넘침 방지홈이 다수의 열로 형성된 솔더 레지스트층;을 포함할 수 있다.
이때, 상기 다수의 넘침 방지홈 중 외측의 넘침 방지홈은, 상기 다수의 반도체칩 연결홈 중 외측의 반도체칩 연결홈으로부터 1mm 이내의 범위에 형성될 수 있다.
또한, 본 발명의 제2 실시예에 따른 반도체칩 패키지는, 기판본체와, 상기 기판본체 상에 형성된 다수의 패드 및 상기 다수의 패드가 노출되도록 다수의 홈이 형성되고, 상기 다수의 홈 중 반도체칩이 연결될 다수의 반도체칩 연결홈 외측 테두리에 반도체칩 접착용 접착제의 넘침 방지홈이 다수의 열로 형성된 솔더 레지스트층으로 이루어진 기판; 및 도전성 범프를 통해 상기 다수의 반도체칩 연결홈 상에 실장된 반도체칩;을 포함할 수 있다.
이때, 상기 기판 및 반도체칩 사이에 접착제가 개재되며, 상기 접착제는 에폭시계 접합 수지일 수 있다.
또한, 상기 다수의 넘침 방지홈 중 외측의 넘침 방지홈은, 상기 다수의 반도체칩 연결홈 중 외측의 반도체칩 연결홈으로부터 1mm 이내의 범위에 형성될 수 있다.
본 발명에 따른 반도체 패키지용 기판 및 이를 이용한 반도체 패키지는, 반도체칩이 실장될 영역과 수동소자가 실장될 영역 사이에 소정 폭을 갖는 넘침 방지홈을 형성함으로써, 접착제의 넘침 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은, 상기 넘침 방지홈이 접착제가 다수의 수동소자까지 흐르는 것을 방지하여 수동소자의 불량발생률을 줄일 수 있게 됨으로써, 반도체 패키지의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명에 따른 반도체 패키지용 기판 및 이를 이용한 반도체 패키지의 구성 및 그 효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
제1 실시예
이하, 관련도면을 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 대하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지용 기판의 평면도이고, 도 4는 도 3의 단면도이다. 또한, 도 5는 본 발명의 제1 실시예에 따른 반도체 패키지의 평면도이고, 도 6은 도 5의 단면도이다.
우선, 도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지용 기판(210)은, 기판본체(205)와 상기 기판본체(205) 상에 형성된 다수의 패드(206) 및 상기 다수의 패드(206)가 노출되는 다수의 홈(207, 230a)이 형성된 솔더 레지스트층(308)로 이루어질 수 있다.
이때, 상기 기판(210)의 중앙에 형성된 홈(207)은 후술하는 반도체칩이 실장 될 다수의 반도체칩 연결홈으로 사용되며, 상기 다수의 반도체칩 연결홈(207) 외측 테두리에 위치한 홈(230a)은 후술하는 수동소자가 실장될 수동소자 실장홈(230a)으로 사용될 수 있다.
특히, 상기 다수의 반도체칩 연결홈(207)과 다수의 수동소자 실장홈(230a) 사이에 소정의 폭을 갖는 넘침 방지홈(240)이 형성될 수 있다.
상기 기판(210)을 보다 자세히 살펴보면, 도 4에 도시한 바와 같이, 빌드업 방식의 적층공법을 통하여 내부에 소정의 회로패턴(미도시함)이 형성된 기판본체(205)와, 상기 기판본체(205) 상에 외부와의 접속을 위해 형성된 다수의 패드(206)와, 상기 다수의 패드(206), 다수의 반도체칩 연결홈(207), 다수의 수동소자 실장홈(230a) 및 넘침 방지홈(240)을 오픈시키며 기판본체(205)의 상부에 형성된 솔더 레지스트층(208)으로 이루어질 수 있다.
상기 다수의 반도체칩 연결홈(207)은 상기 기판(210)의 중앙에 형성되고, 후술하는 반도체칩을 기판(210)과 전기적으로 연결시키기 위한 다수의 패드(206)가 하부에 형성된다. 이때, 상기 다수의 반도체칩 연결홈(207) 하부에 형성된 패드(206)는 상기 기판(210) 내부에 형성된 소정의 회로패턴과 연결되고, 그 둘레는 상기 다수의 반도체칩 연결홈(207)의 둘레와 동일하거나 보다 크게 형성될 수 있다.
또한, 상기 다수의 반도체칩 연결홈(207)은 이에 실장될 반도체칩과 동일한 범위 또는 반도체칩 보다 좁은 범위 내에 형성되어 상기 반도체칩이 완전히 안착될 수 있는 것이 바람직하다.
상기 다수의 수동소자 실장홈(230a)은 상기 다수의 반도체칩 연결홈(207) 중 최외각에 형성된 반도체칩 연결홈(207)으로부터 최소 1mm 이상 이격된 거리의 기판(210) 상부에 형성된다.
이때, 상기 다수의 수동소자 실장홈(230a) 하부에는, 상기 기판(210) 내에 형성된 회로패턴과 전기적으로 연결시키기 위한 패드(206)가 형성되고, 상기 패드(206)의 둘레는 상기 수동소자 실장홈(230a)의 둘레와 동일하거나 크게 형성될 수 있다.
특히, 상기 다수의 반도체칩 연결홈(207)과 다수의 수동소자 실장홈(230a)의 사이에는 소정의 폭을 갖는 넘침 방지홈(240)이 형성될 수 있으며, 상기 넘침 방지홈(240)은 상기 다수의 반도체칩 연결홈(207) 상에 반도체칩을 실장 후 개재되는 접착제가 상기 다수의 수동소자 실장홈(207)으로 유입되는 것을 방지하기 위해 형성된다.
이때, 상기 넘침 방지홈(240)은, 상기 다수의 반도체칩 연결홈(207)의 둘레를 감싸도록 형성되며, 상기 다수의 수동소자 실장홈(230a)에 인접하도록 형성되는 것이 바람직하다.
한편, 상기 다수의 반도체칩 연결홈(207), 다수의 수동소자 실장홈(230a) 및 넘침 방지홈(240)은 상기 기판본체(205) 상에 형성된 솔더 레지스트층(solder resist: 208)의 각 해당 영역이 오픈된 것으로, 노광 식각공법(Photolithography), 레이저 식각공법(laser etching) 또는 플라즈마 식각공법(plasma etching) 중 선택된 어느 하나의 식각공법에 의해 형성될 수 있다.
예를 들어, 노광 식각공법을 사용할 경우에는, 상기 솔더 레지스트층(208) 상에 상기 다수의 반도체칩 연결홈(207), 다수의 수동소자 실장홈(230a) 및 넘침 방지홈(240)을 형성하기 위한 마스크 패턴을 준비한다.
그런 다음, 상기 준비된 마스크 패턴을 식각 방지막으로 사용하여 해당 솔더 레지스트층(208)을 식각한다. 상기 솔더 레지스트층(208)을 식각한 후, 상기 마스크 패턴을 제거하게 되면, 상기 다수의 반도체칩 연결홈(207), 다수의 수동소자 실장홈(230a) 및 넘침 방지홈(240)이 형성될 수 있다.
상술한 바와 같은 구성으로 이루어진 반도체 패키지용 기판(210)을 이용한 반도체 패키지를 살펴보면 다음과 같다.
우선, 도 5에 도시한 바와 같이, 상기 기판(210)을 이용한 반도체 패키지(200)는, 상기의 반도체 패키지용 기판(210) 상에 반도체칩(220) 및 다수의 수동소자(230)가 실장된다.
상기 반도체칩(220)은 상기 다수의 반도체칩 연결홈(207)에 범프(225)를 통 해 실장되어 패드(206)와 전기적으로 연결된다. 이때, 상기 범프(225)는 도전성 물질로 이루어지며, 솔더 볼(solder ball) 또는 페이스트(paste)일 수 있다.
또한, 상기 다수의 수동소자(230)는 상기 다수의 수동소자 실장홈(230a)에 각각 실장된다. 이때, 상기 수동소자(230)는 저항, 커패시터, 인덕터 등의 소자일 수 있다.
상기 반도체칩(220) 및 다수의 수동소자(230)를 기판(210) 상부에 각각 실장시킨 후, 도 6에 도시한 바와 같이, 상기 반도체칩(220)과 기판(210) 사이의 공극을 채우기 위하여 접착제(250)를 도포한다. 이때, 상기 접착제(250)는 에폭시(epoxy)계 접합 수지를 사용할 수 있다.
상기 접착제(250)를 도포하게 되면, 상기 접착제(250)는 반도체칩(220)에서 다수의 수동소자(230) 방향으로 유동하게 되고, 상기 넘침 방지홈(240) 내에 유입된다.
이에 따라, 본 발명의 제1 실시예에 따른 반도체 패키지(200)는 종래와 같이 상기 접착제(250)가 상기 다수의 수동소자(230)에 유입되지 않고 넘침 방지홈(240) 내부로 유입됨으로써, 상기 다수의 수동소자(230)의 불량발생률을 감소시킬 수 있다.
또한, 상기 넘침 방지홈(240)을 다수의 반도체칩 연결홈(207)과 다수의 수동소자 실장홈(230a) 사이에 형성함으로써, 접착제(250)의 유입 방지를 위해 상기 다수의 반도체칩 연결홈(207)과 다수의 수동소자 실장홈(230a) 사이의 거리가 증가되 는 것을 방지할 수 있다.
제2 실시예
이하, 관련도면을 참조하여 본 발명의 제2 실시예에 따른 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 대하여 상세히 설명하면 다음과 같다. 다만, 제1 실시예의 구성 중 제2 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지용 기판의 평면도이고, 도 8은 도 7의 단면도이다. 또한, 도 9는 본 발명의 제2 실시예에 따른 반도체 패키지의 평면도이고, 도 10은 도 9의 단면도이다.
우선, 도 7에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 패키지용 기판(310)은, 중앙에 다수의 반도체칩 연결홈(307)이 형성되고, 상기 반도체칩 연결홈(307) 주위에 소정의 폭을 갖는 제1 및 제2 넘침 방지홈(340, 350)이 형성될 수 있다.
한편, 상기 기판(310) 상에 두 개의 제1 및 제2 넘침 방지홈(340, 350)이 형성된 것에 대하여 설명하였지만, 이는 본 발명을 보다 명확하게 설명하기 위한 하나의 실시예이며, 상기 넘침 방지홈(340, 350)은 그 수에 한정되지 않고 다수 열로 형성될 수 있다.
상기 기판(310)은, 상기 기판(310)의 단면을 나타낸 도 8과 같이, 내부에 소정의 회로패턴(미도시함)이 형성된 기판본체(305)와, 상기 기판본체(305) 상에 외부와의 접속을 위해 형성된 다수의 패드(306)와, 상기 다수의 패드(306), 다수의 반도체칩 연결홈(307) 및 제1 및 제2 넘침 방지홈(340, 350)을 오픈시키며 기판본체(305)의 상부에 형성된 솔더 레지스트층(308)으로 이루어질 수 있다.
특히, 본 발명의 제2 실시예에 따른 반도체 패키지용 기판(300)은 상기 다수의 반도체칩 연결홈(307)과 다수의 수동소자 실장홈(330a) 사이에 제1 및 제2 넘침 방지홈(340, 350)이 형성될 수 있다.
이때, 상기 제1 및 제2 넘침 방지홈(340, 350)은 상기 다수의 반도체칩 연결홈(307)을 감싸도록 형성된다. 또한, 상기 최외측 테두리에 형성된 제2 넘침 방지홈(350)은 상기 다수의 반도체칩 연결홈(307)의 최외측 테두리에 형성된 반도체칩 연결홈(307)으로부터 1mm 이내의 범위에 형성되는 것이 바람직하다.
상술한 바와 같은 구성으로 이루어진 반도체 패키지용 기판을 이용한 반도체 패키지(300)는, 상기 기판(310) 상에 반도체칩(320) 및 다수의 수동소자(330)가 실장된다.
이때, 상기 반도체 패키지(300)은 상기 반도체칩(320) 실장 후, 반도체칩(320)과 기판(310) 사이의 공극을 채우기 위한 언더필 공정에서, 접착제(360)가 다수의 수동소자(330) 방향으로 유동되는 것을 상기 제1 및 제2 넘침 방지홈(340, 350)이 차단시킴으로써, 다수의 수동소자(330)로의 접착제(360) 유입을 방지할 수 있다.
이에 따라, 상기 다수의 수동소자(330)가 접착제(360)의 유입에 의해 발생되는 불량률을 감소시킬 수 있으며, 접착제(360)의 유입에 따라 반도체칩(320)과 다수의 커패시터(330) 사이의 거리가 증가되는 것을 방지할 수 있게 됨에 따라, 소형화 및 고밀도화시킬 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 반도체 패키지의 평면도.
도 2는 도 1의 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지용 기판의 평면도.
도 4는 도 3의 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 패키지의 평면도.
도 6은 도 5의 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지용 기판의 평면도.
도 8은 도 7의 단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 패키지의 평면도.
도 10은 도 9의 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
200 : 반도체 패키지 205 : 기판본체
206 : 패드 207 : 반도체칩 연결홈
208 : 솔더 레지스트 210 : 기판
220 : 반도체칩 230 : 수동소자
230a : 수동소자 실장홈 240 : 넘침 방지홈
250 : 접착제

Claims (10)

  1. 기판본체;
    상기 기판본체 상에 형성된 다수의 패드; 및
    상기 다수의 패드 상부가 노출되도록 다수의 홈이 형성되고, 상기 다수의 홈 중 반도체칩이 연결될 다수의 반도체칩 연결홈 외측 테두리에 반도체칩 접착용 접착제의 넘침 방지홈이 형성된 솔더 레지스트층;
    을 포함하는 반도체 패키지용 기판.
  2. 제1항에 있어서, 상기 넘침 방지홈은,
    상기 다수의 반도체칩 연결홈 중 외측의 반도체칩 연결홈으로부터 1mm 이내의 범위에 형성된 반도체 패키지용 기판.
  3. 제1항에 있어서,
    상기 넘침 방지홈은 상기 다수의 반도체칩 연결홈 외측 테두리에 복수 열로 형성된 반도체 패키지용 기판.
  4. 제1항에 있어서, 상기 다수의 넘침 방지홈 중 외측의 넘침 방지홈은,
    상기 다수의 반도체칩 연결홈 중 외측의 반도체칩 연결홈으로부터 1mm 이내의 범위에 형성된 반도체 패키지용 기판.
  5. 기판본체와, 상기 기판본체 상에 형성된 다수의 패드 및 상기 다수의 패드가 노출되도록 다수의 홈이 형성되고, 상기 다수의 홈 중 반도체칩이 연결될 다수의 반도체칩 연결홈 외측 테두리에 반도체칩 접착용 접착제의 넘침 방지홈이 형성된 솔더 레지스트층으로 이루어진 기판; 및
    도전성 범프를 통해 상기 다수의 반도체칩 연결홈 상에 실장된 반도체칩;
    을 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 기판 및 반도체칩 사이에 접착제가 개재된 반도체 패키지.
  7. 제6항에 있어서,
    상기 접착제는 에폭시계 접합 수지인 반도체 패키지.
  8. 제5항에 있어서, 상기 넘침 방지홈은,
    상기 다수의 반도체칩 연결홈 중 외측의 반도체칩 연결홈으로부터 1mm 이내의 범위에 형성된 반도체 패키지.
  9. 제5항에 있어서,
    상기 넘침 방지홈은 상기 반도체칩 연결홈 외측 테두리에 복수 열로 형성된 반도체 패키지.
  10. 제5항에 있어서, 상기 다수의 넘침 방지홈 중 외측의 넘침 방지홈은,
    상기 다수의 반도체칩 연결홈 중 외측의 반도체칩 연결홈으로부터 1mm 이내의 범위에 형성된 반도체 패키지.
KR1020080034052A 2008-04-14 2008-04-14 반도체 패키지용 기판 및 이를 이용한 반도체 패키지 KR20090108777A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080034052A KR20090108777A (ko) 2008-04-14 2008-04-14 반도체 패키지용 기판 및 이를 이용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080034052A KR20090108777A (ko) 2008-04-14 2008-04-14 반도체 패키지용 기판 및 이를 이용한 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20090108777A true KR20090108777A (ko) 2009-10-19

Family

ID=41552148

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080034052A KR20090108777A (ko) 2008-04-14 2008-04-14 반도체 패키지용 기판 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20090108777A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8253034B2 (en) 2010-05-24 2012-08-28 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and semiconductor package with the same
KR101229844B1 (ko) * 2011-03-07 2013-02-05 주식회사 디엠케이 액상넘침방지장치
KR101683005B1 (ko) * 2016-03-14 2016-12-08 주식회사원광전자 광수신기와 주변광 센서 및/또는 발광 다이오드 패키지를 구비하는 개선된 광 소자 모듈
CN107507825A (zh) * 2016-06-14 2017-12-22 三星电子株式会社 半导体封装

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8253034B2 (en) 2010-05-24 2012-08-28 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and semiconductor package with the same
KR101229844B1 (ko) * 2011-03-07 2013-02-05 주식회사 디엠케이 액상넘침방지장치
KR101683005B1 (ko) * 2016-03-14 2016-12-08 주식회사원광전자 광수신기와 주변광 센서 및/또는 발광 다이오드 패키지를 구비하는 개선된 광 소자 모듈
CN107507825A (zh) * 2016-06-14 2017-12-22 三星电子株式会社 半导体封装

Similar Documents

Publication Publication Date Title
KR102060624B1 (ko) 더미 커넥터를 구비한 반도체 패키지와 이를 형성하는 방법
KR102492796B1 (ko) 반도체 패키지
JP5240625B2 (ja) フリップチップパッケージおよびフリップチップパッケージの製造方法
KR101308100B1 (ko) 강화층을 구비한 반도체칩
JP2009182201A (ja) 半導体装置およびその製造方法
JP2008252026A (ja) 半導体装置
KR20100121231A (ko) 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법
US8980694B2 (en) Fabricating method of MPS-C2 package utilized form a flip-chip carrier
TWI636536B (zh) 半導體封裝
KR20090108777A (ko) 반도체 패키지용 기판 및 이를 이용한 반도체 패키지
CN113517249B (zh) 凸块缓冲封装结构和凸块缓冲封装结构的制备方法
CN103367267A (zh) 焊锡安装基板及其制造方法、以及半导体装置
KR101613525B1 (ko) 피오피 타입의 인쇄회로기판 및 그 제조 방법
KR20130126171A (ko) 범프 구조물 및 이의 형성 방법
CN111725146A (zh) 电子封装件及其制法
KR101236797B1 (ko) 반도체 패키지 제조 방법
JP4416776B2 (ja) パッケージ基板、半導体パッケージ及び半導体パッケージ作製方法
KR102003389B1 (ko) 전자부품 패키지 및 이를 포함하는 전자기기
TW201419950A (zh) 印刷電路板與使用其之半導體封裝件以及印刷電路板與使用其之半導體封裝件的製造方法
US20100181669A1 (en) Semiconductor device and method for manufacturing the same
KR101340348B1 (ko) 마스크 패턴을 이용한 칩 내장형 패키지 기판 및 그 제조방법
KR101088087B1 (ko) 반도체 패키지용 히트슬러그 및 이를 이용한 반도체 패키지의 제조방법
KR20030085449A (ko) 개량된 플립 칩 패키지
EP3301714A1 (en) Circuit board with multiple density regions
US20240047322A1 (en) Package structure and forming method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application