JP2009182201A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009182201A JP2009182201A JP2008020692A JP2008020692A JP2009182201A JP 2009182201 A JP2009182201 A JP 2009182201A JP 2008020692 A JP2008020692 A JP 2008020692A JP 2008020692 A JP2008020692 A JP 2008020692A JP 2009182201 A JP2009182201 A JP 2009182201A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- insulating film
- semiconductor device
- connection pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 289
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 125
- 239000002184 metal Substances 0.000 claims abstract description 125
- 239000010410 layer Substances 0.000 claims description 487
- 238000000034 method Methods 0.000 claims description 55
- 239000010953 base metal Substances 0.000 claims description 53
- 239000012790 adhesive layer Substances 0.000 claims description 42
- 230000001681 protective effect Effects 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 25
- 229910000679 solder Inorganic materials 0.000 claims description 12
- 230000001678 irradiating effect Effects 0.000 claims description 7
- 238000007789 sealing Methods 0.000 claims description 6
- 239000007787 solid Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000003754 machining Methods 0.000 abstract 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 21
- 239000003822 epoxy resin Substances 0.000 description 19
- 229920000647 polyepoxide Polymers 0.000 description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 238000007747 plating Methods 0.000 description 14
- 238000007689 inspection Methods 0.000 description 13
- 229910052802 copper Inorganic materials 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 230000002950 deficient Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 229910052759 nickel Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- 239000009719 polyimide resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920001187 thermosetting polymer Polymers 0.000 description 7
- 239000004744 fabric Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 239000011889 copper foil Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82009—Pre-treatment of the connector or the bonding area
- H01L2224/8203—Reshaping, e.g. forming vias
- H01L2224/82035—Reshaping, e.g. forming vias by heating means
- H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/0665—Epoxy resin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】レーザビームの照射によるレーザ加工により、下層配線2の開口部5を有する接続パッド部2aをマスクとして、半導体構成体6の配線14の接続パッド部14aの下面中央部に対応する部分における下層絶縁膜1および接着層7に開口部17を形成する。そして、レーザビームのビーム径が半導体構成体6の配線14の接続パッド部14aの直径以上で下層配線2の接続パッド部2aの外径未満であると、開口部17の直径は開口部5の直径に応じた大きさとなり、開口部17の直径を可及的に小さくすることが可能となり、半導体構成体6の配線14の接続パッド部14aの直径を可及的に小さくすることが可能となり、半導体構成体6の微細化が可能となる。
【選択図】図9
Description
請求項2に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記下層配線は前記下層絶縁膜の下面側に埋め込まれていることを特徴とするものである。
請求項3に記載の発明に係る半導体装置は、請求項2に記載の発明において、前記下層配線の接続パッド部は上部金属層下に下地金属層が設けられた2層構造であり、前記下層配線の接続パッド部以外は上部金属層のみの1層構造であることを特徴とするものである。
請求項4に記載の発明に係る半導体装置は、請求項3に記載の発明において、前記下層配線の接続パッド部において、前記上部金属層の平面サイズは前記下地金属層の平面サイズと同じであることを特徴とするものである。
請求項5に記載の発明に係る半導体装置は、請求項4に記載の発明において、前記半導体構成体の該接続用電極は配線の接続パッド部または柱状電極であり、前記配線の接続パッド部または前記柱状電極の平面サイズは前記下層配線の接続パッド部の平面サイズよりも小さいことを特徴とするものである。
請求項6に記載の発明に係る半導体装置は、請求項5に記載の発明において、前記下層配線の接続パッド部において、前記上部金属層の平面サイズは前記下地金属層の平面サイズよりも小さいことを特徴とするものである。
請求項7に記載の発明に係る半導体装置は、請求項5に記載の発明において、前記下層配線の接続パッド部において、前記上部金属層の平面サイズは、前記下層配線の接続パッド部下に設けられた接続端子部の平面サイズよりも小さいことを特徴とするものである。
請求項8に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体の外部接続用電極は配線の接続パッド部または柱状電極であり、前記配線の接続パッド部または前記柱状電極の平面サイズは前記下層配線の接続パッド部下に設けられた接続端子部の平面サイズよりも小さいことを特徴とするものである。
請求項9に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体の外部接続用電極は配線の接続パッド部であり、前記配線の接続パッド部下面に保護金属層が設けられていることを特徴とするものである。
請求項10に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とするものである。
請求項11に記載の発明に係る半導体装置は、請求項10に記載の発明において、前記接着層に前記下層絶縁膜の開口部に連通する開口部が形成され、前記下層配線の接続パッド部下に設けられた接続端子部が前記下層配線の接続パッド部の開口部、前記下層絶縁膜の開口部および前記接着層の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とするものである。
請求項12に記載の発明に係る半導体装置は、請求項10に記載の発明において、前記半導体構成体の前記外部接続用電極と前記接着層との間に静電気防止用保護膜が形成されていることを特徴とするものである。
請求項13に記載の発明に係る半導体装置は、請求項12に記載の発明において、前記静電気防止用保護膜に前記接着層の開口部に連通する開口部が形成され、前記下層配線の接続パッド部下に設けられた接続端子部が前記下層配線の接続パッド部の開口部、前記下層絶縁膜の開口部、前記接着層の開口部および前記静電気防止用保護膜の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とするものである。
請求項14に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体および前記絶縁層上に上層絶縁膜が設けられ、前記上層絶縁膜上に上層配線が設けられていることを特徴とするものである。
請求項15に記載の発明に係る半導体装置は、請求項14に記載の発明において、前記下層絶縁膜、前記絶縁層および前記上層絶縁膜に設けられた貫通孔内に上下導通部が前記下層配線および前記上層配線に接続されて設けられていることを特徴とするものである。
請求項16に記載の発明に係る半導体装置は、請求項14に記載の発明において、前記絶縁層中に前記下層配線に接続された配線を有する回路基板が埋め込まれていることを特徴とするものである。
請求項17に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられていることを特徴とするものである。
請求項18に記載の発明に係る半導体装置は、請求項17に記載の発明において、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられていることを特徴とするものである。
請求項19に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記絶縁層は、前記半導体構成体を含む前記下層絶縁膜の上面に設けられた封止膜であることを特徴とするものである。
請求項20に記載の発明に係る半導体装置の製造方法は、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体の下面およびその周囲に下層絶縁膜を形成し、且つ、少なくとも前記半導体構成体の周囲における前記下層絶縁膜上に絶縁層を形成する工程と、前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程と、前記マスク金属層をマスクとしてレーザビームを照射することにより、前記半導体構成体の外部接続用電極に対応する部分における前記下層絶縁膜に開口部を形成する工程と、前記下層絶縁膜下に接続部材を前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する工程と、を有することを特徴とするものである。
請求項21に記載の発明に係る半導体装置の製造方法は、請求項20に記載の発明において、前記マスク金属層を形成する工程は、接続パッド部中央部に開口部を有する下層配線用上部金属層形成用層および下層配線用下地金属層形成用層を前記下層絶縁膜下にべた状に形成する工程を含むことを特徴とするものである。
請求項22に記載の発明に係る半導体装置の製造方法は、請求項21に記載の発明において、前記マスク金属層を形成する工程は、前記下層配線用上部金属層形成用層および下層配線用下地金属層形成用層をパターニングして下層配線を形成する工程を含むことを特徴とするものである。
請求項23に記載の発明に係る半導体装置の製造方法は、請求項21に記載の発明において、前記マスク金属層を形成する工程は、前記下層配線用下地金属層形成用層をべた状のままとし、前記下層配線用上部金属層形成用層パターニングして下層配線を形成する工程を含むことを特徴とするものである。
請求項24に記載の発明に係る半導体装置の製造方法は、請求項22または23に記載の発明において、前記マスク金属層を形成する工程は、ベース板を準備する工程と、前記ベース板上に、前記下層配線用上部金属層形成用層および下層配線用下地金属層形成用層を形成する工程と、前記下層配線上に前記下層絶縁膜を形成する工程と、を含むことを特徴とするものである。
請求項25に記載の発明に係る半導体装置の製造方法は、請求項24に記載の発明において、前記マスク金属層をマスクとしてレーザビームを照射することにより前記下層絶縁膜に開口部を形成する工程は、レーザビームを照射する前工程として、前記下層絶縁膜上に前記半導体構成体を固着する工程と、前記ベース板を除去する工程と、を含むことを特徴とするものである。
請求項26に記載の発明に係る半導体装置の製造方法は、請求項25に記載の発明において、前記接続部材を形成する工程は、前記下層配線の接続パッド部下に前記接続部材を前記下層配線の接続パッド部の開口部および前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する工程を含むことを特徴とするものである。
請求項27に記載の発明に係る半導体装置の製造方法は、請求項26に記載の発明において、前記接続部材は下地金属層と該下地金属層下に形成された上部金属層との2層構造であり、前記接続部材を形成する工程は、前記接続部材以外の領域における前記下層配線の上部金属層を除去する工程を含むことを特徴とするものである。
請求項28に記載の発明に係る半導体装置の製造方法は、請求項27に記載の発明において、前記半導体構成体の該接続用電極は配線の接続パッド部または柱状電極であり、前記配線の接続パッド部または前記柱状電極の平面サイズは前記下層配線の接続パッド部の平面サイズよりも小さいことを特徴とするものである。
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる平面方形状の下層絶縁膜1を備えている。下層絶縁膜1の下面側には下層配線2が埋め込まれている。下層配線2は、銅からなる上部金属層3の両端部下面にニッケルからなる下地金属層4が設けられた構造となっている。下層配線2の2層構造の両端部は、下層絶縁膜1の下面中央部に配置された接続パッド部2aと、下層絶縁膜1の下面周辺部に配置された接続パッド部2bとなっている。
図13はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、下層配線2の接続パッド部2aの上部金属層3の外径を半導体構成体8の配線14の接続パッド部14aの直径とほぼ同じとし、下層配線2の接続パッド部2aの下地金属層4の外径をそれよりもやや大きくした点である。
図24はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図13に示す半導体装置と大きく異なる点は、ビルドアップ工法により、下層配線および上層配線を共に2層配線構造とした点である。すなわち、第1、第2の接続パッド部21、22を含む第1の下層配線2Aの下面および第1の下層絶縁膜1Aの下面には、第1の下層絶縁膜1Aと同一の材料からなる第2の下層絶縁膜1Bが設けられている。
図25はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図13に示す半導体装置と大きく異なる点は、上下導通部42を備えておらず、その代わりに、接着層7を含む半導体構成体6の周囲における絶縁層34中に方形枠状で両面配線構造の回路基板71を埋め込んで配置した点である。
図30はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図13に示す半導体装置と異なる点は、半導体構成体6の配線14を含む保護膜12の下面にポリイミド系樹脂、エポキシ系樹脂等の絶縁材からなる静電気防止用保護膜81を設けた点である。
図31はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図13に示す半導体装置と異なる点は、半導体構成体6の配線14の接続パッド部14a下面に電解銅メッキからなる保護金属層82を設けた点である。この場合、保護金属層82は、レーザビームが照射されるときに、配線14の接続パッド部14aを保護するためのものである。すなわち、配線14を5〜10μmの厚さに形成し、レーザビームによりエッチングされる量を見込んで、この配線14の接続パッド部14a上にのみ、保護層87を数μmの厚さに形成しておくと半導体構成体6の薄型化を図ることができる。
図32はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図13に示す半導体装置と異なる点は、半導体構成体6の配線14の接続パッド部14a下面中央部に電解銅メッキからなる柱状電極(外部接続用電極)83を設け、配線14を含む保護膜12の下面にエポキシ系樹脂等からなる封止膜84をその下面が柱状電極83の下面と面一となるように設けた点である。
図33はこの発明の第8実施形態としての半導体装置の断面図を示す。この半導体装置において、図13に示す半導体装置と異なる点は、半導体構成体6および下層絶縁膜1の上面にエポキシ系樹脂等からなる封止膜(絶縁層)85のみを設けた点である。この場合、封止膜91はトランスファモールド法等のモールド法により形成される。
2 下層配線
2a、2b 接続パッド部
5 開口部
6 半導体構成体
7 接着層
8 シリコン基板
9 接続パッド
10 絶縁膜
12 保護膜
14 配線
21、22 第1、第2の接続パッド部
31 下層オーバーコート膜
33 半田ボール
34 絶縁層
35 上層絶縁膜
36 上層配線
39 上層オーバーコート膜
41 貫通孔
42 上下導通部
51、52 ベース板
54 サブベース板
Claims (28)
- 半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体と、前記半導体構成体下およびその周囲に設けられた下層絶縁膜と、前記下層絶縁膜下に設けられた下層配線と、少なくとも前記半導体構成体の周囲における前記下層絶縁膜上に設けられた絶縁層とを備えた半導体装置において、前記下層配線の接続パッド部に開口部が形成され、前記下層配線の接続パッド部の開口部に対応する部分における前記下層絶縁膜に開口部が形成され、前記下層配線の接続パッド部に設けられた接続部材が前記下層配線の接続パッド部の開口部および前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記下層配線は前記下層絶縁膜の下面側に埋め込まれていることを特徴とする半導体装置。
- 請求項2に記載の発明において、前記下層配線の接続パッド部は上部金属層下に下地金属層が設けられた2層構造であり、前記下層配線の接続パッド部以外は上部金属層のみの1層構造であることを特徴とする半導体装置。
- 請求項3に記載の発明において、前記下層配線の接続パッド部において、前記上部金属層の平面サイズは前記下地金属層の平面サイズと同じであることを特徴とする半導体装置。
- 請求項4に記載の発明において、前記半導体構成体の該接続用電極は配線の接続パッド部または柱状電極であり、前記配線の接続パッド部または前記柱状電極の平面サイズは前記下層配線の接続パッド部の平面サイズよりも小さいことを特徴とする半導体装置。
- 請求項5に記載の発明において、前記下層配線の接続パッド部において、前記上部金属層の平面サイズは前記下地金属層の平面サイズよりも小さいことを特徴とする半導体装置。
- 請求項5に記載の発明において、前記下層配線の接続パッド部において、前記上部金属層の平面サイズは、前記下層配線の接続パッド部下に設けられた接続端子部の平面サイズよりも小さいことを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体の外部接続用電極は配線の接続パッド部または柱状電極であり、前記配線の接続パッド部または前記柱状電極の平面サイズは前記下層配線の接続パッド部下に設けられた接続端子部の平面サイズよりも小さいことを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体の外部接続用電極は配線の接続パッド部であり、前記配線の接続パッド部下面に保護金属層が設けられていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とする半導体装置。
- 請求項10に記載の発明において、前記接着層に前記下層絶縁膜の開口部に連通する開口部が形成され、前記下層配線の接続パッド部下に設けられた接続端子部が前記下層配線の接続パッド部の開口部、前記下層絶縁膜の開口部および前記接着層の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とする半導体装置。
- 請求項10に記載の発明において、前記半導体構成体の前記外部接続用電極と前記接着層との間に静電気防止用保護膜が形成されていることを特徴とする半導体装置。
- 請求項12に記載の発明において、前記静電気防止用保護膜に前記接着層の開口部に連通する開口部が形成され、前記下層配線の接続パッド部下に設けられた接続端子部が前記下層配線の接続パッド部の開口部、前記下層絶縁膜の開口部、前記接着層の開口部および前記静電気防止用保護膜の開口部を介して前記半導体構成体の外部接続用電極に接続されていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体および前記絶縁層上に上層絶縁膜が設けられ、前記上層絶縁膜上に上層配線が設けられていることを特徴とする半導体装置。
- 請求項14に記載の発明において、前記下層絶縁膜、前記絶縁層および前記上層絶縁膜に設けられた貫通孔内に上下導通部が前記下層配線および前記上層配線に接続されて設けられていることを特徴とする半導体装置。
- 請求項14に記載の発明において、前記絶縁層中に前記下層配線に接続された配線を有する回路基板が埋め込まれていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられていることを特徴とする半導体装置。
- 請求項17に記載の発明において、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記絶縁層は、前記半導体構成体を含む前記下層絶縁膜の上面に設けられた封止膜であることを特徴とする半導体装置。
- 半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する半導体構成体の下面およびその周囲に下層絶縁膜を形成し、且つ、少なくとも前記半導体構成体の周囲における前記下層絶縁膜上に絶縁層を形成する工程と、
前記下層絶縁膜下に開口部を有するマスク金属層を形成する工程と、
前記マスク金属層をマスクとしてレーザビームを照射することにより、前記半導体構成体の外部接続用電極に対応する部分における前記下層絶縁膜に開口部を形成する工程と、
前記下層絶縁膜下に接続部材を前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項20に記載の発明において、前記マスク金属層を形成する工程は、接続パッド部中央部に開口部を有する下層配線用上部金属層形成用層および下層配線用下地金属層形成用層を前記下層絶縁膜下にべた状に形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項21に記載の発明において、前記マスク金属層を形成する工程は、前記下層配線用上部金属層形成用層および下層配線用下地金属層形成用層をパターニングして下層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項21に記載の発明において、前記マスク金属層を形成する工程は、前記下層配線用下地金属層形成用層をべた状のままとし、前記下層配線用上部金属層形成用層パターニングして下層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項22または23に記載の発明において、前記マスク金属層を形成する工程は、ベース板を準備する工程と、前記ベース板上に、前記下層配線用上部金属層形成用層および下層配線用下地金属層形成用層を形成する工程と、前記下層配線上に前記下層絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
- 請求項24に記載の発明において、前記マスク金属層をマスクとしてレーザビームを照射することにより前記下層絶縁膜に開口部を形成する工程は、レーザビームを照射する前工程として、前記下層絶縁膜上に前記半導体構成体を固着する工程と、前記ベース板を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
- 請求項25に記載の発明において、前記接続部材を形成する工程は、前記下層配線の接続パッド部下に前記接続部材を前記下層配線の接続パッド部の開口部および前記下層絶縁膜の開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項26に記載の発明において、前記接続部材は下地金属層と該下地金属層下に形成された上部金属層との2層構造であり、前記接続部材を形成する工程は、前記接続部材以外の領域における前記下層配線の上部金属層を除去する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項27に記載の発明において、前記半導体構成体の該接続用電極は配線の接続パッド部または柱状電極であり、前記配線の接続パッド部または前記柱状電極の平面サイズは前記下層配線の接続パッド部の平面サイズよりも小さいことを特徴とする半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008020692A JP4840373B2 (ja) | 2008-01-31 | 2008-01-31 | 半導体装置およびその製造方法 |
KR1020090004928A KR101053221B1 (ko) | 2008-01-31 | 2009-01-21 | 반도체 장치 및 그 제조방법 |
TW098102359A TWI400784B (zh) | 2008-01-31 | 2009-01-22 | 半導體裝置及其製造方法 |
CN2009100096268A CN101499445B (zh) | 2008-01-31 | 2009-01-23 | 半导体器件及其制造方法 |
US12/359,449 US8004089B2 (en) | 2008-01-31 | 2009-01-26 | Semiconductor device having wiring line and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008020692A JP4840373B2 (ja) | 2008-01-31 | 2008-01-31 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009182201A true JP2009182201A (ja) | 2009-08-13 |
JP4840373B2 JP4840373B2 (ja) | 2011-12-21 |
Family
ID=40930856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008020692A Expired - Fee Related JP4840373B2 (ja) | 2008-01-31 | 2008-01-31 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8004089B2 (ja) |
JP (1) | JP4840373B2 (ja) |
KR (1) | KR101053221B1 (ja) |
CN (1) | CN101499445B (ja) |
TW (1) | TWI400784B (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5345404B2 (ja) | 2006-03-14 | 2013-11-20 | インスティチュート フュア ミクロエレクトロニク シュトゥットガルト | 集積回路の製造方法 |
JP4636090B2 (ja) * | 2008-01-31 | 2011-02-23 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
CA2715344C (en) * | 2008-02-14 | 2014-08-19 | Mitsubishi Heavy Industries, Ltd. | Semiconductor element module and method for manufacturing the same |
US7888184B2 (en) * | 2008-06-20 | 2011-02-15 | Stats Chippac Ltd. | Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof |
US8987896B2 (en) * | 2009-12-16 | 2015-03-24 | Intel Corporation | High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same |
US8513062B2 (en) * | 2010-02-16 | 2013-08-20 | Infineon Technologies Ag | Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device |
TWI421956B (zh) * | 2010-07-13 | 2014-01-01 | 矽品精密工業股份有限公司 | 晶片尺寸封裝件及其製法 |
US9093392B2 (en) * | 2010-12-10 | 2015-07-28 | Stats Chippac Ltd. | Integrated circuit packaging system with vertical interconnection and method of manufacture thereof |
US9093416B2 (en) * | 2011-11-28 | 2015-07-28 | Infineon Technologies Ag | Chip-package and a method for forming a chip-package |
US9832887B2 (en) * | 2013-08-07 | 2017-11-28 | Invensas Corporation | Micro mechanical anchor for 3D architecture |
US10418298B2 (en) * | 2013-09-24 | 2019-09-17 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming dual fan-out semiconductor package |
US10085352B2 (en) | 2014-10-01 | 2018-09-25 | Qorvo Us, Inc. | Method for manufacturing an integrated circuit package |
US10276495B2 (en) | 2015-09-11 | 2019-04-30 | Qorvo Us, Inc. | Backside semiconductor die trimming |
JP2017152536A (ja) * | 2016-02-24 | 2017-08-31 | イビデン株式会社 | プリント配線板及びその製造方法 |
US10784149B2 (en) | 2016-05-20 | 2020-09-22 | Qorvo Us, Inc. | Air-cavity module with enhanced device isolation |
US10773952B2 (en) | 2016-05-20 | 2020-09-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
US10103080B2 (en) | 2016-06-10 | 2018-10-16 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with thermal additive and process for making the same |
US10079196B2 (en) | 2016-07-18 | 2018-09-18 | Qorvo Us, Inc. | Thermally enhanced semiconductor package having field effect transistors with back-gate feature |
JP7037544B2 (ja) | 2016-08-12 | 2022-03-16 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウエハレベルパッケージ |
CN109844937B (zh) | 2016-08-12 | 2023-06-27 | Qorvo美国公司 | 具有增强性能的晶片级封装 |
JP7022112B2 (ja) | 2016-08-12 | 2022-02-17 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウェーハレベルパッケージ |
US10109502B2 (en) | 2016-09-12 | 2018-10-23 | Qorvo Us, Inc. | Semiconductor package with reduced parasitic coupling effects and process for making the same |
US10749518B2 (en) | 2016-11-18 | 2020-08-18 | Qorvo Us, Inc. | Stacked field-effect transistor switch |
US10068831B2 (en) | 2016-12-09 | 2018-09-04 | Qorvo Us, Inc. | Thermally enhanced semiconductor package and process for making the same |
US10490471B2 (en) | 2017-07-06 | 2019-11-26 | Qorvo Us, Inc. | Wafer-level packaging for enhanced performance |
US10784233B2 (en) | 2017-09-05 | 2020-09-22 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US10366972B2 (en) | 2017-09-05 | 2019-07-30 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
US10804246B2 (en) | 2018-06-11 | 2020-10-13 | Qorvo Us, Inc. | Microelectronics package with vertically stacked dies |
US11069590B2 (en) | 2018-10-10 | 2021-07-20 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US10964554B2 (en) | 2018-10-10 | 2021-03-30 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US20200235066A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US20200235040A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11387157B2 (en) * | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923313B2 (en) | 2019-01-23 | 2024-03-05 | Qorvo Us, Inc. | RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001217337A (ja) * | 2000-01-31 | 2001-08-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2003188314A (ja) * | 2001-12-20 | 2003-07-04 | Sony Corp | 素子内蔵基板の製造方法および素子内蔵基板 |
JP2004087661A (ja) * | 2002-08-26 | 2004-03-18 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5111278A (en) * | 1991-03-27 | 1992-05-05 | Eichelberger Charles W | Three-dimensional multichip module systems |
US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
US5527741A (en) * | 1994-10-11 | 1996-06-18 | Martin Marietta Corporation | Fabrication and structures of circuit modules with flexible interconnect layers |
JP3015712B2 (ja) * | 1995-06-30 | 2000-03-06 | 日東電工株式会社 | フィルムキャリアおよびそれを用いてなる半導体装置 |
US5567657A (en) * | 1995-12-04 | 1996-10-22 | General Electric Company | Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers |
JP2842378B2 (ja) | 1996-05-31 | 1999-01-06 | 日本電気株式会社 | 電子回路基板の高密度実装構造 |
US6271469B1 (en) * | 1999-11-12 | 2001-08-07 | Intel Corporation | Direct build-up layer on an encapsulated die package |
US6154366A (en) * | 1999-11-23 | 2000-11-28 | Intel Corporation | Structures and processes for fabricating moisture resistant chip-on-flex packages |
US6475877B1 (en) * | 1999-12-22 | 2002-11-05 | General Electric Company | Method for aligning die to interconnect metal on flex substrate |
TW434664B (en) * | 1999-12-29 | 2001-05-16 | Advanced Semiconductor Eng | Lead-bond type chip package and method for making the same |
US7061084B2 (en) * | 2000-02-29 | 2006-06-13 | Advanced Semiconductor Engineering, Inc. | Lead-bond type chip package and manufacturing method thereof |
JP2003017854A (ja) | 2001-06-28 | 2003-01-17 | Kyocera Corp | 多層配線基板及びその製造方法 |
JP3908157B2 (ja) * | 2002-01-24 | 2007-04-25 | Necエレクトロニクス株式会社 | フリップチップ型半導体装置の製造方法 |
JP3918681B2 (ja) | 2002-08-09 | 2007-05-23 | カシオ計算機株式会社 | 半導体装置 |
KR100682650B1 (ko) | 2003-01-16 | 2007-02-15 | 가시오게산키 가부시키가이샤 | 반도체 장치 및 그 제조방법 |
WO2004064153A1 (en) * | 2003-01-16 | 2004-07-29 | Casio Computer Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2004311768A (ja) * | 2003-04-08 | 2004-11-04 | Shinko Electric Ind Co Ltd | 基板の製造方法及び半導体装置用基板及び半導体装置 |
KR100778597B1 (ko) * | 2003-06-03 | 2007-11-22 | 가시오게산키 가부시키가이샤 | 적층 반도체 장치와 그 제조방법 |
CN100418211C (zh) | 2003-12-25 | 2008-09-10 | 卡西欧计算机株式会社 | 半导体器件及其制造方法 |
JP5259053B2 (ja) * | 2005-12-15 | 2013-08-07 | パナソニック株式会社 | 半導体装置および半導体装置の検査方法 |
JP4636090B2 (ja) * | 2008-01-31 | 2011-02-23 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
-
2008
- 2008-01-31 JP JP2008020692A patent/JP4840373B2/ja not_active Expired - Fee Related
-
2009
- 2009-01-21 KR KR1020090004928A patent/KR101053221B1/ko not_active IP Right Cessation
- 2009-01-22 TW TW098102359A patent/TWI400784B/zh not_active IP Right Cessation
- 2009-01-23 CN CN2009100096268A patent/CN101499445B/zh not_active Expired - Fee Related
- 2009-01-26 US US12/359,449 patent/US8004089B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001217337A (ja) * | 2000-01-31 | 2001-08-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2003188314A (ja) * | 2001-12-20 | 2003-07-04 | Sony Corp | 素子内蔵基板の製造方法および素子内蔵基板 |
JP2004087661A (ja) * | 2002-08-26 | 2004-03-18 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造 |
Also Published As
Publication number | Publication date |
---|---|
CN101499445B (zh) | 2012-05-30 |
TW200941688A (en) | 2009-10-01 |
US8004089B2 (en) | 2011-08-23 |
JP4840373B2 (ja) | 2011-12-21 |
CN101499445A (zh) | 2009-08-05 |
KR20090084685A (ko) | 2009-08-05 |
TWI400784B (zh) | 2013-07-01 |
US20090194885A1 (en) | 2009-08-06 |
KR101053221B1 (ko) | 2011-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4840373B2 (ja) | 半導体装置およびその製造方法 | |
JP4752825B2 (ja) | 半導体装置の製造方法 | |
JP3945483B2 (ja) | 半導体装置の製造方法 | |
JP4636090B2 (ja) | 半導体装置およびその製造方法 | |
JP2009043857A (ja) | 半導体装置およびその製造方法 | |
JP5903920B2 (ja) | 半導体装置の製造方法及び電子装置の製造方法 | |
JP2009182202A (ja) | 半導体装置の製造方法 | |
JP2009260165A (ja) | 半導体装置 | |
JP2011155313A (ja) | 半導体装置 | |
JP5042762B2 (ja) | 半導体装置 | |
JP2005260120A (ja) | 半導体装置 | |
JP2008288481A (ja) | 半導体装置およびその製造方法 | |
JP5137320B2 (ja) | 半導体装置およびその製造方法 | |
JP2009043858A (ja) | 半導体装置およびその製造方法 | |
JP4913372B2 (ja) | 半導体装置 | |
JP5393649B2 (ja) | 半導体装置の製造方法 | |
JP5053003B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100810 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101008 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110919 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |