KR20090084685A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20090084685A
KR20090084685A KR1020090004928A KR20090004928A KR20090084685A KR 20090084685 A KR20090084685 A KR 20090084685A KR 1020090004928 A KR1020090004928 A KR 1020090004928A KR 20090004928 A KR20090004928 A KR 20090004928A KR 20090084685 A KR20090084685 A KR 20090084685A
Authority
KR
South Korea
Prior art keywords
wiring
insulating film
layer
forming
metal layer
Prior art date
Application number
KR1020090004928A
Other languages
English (en)
Other versions
KR101053221B1 (ko
Inventor
히로야스 조벳토
Original Assignee
가시오게산키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가시오게산키 가부시키가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20090084685A publication Critical patent/KR20090084685A/ko
Application granted granted Critical
Publication of KR101053221B1 publication Critical patent/KR101053221B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

외부 접속용 전극(14a)을 갖는 반도체 구성체(6)의 하면에, 반도체 구성체 (6)의 평면 사이즈보다도 큰 평면 사이즈를 갖는 절연막(1) 및 외부 접속용 전극 (14a)에 대응하는 제 1 개구부(5)가 형성된 접속패드부(2a)를 갖는 금속층(3) 및 마스크 금속층(4)을 형성한다. 마스크 금속층(4)을 마스크로 하여 레이저 빔을 조사함으로써, 외부 접속용 전극(14a)에 대응하는 부분에 있어서의 절연막(1)에 제 2 개구부(17)를 형성한다. 그리고 절연막(1)의 제 2 개구부(17)를 통해 배선(3)과 외부 접속용 전극(14a)을 접속하는 접속 도체(21)를 형성한다.
Figure P1020090004928
반도체 구성체, 절연막, 접속 도체, 마스크, 레이저, 밑바탕 금속층

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 실장 밀도를 크게 하기 위해, CSP(Chip Size Package)로 불리는 반도체 구성체를 해당 반도체 구성체보다도 평면 사이즈가 큰 베이스판 위에 설치하는 방법이 채용되고 있다. 일본국 공개 특허 2004-71998호 공보는, 이와 같은 반도체 장치의 구조 및 제조방법을 개시한다. 이 선행문헌에 개시된 반도체 장치에서는, 반도체 구성체의 주위에 있어서의 베이스판 위에 절연층이 설치되어 있다. 반도체 구성체 및 절연층 위에는 상층 절연막이 설치되어 있다. 상층 절연막 위에는 상층 배선이 반도체 구성체의 외부 접속용 전극(기둥형상 전극)에 접속되어 설치되어 있다.
그런데 상기 종래의 반도체 장치의 제조방법에서는, 상층 절연막 위에 형성되는 상층 배선을 반도체 구성체의 기둥형상 전극에 접속하기 위해, 반도체 구성체의 기둥형상 전극의 상면 중앙부에 대응하는 부분에 있어서의 상층 절연막에 개구부를 형성할 필요가 있다. 이 경우, 상층 절연막에 개구부를 레이저 빔의 조사에 의한 레이저가공에 의해 형성하는 것이 알려져 있다.
한편, 레이저 빔의 빔 직경이 현상(現狀)에서 최소의 50㎛ 정도이면, 상층 절연막에 형성되는 개구부의 직경은 70㎛ 정도가 된다. 이 경우, 레이저가공 정밀도를 고려하면, 반도체 구성체의 기둥형상 전극의 직경은 100∼120㎛로 할 필요가 있다. 따라서, 반도체 구성체의 미세화에 한계가 있으며, 기둥형상 전극 개수의 증가에 대응할 수 없다고 하는 문제가 있었다.
그래서, 본 발명은 가일층 미세화할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따르면, 반도체 기판(8) 및 해당 반도체 기판(8) 위에 설치된 외부 접속용 전극(14a)을 갖는 반도체 구성체(6)와, 상기 반도체 구성체(6)의 상기 외부 접속용 전극(14a)에 대응해서 형성된 제 1 개구부(5a)가 형성된 접속패드부(2a)를 갖는 배선(3)과, 상기 외부 접속용 전극(14a)과 접속패드부(2a) 사이에 설치되고, 상기 제 1 개구부(5)에 연통해서 상기 외부 접속용 전극(14a)에 이르는 제 2 개구부(17)를 갖는 절연막(7 또는 1)과, 상기 제 1 개구부(5) 및 상기 제 2 개구부(17)를 통해 외부 접속용 전극(14a) 및 상기 배선(3)을 전기적으로 접속하는 접속 도체(21)와, 상기 접속 도체(21)와 상기 배선(3)의 사이에 형성된 마스크 금속층(4)을 갖는 반도체 장치가 제공된다.
또, 본 발명에 따르면, 반도체 기판(8) 및 상기 반도체 기판(8) 아래에 설치된 외부 접속용 전극(14a)을 갖는 반도체 구성체(6)를 준비하는 공정과,
배선(14) 및 절연막(1)을 형성하는 배선형성공정과, 상기 배선(14)은 상기 절연막(1)의 하면에 배치되고, 반도체 구성체(6)의 외부 접속용 전극(14a)에 대응하는 제 1 개구부(5)가 형성된 접속패드부(2a)를 갖는 금속층(3) 및 마스크 금속층 (4)(주：마스크 금속층(4)에도 제 1 개구부가 형성되어 있다)을 구비하며, 상기 절연막(1)은 상기 반도체 구성체(6)의 하면에 배치되고, 상기 반도체 구성체(6)의 평면 사이즈보다도 큰 평면 사이즈를 가지며,
상기 마스크 금속층(4)을 마스크로 하여 레이저 빔을 조사함으로써, 상기 반도체 구성체(6)의 상기 외부 접속용 전극(14a)에 대응하는 부분에 있어서의 상기 절연막(1)에 제 2 개구부(17)를 형성하는 도통용 개구부 형성공정과,
상기 절연막(1)의 상기 제 2 개구부(17)를 통해 상기 배선(3)과 상기 반도체 구성체(6)의 상기 외부 접속용 전극(14a)을 접속하는 접속 도체(21)를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.
본 발명에 따르면, 배선의 접속패드부 하면에 개구부를 갖는 마스크 금속층 을 형성하고, 상기 마스크 금속층의 개구부에 대응하는 절연막에 개구부 배선과 외부 접속용 전극을 접속하기 위한 도통용 개구부를 형성하므로, 외부 접속용 전극을 가일층 미세화할 수 있다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치는 에폭시계 수지, 폴리이미드계 수지, 유리포 기재 에폭시 수지 등으로 이루어지는 평면 방형 형상의 하층 절연막(1)을 구비하고 있다. 하층 절연막 (1)의 하면 측에는 하층 배선(적층 배선, 2)이 매립되어 있다. 하층 배선(2)은 동 (銅)으로 이루어지는 상부 금속층(3)의 양단부 하면에 니켈로 이루어지는 밑바탕 금속층(4)이 설치된 구조로 되어 있다. 하층 배선(2)의 2층 구조의 양단부는 하층 절연막(절연막, 1)의 하면 중앙부에 배치된 접속패드부(2a)와, 하층 절연막(1)의 하면 주변부에 배치된 접속패드부(2b)로 이루어져 있다.
그리고 하층 배선(2)의 접속패드부(2a, 2b)의 밑바탕 금속층(마스크 금속층, 4)의 하면은 하층 절연막(1)의 하면과 면일치 되어 있다. 따라서, 하층 배선(2)의 접속패드부(2a, 2b) 이외의 영역에 있어서의 상부 금속층(배선, 3)만으로 이루어지는 부분의 하면은 하층 절연막(1)의 하면보다도 밑바탕 금속층(4)의 두께 분량만큼 위쪽에 위치하고 있다. 하층 배선(2)의 접속패드부(2a)는 평면 형상이 원형인 개구부(5)를 갖는 링 형상으로 이루어져 있다(도 3b 참조).
하층 절연막(1)의 상면 중앙부에는 반도체 구성체(6)가 에폭시계 수지 등으 로 이루어지는 접착층(절연막, 7)을 통해 탑재되어 있다. 반도체 구성체(6)는 평면 방형 형상의 실리콘기판(반도체 기판, 8)을 구비하고 있다. 실리콘기판(8)의 하면에는 소정 기능의 집적회로(도시하지 않음)가 설치되고, 하면 주변부에는 집적회로에 접속된 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(9)가 각 변을 따라서 배열되어 설치되어 있다. 접속패드(9)의 중앙부를 제외한 실리콘기판(8)의 하면에는 산화실리콘 등으로 이루어지는 절연막(10)이 설치되고, 접속패드(9)의 중앙부는 절연막(10)에 설치된 개구부(11)를 통해 노출되어 있다.
절연막(10)의 하면에는 폴리이미드계 수지 등으로 이루어지는 보호막(12)이 설치되어 있다. 절연막(10)의 개구부(11)에 대응하는 부분에 있어서의 보호막(12)에는 개구부(13)가 설치되어 있다. 보호막(12)의 하면에는 배선(14)이 설치되어 있다. 배선(14)은 보호막(12)의 하면에 설치된 니켈로 이루어지는 밑바탕 금속층 (15)과, 밑바탕 금속층(15)의 하면에 설치된 동으로 이루어지는 상부 금속층(16)의 2층 구조로 이루어져 있다. 배선(14)의 일단부는 절연막(10) 및 보호막(12)의 개구부(11, 13)를 통해 접속패드(9)에 접속되어 있다. 배선(14)은 도면에서는 2개만이 도시되어 있는데, 실제로는 평면 방형 형상의 실리콘기판(8)의 각 변을 따라서 배열된 접속패드(9)에 대응하는 개수를 구비하고, 이 후 설명하는 접속패드부(14a)로 된 각 타단부는 보호막(12) 아래에 있어서, 매트릭스형상으로 배열되어 있다.
그리고 반도체 구성체(6)는 그 배선(14)을 포함하는 보호막(12)의 하면이 에폭시계 수지 등으로 이루어지는 접착층(7)을 통해 하층 절연막(1)의 상면 중앙부에 접착되어 있음으로써, 하층 절연막(1)의 상면 중앙부에 탑재되어 있다. 반도체 구 성체(6)의 배선(14)의 접속패드부(외부 접속용 전극, 14a)의 하면 중앙부에 대응하는 부분에 있어서의 하층 절연막(1) 및 접착층(7)에는 평면 형상이 원형인 개구부(제 2 개구부, 17)가 설치되어 있다. 개구부(17)는 하층 배선(2)의 접속패드부 (2a)의 개구부(5)에 연통되어 있다.
하층 배선(2)의 접속패드부(2a, 2b)의 하면에는 제 1, 제 2 접속패드부(21, 22)가 설치되어 있다. 제 1, 제 2 접속패드부(21, 22)는 하층 배선(2)의 접속패드부(2a, 2b)의 하면에 설치된 니켈로 이루어지는 밑바탕 금속층(23, 24)과, 밑바탕 금속층(23, 24)의 하면에 설치된 동으로 이루어지는 상부 금속층(25, 26)의 2층 구조로 되어 있다.
제 1 접속패드부(접속 도체, 21)는 하층 배선(2)의 접속패드부(2a)의 개구부 (제 1 개구부, 5)와 하층 절연막(1) 및 접착층(7)의 개구부(17)를 통해 반도체 구성체(6)의 배선(14)의 접속패드부(14a)에 접속되어 있다. 환언하면, 제 1 접속패드부(21)는 하층 배선(2)의 접속패드부(2a)와 반도체 구성체(6)의 배선(14)의 접속패드부(14a)를 접속하기 위한 것이다.
하층 배선(2), 제 1, 제 2 접속패드부(21, 22) 및 하층 절연막(1)의 하면에는 솔더레지스트 등으로 이루어지는 하층 오버코트막(31)이 설치되어 있다. 하층 배선(2)의 상부 금속층(3)만으로 이루어지는 접속패드부에 대응하는 부분에 있어서의 하층 오버코트막(31)에는 개구부(32)가 설치되어 있다. 하층 오버코트막(31)의 개구부(32) 내 및 그 아래쪽에는 땜납 볼(33)이 하층 배선(2)의 상부 금속층(3)만으로 이루어지는 접속패드부에 접속되어 설치되어 있다.
접착층(7) 및 반도체 구성체(6)의 주위에 있어서, 하층 절연막(1)의 상면에는 절연층(34)이 설치되어 있다. 절연층(34)은 에폭시계 수지, 폴리이미드계 수지, 유리포 기재 에폭시 수지 등으로 이루어져 있다. 반도체 구성체(6) 및 절연층 (34)의 상면에는 하층 절연막(1)과 동일한 재료로 이루어지는 상층 절연막(35)이 설치되어 있다.
상층 절연막(35)의 상면에는 상층 배선(36)이 설치되어 있다. 상층 배선 (36)은 상층 절연막(35)의 상면에 설치된 니켈로 이루어지는 밑바탕 금속층(37)과, 밑바탕 금속층(37)의 상면에 설치된 동으로 이루어지는 상부 금속층(38)의 2층 구조로 이루어져 있다. 상층 배선(36) 및 상층 절연막(35)의 상면에는 솔더레지스트 등으로 이루어지는 상층 오버코트막(39)이 설치되어 있다. 상층 배선(36)의 접속패드부에 대응하는 부분에 있어서의 상층 오버코트막(39)에는 개구부(40)가 설치되어 있다.
하층 배선(2)의 접속패드부(2b)와 상층 배선(36)은 하층 배선(2)의 접속패드부(2b)의 중앙부 및 해당 중앙부에 대응하는 부분에 있어서의 하층 절연막(1), 절연층(34), 상층 절연막(35)에 설치된 관통구멍(41)의 내벽면에 설치된 상하 도통부 (42)를 통해 접속되어 있다. 상하 도통부(42)는 관통구멍(41)의 내벽면에 설치된 니켈로 이루어지는 밑바탕 금속층(43)과, 밑바탕 금속층(43)의 내면에 설치된 동으로 이루어지는 상부 금속층(34)의 2층 구조로 이루어져 있다. 상하 도통부(42) 내에는 솔더레지스트 등으로 이루어지는 충전재(45)가 충전되어 있다. 여기에서, 제 2 접속패드부(22)는 상하 도통부(42)의 하부에 연속해서 설치되어 있다.
다음으로, 이 반도체 장치의 제조방법의 일례에 대해 설명한다. 우선, 도 2에 나타내는 바와 같이, 동박으로 이루어지는 베이스판(51)의 상면에 무전해 니켈 도금으로 이루어지는 하층 배선용 밑바탕 금속층 형성용 층(4a) 및 전해 동 도금으로 이루어지는 하층 배선용 상부 금속층 형성용 층(3a)이 형성된 것을 준비한다. 이 경우, 이 준비한 것의 사이즈는 도 1에 나타내는 완성된 반도체 장치를 복수개 형성하는 것이 가능한 사이즈로 되어 있다.
다음으로, 하층 배선용 상부 금속층 형성용 층(3a) 및 하층 배선용 밑바탕 금속층 형성용 층(4a)을 포토리소그래피법에 의해 패터닝하면, 도 3a 및 도 3a의 평면도인 도 3b에 나타내는 바와 같이, 베이스판(51)의 상면에 밑바탕 금속층(4) 및 상부 금속층(3)으로 이루어지는 2층 구조의 하층 배선(적층 배선, 2)이 형성된다. 이 상태에서는, 하층 배선(2)의 접속패드부(2a)의 중앙부에는 개구부(5)가 형성되어 있다.
또한, 하층 배선(2)의 형성방법은 다음과 같아도 좋다. 즉, 우선, 도 2에 있어서의 베이스판(51)의 하면에 하층 배선용 밑바탕 금속층 형성용 층(4a)만을 갖고, 하층 배선용 상부 금속층 형성용 층(3a)을 갖지 않은 것을 준비한다. 그리고 하층 배선용 밑바탕 금속층 형성용 층(4a)의 상면에 도금 레지스트막을 설치하고, 접속패드부(2a)를 포함하는 하층 배선(2)에 대응하는 영역이 제거된 도금 레지스트막을 패턴 형성한다.
다음으로, 하층 배선용 밑바탕 금속층 형성용 층(4a)을 도금 전류로로 한 동의 전해 도금에 의해, 하층 배선용 밑바탕 금속층 형성용 층(4a)의 하면에 개구부 (5)를 갖는 상부 금속층(3)을 형성한다. 다음으로, 도금 레지스트막을 박리하고, 이어서, 상부 금속층(3)을 마스크로 하여 하층 배선용 밑바탕 금속층 형성용 층 (4a)의 불필요한 부분을 에칭해서 제거하며, 상부 금속층(3)의 하면에 개구부(5)를 갖는 밑바탕 금속층(4)을 형성한다. 이렇게 해서, 하층 배선(2)이 형성된다. 또한, 이와 같은 형성방법을 이하, 패턴도금법이라고 한다.
다음으로, 하층 배선(2)의 외관 검사 또는 도통 검사를 실행한다. 이 검사에 의해, 베이스판(51) 아래의 복수의 반도체 장치 형성영역에 있어서, 하층 배선 (2)이 소기와 같이 형성되어 있는 경우에는 양(良)으로 판정하고, 하층 배선(2)이 소기와 같이 형성되어 있지 않은 경우에는 불량으로 판정한다. 그리고 양으로 판정된 반도체 장치 형성영역은 양 반도체 장치 형성영역으로 하고, 불량으로 판정된 반도체 장치 형성영역은 불량 반도체 장치 형성영역으로 해서 식별한다.
다음으로, 도 4에 나타내는 바와 같이, 하층 배선(2)을 포함하는 베이스판 (51)의 상면에 에폭시계 수지, 폴리이미드계 수지, 유리포 기재 에폭시 수지 등으로 이루어지는 하층 절연막(1)을 형성한다. 이 상태에서는, 하층 배선(2)의 접속패드부(2a)의 개구부(5) 내에는 하층 절연막(1)이 충전되어 있다. 또한, 하층 절연막(1)이 투명하면, 이 시점에서 하층 배선(2)의 외관 검사를 실행하도록 해도 좋다.
다음으로, 도 5에 나타내는 바와 같이, 반도체 구성체(6)를 준비한다. 이 반도체 구성체(6)는 웨이퍼상태의 실리콘기판(8) 아래에 집적회로(도시하지 않음), 알루미늄계 금속 등으로 이루어지는 접속패드(9), 산화실리콘 등으로 이루어지는 절연막(10), 폴리이미드계 수지 등으로 이루어지는 보호막(12) 및 배선(14, 니켈로 이루어지는 밑바탕 금속층(15) 및 동으로 이루어지는 상부 금속층(16))을 형성한 후, 다이싱에 의해 개편화(個片化)함으로써 얻어진다.
다음으로, 하층 절연막(1) 상면의 반도체 구성체 탑재영역에, 반도체 구성체 (6)의 배선(14)을 포함하는 보호막(12)의 하면을 에폭시계 수지 등으로 이루어지는 접착층(7)을 통해 접착함으로써, 반도체 구성체(6)를 탑재한다. 이 경우, 하층 절연막(1) 상면의 반도체 구성체 탑재영역에, NCP(Non-Conductive Paste)라고 말하는 접착재를 인쇄법이나 디스팬서 등을 이용하여, 또는 NCF(Non-Conductive Film)라고 말하는 접착시트를 미리 공급하여 두고, 가열압착에 의해 반도체 구성체(6)를 하층 절연막(1)의 상면에 고착한다.
여기에서, 상기와 같이, 하층 배선(2)의 외관 검사 또는 도통 검사를 실행하고, 하층 절연막(1) 상면의 복수의 반도체 장치 형성영역을 양 반도체 장치 형성영역과 불량 반도체 장치 형성영역으로 식별하고 있으므로, 양 반도체 장치 형성영역에만 반도체 구성체(6)를 탑재하고, 불량 반도체 장치 형성영역에는 반도체 구성체 (6)는 탑재하지 않는다.
다음으로, 도 6에 나타내는 바와 같이, 접착층(7)을 포함하는 반도체 구성체 (6)의 주위에 있어서의 하층 절연막(1)의 상면에 격자 형상의 절연층 형성용 시트 (34a)를 핀 등으로 위치 결정하면서 배치한다. 절연층 형성용 시트(34a)는, 예를 들면, 유리포 등으로 이루어지는 기재에 에폭시계 수지 등으로 이루어지는 열경화성 수지를 함침시키고, 열경화성 수지를 반경화 상태로 하여 시트 형상을 이루며, 펀칭 등에 의해 복수의 방형 형상의 개구부(52)를 형성한 것이다. 절연층 형성용 시트(34a)의 개구부(52)의 사이즈는 반도체 구성체(6)의 사이즈보다도 약간 크게 되어 있다. 이로 인해, 절연층 형성용 시트(34a)와 반도체 구성체(6)의 사이에는 간극(53)이 형성되어 있다.
다음으로, 절연층 형성용 시트(34a)의 상면에 동박으로 이루어지는 서브 베이스판(54)의 하면에 상층 절연막 형성용 층(35a)이 형성된 것을 배치한다. 상층 절연막 형성용 층(35a)은 하층 절연막(1)과 동일한 재료로 이루어지며, 그 중의 에폭시계 수지 등으로 이루어지는 열경화성 수지는 반경화 상태로 되어 있다.
다음으로, 도 7에 나타내는 바와 같이, 한 쌍의 가열 가압판(55, 56)을 이용해서 상하로부터 절연층 형성용 시트(34a) 및 상층 절연막 형성용 층(35a)을 가열 가압한다. 이 가열 가압에 의해 절연층 형성용 시트(34a) 및 상층 절연막 형성용 층(35a) 중의 열경화성 수지가 유동해서 도 6에 나타내는 간극(53)에 충전되고, 그 후의 냉각에 의해 고체화하여, 접착층(7)을 포함하는 반도체 구성체(6)의 주위에 있어서의 하층 절연막(1)의 상면에 절연층(34)이 형성되며, 또한 반도체 구성체(6) 및 절연층(34)의 상면에 상층 절연막(35)이 형성된다.
여기에서, 도 6에 나타내는 바와 같이, 절연층 형성용 시트(34a)의 하면에는 하층 절연막(1) 및 베이스판(51)이 배치되고, 절연층 형성용 시트(34a)의 상면에는 하층 절연막(1)과 동일한 재료로 이루어지는 상층 절연막 형성용 층(35a) 및 베이스판(51)과 동일한 재료로 이루어지는 서브 베이스판(54)이 배치되어 있으므로, 절연층 형성용 시트(34a)의 부분에 있어서의 두께 방향의 재료 구성이 대칭이 된다. 이 결과, 가열 가압에 의해, 절연층 형성용 시트(34a) 및 상층 절연막 형성용 층 (35a)이 두께 방향으로 대칭적으로 경화 수축되고, 나아가서는 전체적으로 휨이 발생하기 어려우며, 그 이후의 공정으로의 반송이나 그 이후의 공정에서의 가공 정밀도에 지장을 초래하기 어렵게 할 수 있다.
이 경우, 하층 절연막(1)은 그 중의 열경화성 수지가 미리 경화되어 있기 때문에, 가열 가압되어도 거의 변형하지 않는다. 또, 서브 베이스판(54)에 의해 상측의 가열 가압판(55)의 하면에 상층 절연막 형성용 층(35a) 중의 열경화성 수지가 불필요하게 부착되는 것을 방지할 수 있다. 이 결과, 상측의 가열 가압판(55)을 그대로 재사용할 수 있다.
다음으로, 베이스판(51) 및 서브 베이스판(54)을 에칭에 의해 제거하면, 도 8에 나타내는 바와 같이, 하층 배선(2)을 포함하는 하층 절연막(1)의 하면이 노출되고, 또한 상층 절연막(35)의 상면이 노출된다. 이와 같이, 본 실시형태에서는 제조공정 중에 필요하게 되는 베이스판(51) 및 서브 베이스판(54)을 에칭에 의해 제거하므로, 완성되는 반도체 장치의 두께를 얇게 할 수 있다고 하는 효과를 갖는다. 이 상태에서는 하층 배선(2)의 하면은 하층 절연막(1)의 하면과 면일치 되어 있다. 또, 베이스판(51) 및 서브 베이스판(54)을 제거해도, 하층 절연막(1), 절연층(34) 및 상층 절연막(35)의 존재에 의해 강도를 충분히 확보할 수 있다.
다음으로, 도 9에 나타내는 바와 같이, 레이저 빔의 조사에 의한 레이저가공에 의해 하층 배선(2)의 접속패드부(2a)의 개구부(5) 내의 하층 절연막(1)을 제거하는 동시에, 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 하면 중앙부에 대 응하는 부분에 있어서의 하층 절연막(1) 및 접착층(7)에 개구부(17)를 형성한다. 또, 하층 배선(2)의 접속패드부(2b)의 중앙부 및 해당 중앙부에 대응하는 부분에 있어서의 하층 절연막(1), 절연층(34), 상층 절연막(35)에, 메커니컬 드릴을 이용하여 혹은 레이저 빔의 조사에 의한 레이저가공에 의해 관통구멍(41)을 형성한다.
레이저 빔을 조사해서 개구부(17)를 형성하는 경우에 대해 설명한다. 레이저 빔을 하층 절연막(1) 및 접착층(7)에 직접 조사하면, 그 빔 직경에 따른 직경의 개구부가 형성된다. 여기에서, 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 직경은 하층 배선(2)의 접속패드부(2a)의 외경보다도 작고, 내경(개구부(5)의 직경)보다도 크게 되어 있다. 이로 인해, 레이저 빔의 빔 직경이 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 직경 이상이고 하층 배선(2)의 접속패드부(2a)의 외경 미만이면, 접속패드부(2a)의 개구부(5)의 외부에 조사되는 레이저 빔은 접속패드부(2a)에 의해서 차단되기 때문에, 하층 절연막(1) 및 접착층(7)에 형성되는 개구부(17)의 직경은 하층 배선(2)의 접속패드부(2a)의 개구부(5)의 직경에 따른 크기가 된다.
즉, 하층 배선(2)의 접속패드부(2a)는 그 중앙부에 개구부(5)를 갖음으로써, 레이저 빔의 조사에 의한 레이저가공에 의해 하층 절연막(1) 및 접착층(7)에 개구부(17)를 형성할 때의 마스크로서 기능하며, 하층 절연막(1) 및 접착층(7)에 접속패드부(2a)의 개구부(5)에 셀프 얼라이먼트가 되고, 접속패드부(2a)의 개구부(5)와 동일한 직경의 개구부(17)가 형성된다.
이 결과, 하층 절연막(1) 및 접착층(7)에 형성해야 할 개구부(17)의 직경을 가급적으로 작게 하는 것이 가능하게 되고, 또한 하층 배선(2)의 접속패드부(2a)에 대한 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 위치 맞춤이 비교적 용이하게 되며, 나아가서는 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 직경을 가급적으로 작게 하는 것이 가능하게 되고, 반도체 구성체(6)의 미세화가 가능하게 된다.
예를 들면, 현상에서는 레이저 빔의 빔 직경이 최소의 50㎛ 정도이며, 하층 절연막(1) 및 접착층(7)에 직접 조사하면, 그것들에 형성되는 개구부의 직경은 70㎛ 정도가 된다. 이로 인해, 조사되는 레이저 빔을 모두 수광하려면, 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 직경은 레이저가공 정밀도를 고려하면, 현상의 방법에서는 100∼120㎛로 할 필요가 있다.
이에 대해, 하층 배선(2)의 접속패드부(2a)를 레이저 빔의 마스크로 하는 본 실시형태의 방법에서는 포토리소그래피법에 의해 형성되는 하층 배선(2)의 접속패드부(2a)의 개구부(5)의 직경은 20∼50㎛, 특히 20∼30㎛로 하는 것이 가능하므로, 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 직경은 50∼80㎛, 특히 50∼60㎛로 하는 것이 가능하고, 반도체 구성체(6)의 미세화가 가능하게 된다. 이 경우, 레이저가공 정밀도를 고려하면, 하층 배선(2)의 접속패드부(2a)의 외경은 100∼120㎛로 할 필요가 있다.
다음으로, 도 10에 나타내는 바와 같이, 하층 배선(2)의 접속패드부(2a)의 개구부(5)와 하층 절연막(1) 및 접착층(7)의 개구부(17)를 통해 노출된 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 하면 및 하층 배선(2)을 포함하는 하층 절연막(1)의 하면 전체, 상층 절연막(35)의 상면 전체 및 관통구멍(41)의 내벽면에 니켈의 무전해 도금에 의해, 밑바탕 금속층(57, 37, 43)을 형성한다. 다음으로, 밑바탕 금속층(57, 37, 43)을 도금 전류로로 한 동의 전해 도금을 실행함으로써, 밑바탕 금속층(57, 37, 43)의 표면에 상부 금속층(58, 38, 44)을 형성한다.
다음으로, 상부 금속층(58, 38) 및 밑바탕 금속층(57, 37)을 동일한 마스크를 이용해서 포토리소그래피법에 의해 패터닝하면, 도 11에 나타내는 바와 같이 된다. 즉, 하층 절연막(1)의 하면에, 밑바탕 금속층(23, 24) 및 상부 금속층(25, 26)으로 이루어지는 2층 구조의 제 1, 제 2 접속패드부(21, 22)가 형성된다. 또, 상층 절연막(35)의 상면에, 밑바탕 금속층(37) 및 상부 금속층(38)으로 이루어지는 2층 구조의 상층 배선(36)이 형성된다. 또한, 관통구멍(41)의 내벽면에, 밑바탕 금속층(43) 및 상부 금속층(44)으로 이루어지는 2층 구조의 상하 도통부(42)가 형성된다.
또, 하층 배선(2)의 밑바탕 금속층(4)이 밑바탕 금속층(57)과 동일한 재료(니켈)에 의해서 형성되어 있으므로, 제 1, 제 2 접속패드부(21, 22) 이외의 영역에 있어서의 밑바탕 금속층(4)이 제거되고, 해당 영역에 있어서의 상부 금속층(3)이 노출된다. 이 상태에서는 하층 배선(2)의 양단부는, 상부 금속층(3) 및 밑바탕 금속층(4)으로 이루어지는 2층 구조의 접속패드부(2a, 2b)로 이루어져 있다. 또, 밑바탕 금속층(4)은 각각, 제 1, 제 2 접속패드부(21, 22)와 동일한 평면 사이즈를 갖는다. 또한, 제 1, 제 2 접속패드부(21, 22), 상층 배선(36) 및 상하 도통부 (42)는 밑바탕 금속층(57, 37) 위에 상부 금속층 형성영역이 제거된 도금 레지스트 막을 형성한 후, 전해 도금에 의해 상부 금속층(58, 38, 44)을 형성하는 패턴도금법에 의해 형성해도 좋다.
다음으로, 도 12에 나타내는 바와 같이, 하층 배선(2), 제 1, 제 2 접속패드부(21, 22) 및 하층 절연막(1)의 하면에, 스크린인쇄법, 스핀코트법 등에 의해 솔더레지스트 등으로 이루어지는 하층 오버코트막(31)을 형성한다. 또, 상층 배선 (36) 및 상층 절연막(35)의 상면에, 스크린인쇄법, 스핀코트법 등에 의해 솔더레지스트 등으로 이루어지는 상층 오버코트막(39)을 형성한다. 이 상태에서는, 상하 도통부(42) 내에 솔더레지스트 등으로 이루어지는 충전재(45)가 충전되어 있다.
다음으로, 하층 배선(2)의 접속패드부에 대응하는 부분에 있어서의 하층 오버코트막(31)에 레이저 빔의 조사에 의한 레이저가공에 의해 개구부(32)를 형성한다. 또, 상층 배선(36)의 접속패드부에 대응하는 부분에 있어서의 상층 오버코트막(39)에 레이저 빔의 조사에 의한 레이저가공에 의해 개구부(40)를 형성한다.
다음으로, 하층 오버코트막(31)의 개구부(32) 내 및 그 아래쪽에 땜납 볼 (33)을 하층 배선(2)의 접속패드부에 접속시켜 형성한다. 다음으로, 서로 인접하는 반도체 구성체(6) 사이에 있어서, 하층 오버코트막(31), 하층 절연막(1), 절연층(34), 상층 절연막(35) 및 상층 오버코트막(39)을 절단하면, 도 1에 나타내는 반도체 장치가 복수개 얻어진다.
이 경우, 상기와 같이, 반도체 구성체(6)를 탑재하기 전에, 하층 배선(2)의 외관 검사 또는 도통 검사를 실행하며, 양 반도체 장치 형성영역과 불량 반도체 장치 형성영역으로 식별하고, 양 반도체 장치 형성영역에만 반도체 구성체(6)를 탑재 하고 있으므로, 도 1에 나타내는, 반도체 구성체(6)를 구비한 반도체 장치 외에, 반도체 구성체(6)를 구비하고 있지 않은 반도체 장치도 얻어진다.
그런데 하층 배선(2)의 형성에 있어서, 50∼75㎛ 룰(rule)에서의 수율은 현상에서는 80∼85％이고, 도 1에 나타내는 구성의 반도체 장치의 코스트면에서의 수율은 99.5％ 이상이라고 말하고 있으며, 이 요구를 만족할 수 없다. 특히, 하층 배선(2)의 미세화의 진행에 동반하여, 30∼50㎛ 룰, 15∼25㎛ 룰에 적용 가능한 방법이 요구되고 있다.
이에 대해, 상기 제조방법에서는 하층 배선(2)의 형성의 수율이 낮은 경우라도, 반도체 구성체(6)를 구비한 반도체 장치의 수율을 향상하는 것이 가능하게 되고, 고가의 반도체 구성체(6)를 유효하게 사용할 수 있다. 또, 하층 배선(2)에 대해 보면, 30∼50㎛ 룰, 15∼25㎛ 룰로 해도 수율을 향상하는 것이 가능하게 된다.
그런데 도 1에 나타내는 반도체 장치에서는 도 8에 나타내는 공정에 있어서, 상기와 같이, 레이저 빔의 빔 직경이 현상에서 최소의 50㎛ 정도이면, 레이저가공 정밀도를 고려하면, 하층 배선(2)의 접속패드부(2a)의 외경은 100∼120㎛로 할 필요가 있다. 따라서, 하층 배선(2)의 미세화에 한계가 있다. 그래서, 다음으로, 하층 배선(2)을 가일층 미세화할 수 있는 실시형태에 대해 설명한다.
(제 2 실시형태)
도 13은 본 발명의 제 2 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 1에 나타내는 반도체 장치와 다른 점은, 하층 배선 (2)의 접속패드부(2a)의 상부 금속층(3)의 외경을 반도체 구성체(8)의 배선(14)의 접속패드부(14a)의 직경과 거의 같게 하고, 하층 배선(2)의 접속패드부(2a)의 밑바탕 금속층(4)의 외경을 그것보다도 약간 크게 한 점이다.
다음으로, 이 반도체 장치의 제조방법의 일례에 대해 설명한다. 우선, 도 2에 나타내는 것을 준비한 후, 도 14에 나타내는 바와 같이, 포토리소그래피법에 의해, 하층 배선용 상부 금속층 형성용 층(3a) 및 하층 배선용 밑바탕 금속층 형성용층(마스크 금속층 형성용 층, 4a)에 개구부(5)를 형성한다. 다음으로, 하층 배선용 상부 금속층 형성용 층(3a)만을 포토리소그래피법에 의해 패터닝하고, 도 15에 나타내는 바와 같이, 하층 배선용 밑바탕 금속층 형성용 층(4a)의 상면에 완성상태의 배선 형상의 상부 금속층을 형성한다. 이 상태에서는, 하층 배선용 밑바탕 금속층 형성용 층(4a)은 초기상태 그대로이며, 베이스판(51)의 상면 전체에 편평한 형상으로 형성되어 있다. 또, 상부 금속층(3)의 접속패드부(2a)의 중앙부에는 개구부(5)가 형성되어 있다.
다음으로, 상부 금속층(3, 하층 배선(2))의 외관 검사를 실행한다. 외관 검사는 목시(目視) 혹은 투영화상을 받아들여 표준패턴과 대비하는 외관 검사장치를 이용하여 실행한다. 이 외관 검사에 의해 베이스판(51) 위의 복수의 반도체 장치 형성영역에 있어서, 상부 금속층(3)이 소기와 같이 형성되어 있는 경우에는, 양으로 판정하고, 상부 금속층(3)이 소기와 같이 형성되어 있지 않은 경우에는, 불량으로 판정한다. 그리고 양으로 판정된 반도체 장치 형성영역은 양 반도체 장치 형성영역으로 하고, 불량으로 판정된 반도체 장치 형성영역은 불량 반도체 장치 형성영역으로 해서 식별한다.
다음으로, 도 16에 나타내는 바와 같이, 상부 금속층(3) 및 개구부(5) 내를 포함하는 하층 배선용 밑바탕 금속층 형성용 층(4a)의 상면에 에폭시계 수지, 폴리이미드계 수지, 유리포 기재 에폭시 수지 등으로 이루어지는 하층 절연막(1)을 형성한다. 이 경우도, 하층 절연막(1) 중의 에폭시계 수지 등으로 이루어지는 열경화성 수지는 이미 경화되어 있다.
다음으로, 도 17에 나타내는 바와 같이, 하층 절연막(1) 상면의 반도체 구성체 탑재영역에 반도체 구성체(6)의 배선(14)을 포함하는 보호막(12)의 하면을 에폭시계 수지 등으로 이루어지는 접착층(7)을 통해 접착함으로써, 반도체 구성체(6)를 탑재한다. 이 경우도, NCP라고 말하는 접착재 또는 NCF라고 말하는 접착시트를 하층 절연막(1) 상면의 반도체 구성체 탑재영역에 미리 공급하여 두고, 가열 압착에 의해 반도체 구성체(6)를 하층 절연막(1)의 상면에 고착한다.
이 경우도, 상기와 같이, 상부 금속층(3, 하층 배선(2))의 외관 검사를 실행하고, 상부 금속층(3)을 포함하는 하층 절연막(1) 상면의 복수의 반도체 장치 형성영역을 양 반도체 장치 형성영역과 불량 반도체 장치 형성영역으로 식별하고 있으므로, 양 반도체 장치 형성영역에만 반도체 구성체(6)를 탑재하고, 불량 반도체 장치 형성영역에는 반도체 구성체(6)는 탑재하지 않는다.
다음으로, 도 18에 나타내는 바와 같이, 접착층(7)을 포함하는 반도체 구성체(6)의 주위에 있어서의 하층 절연막(1)의 상면에 격자 형상의 절연층 형성용 시트(34a)를 핀 등으로 위치 결정하면서 배치한다. 다음으로, 절연층 형성용 시트 (34a)의 상면에 동박으로 이루어지는 서브 베이스판(54)의 하면에 상층 절연막 형 성용 층(35a)이 형성된 것을 배치한다.
다음으로, 도 19에 나타내는 바와 같이, 한 쌍의 가열 가압판(55, 56)을 이용하여 상하로부터 절연층 형성용 시트(34a) 및 상층 절연막 형성용 층(35a)을 가열 가압하면, 접착층(7)을 포함하는 반도체 구성체(6)의 주위에 있어서의 하층 절연막(1)의 상면에 절연층(34)이 형성되고, 또한 반도체 구성체(6) 및 절연층(34)의 상면에 상층 절연막(35)이 형성된다.
다음으로, 베이스판(51) 및 서브 베이스판(54)을 에칭에 의해 제거하면, 도 20에 나타내는 바와 같이, 하층 배선용 밑바탕 금속층 형성용 층(4a)의 하면이 노출되고, 또한 상층 절연막(35)의 상면이 노출된다. 이 상태에서는, 베이스판(51) 및 서브 베이스판(54)을 제거해도, 하층 절연막(1), 절연층(34) 및 상층 절연막 (35)의 존재에 의해 강도를 충분히 확보할 수 있다. 또, 상부 금속층(3) 및 하층 배선용 밑바탕 금속층 형성용 층(4a)의 개구부(5) 내에는 하층 절연막(1)이 충전되어 있다.
다음으로, 도 21에 나타내는 바와 같이, 레이저 빔의 조사에 의한 레이저가공에 의해, 상부 금속층(3) 및 하층 배선용 밑바탕 금속층 형성용 층(4a)의 개구부 (5) 내의 하층 절연막(1)을 제거하는 동시에, 반도체 구성체(6)의 배선(14)의 접속패드부(12c)의 하면 중앙부에 대응하는 부분에 있어서의 하층 절연막(1) 및 접착층 (7)에 개구부(17)를 형성한다. 또, 상부 금속층(3)의 접속패드부(2b)의 중앙부 및 해당 중앙부에 대응하는 부분에 있어서의 하층 절연막(1), 절연층(34), 상층 절연막(35)에 메커니컬 드릴을 이용하여, 혹은 레이저 빔의 조사에 의한 레이저가공에 의해, 관통구멍(41)을 형성한다.
여기에서, 상부 금속층의 접속패드부(2a)의 외경은 반도체 구성체(6)의 배선 (14)의 접속패드부(14a)의 직경과 거의 같게 되어 있는데, 상부 금속층(3)을 포함하는 하층 절연막(1)의 하면 전체에는 개구부(5)를 갖는 하층 배선용 밑바탕 금속층 형성용 층(4a)이 형성되어 있으므로, 레이저 빔의 빔 직경이 상부 금속층(3)의 접속패드부(2a)의 외경보다도 커도, 개구부(5)를 갖는 하층 배선용 밑바탕 금속층 형성용 층(4a)이 마스크로서 기능한다. 이 결과, 상부 금속층(3)의 접속패드부 (2a)의 외경을 가급적으로 작게 하는 것이 가능하게 되고, 상부 금속층(3, 하층 배선(2))의 가일층의 미세화가 가능하게 된다.
예를 들면, 레이저 빔의 빔 직경이 현상에서 최소의 50㎛ 정도라도, 포토리소그래피법에 의해 형성되는 상부 금속층(3)의 접속패드부(2a)의 개구부(5)의 직경은 20∼50㎛, 특히 20∼30㎛로 하는 것이 가능하므로, 상부 금속층(3)의 접속패드부(2a)의 외경은 50∼80㎛, 특히 50∼60㎛로 하는 것이 가능하고, 상부 금속층(3, 하층 배선(2))의 가일층의 미세화가 가능하게 된다.
다음으로, 도 22에 나타내는 바와 같이, 상부 금속층(3) 및 하층 배선용 밑바탕 금속층 형성용 층(4a)의 개구부(5)와 하층 절연막(1) 및 접착층(7)의 개구부 (17)를 통해 노출된 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 하면을 포함하는 하층 배선용 밑바탕 금속층 형성용 층(4a)의 하면 전체, 상층 절연막(35)의 상면 전체 및 관통구멍(41)의 내벽면에, 니켈의 무전해 도금에 의해 밑바탕 금속층 (57, 37, 43)을 형성한다. 다음으로, 밑바탕 금속층(57, 37, 43)을 도금 전류로로 한 동의 전해 도금을 실행함으로써, 밑바탕 금속층(57, 37, 43)의 상면에 상부 금속층(58, 38, 44)을 형성한다.
다음으로, 상부 금속층(58, 38) 및 밑바탕 금속층(57, 37)을 동일한 마스크를 이용하여 포토리소그래피법에 의해 패터닝 하면, 도 23에 나타내는 바와 같이 된다. 즉, 하층 절연막(1)의 하면에, 밑바탕 금속층(23, 24) 및 상부 금속층(25, 26)으로 이루어지는 2층 구조의 제 1, 제 2 접속패드부(21, 22)가 형성된다. 또, 상층 절연막(35)의 상면에, 밑바탕 금속층(37) 및 상부 금속층(38)으로 이루어지는 2층 구조의 상층 배선(36)이 형성된다. 또한, 관통구멍(41)의 내벽면에, 밑바탕 금속층(43) 및 상부 금속층(34)으로 이루어지는 2층 구조의 상하 도통부(42)가 형성된다.
여기에서, 접속패드부(14a) 및 접속패드부(2a)의 상부 금속층(3)은, 그 직경을 제 1 접속패드부(21)보다 작게 하는 것이 가능하고, 반도체 구성체(6)의 한층 의 고밀도화를 도모할 수 있다. 또한, 상기 실시형태에 있어서는 접속패드부(14a, 2a)를 평면 형상을 원형으로 하는 것이었는데, 이것에 한정되는 것은 아니고, 평면 형상을 다각형으로 해도 좋다. 그 경우라도, 접속패드부(14a) 및 접속패드부(2a)의 상부 금속층(3)은 그 평면 사이즈를 제 1 접속패드부(21)보다 작게 하는 것이 가능하다.
또, 하층 배선용 밑바탕 금속층 형성용 층(4a)이 밑바탕 금속층(57)과 동일한 재료(니켈)에 의해 형성되어 있으므로, 제 1, 제 2 접속패드부(21, 22) 이외의 영역에 있어서의 하층 배선용 밑바탕 금속층 형성용 층(4a)이 제거되고, 해당 영역 에 있어서의 상부 금속층(3)이 노출된다. 이 상태에서는, 하층 배선(2)의 양단부는 상부 금속층(3) 및 밑바탕 금속층(4)으로 이루어지는 2층 구조의 접속패드부 (2a, 2b)로 되어 있다. 또한, 제 1, 제 2 접속패드부(21, 22), 상층 배선(36) 및 상하 도통부(42)는 패턴도금법에 의해 형성해도 좋다.
이하, 상기 제 1 실시형태의 경우와 똑같은 공정을 거치면, 도 13에 나타내는 반도체 장치가 복수개 얻어진다. 이 경우도, 상기와 같이, 불량 반도체 장치 형성영역에는 반도체 구성체(6)를 탑재하고 있지 않으므로, 도 13에 나타내는, 반도체 구성체(6)를 구비한 반도체 장치 외에, 반도체 구성체(6)를 구비하고 있지 않은 반도체 장치도 얻어지므로, 상기 제 1 실시형태의 경우와 똑같이, 수율을 향상하는 것이 가능하게 된다.
(제 3 실시형태)
도 24는 본 발명의 제 3 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 13에 나타내는 반도체 장치와 크게 다른 점은, 빌드업공법에 의해, 하층 배선 및 상층 배선을 모두 2층 배선 구조로 한 점이다. 즉, 제 1, 제 2 접속패드부(21, 22)를 포함하는 제 1 하층 배선(2a)의 하면 및 제 1 하층 절연막(1A)의 하면에는 제 1 하층 절연막(1A)과 동일한 재료로 이루어지는 제 2 하층 절연막(1B)이 설치되어 있다.
제 2 하층 절연막(1B)의 하면에 설치된 제 2 하층 배선(2B)의 일단부는, 제 2 하층 절연막(1B)에 설치된 개구부(61)를 통해 제 1 하층 배선(2a)의 접속패드부에 접속되어 있다. 제 2 하층 배선(2B)을 포함하는 제 2 하층 절연막(1B)의 하면 에는 하층 오버코트막(31)이 설치되어 있다. 하층 오버코트막(31)의 개구부(32) 내 및 그 아래쪽에는 땜납 볼(33)이 제 2 하층 배선(2B)의 접속패드부에 접속되어 설치되어 있다.
제 1 상층 배선(36A)을 포함하는 제 1 상층 절연막(35a)의 상면에는 제 1 상층 절연막(35a)과 동일한 재료로 이루어지는 제 2 상층 절연막(35B)이 설치되어 있다. 제 2 상층 절연막(35B)의 상면에 설치된 제 2 상층 배선(36B)의 일단부는 제 2 상층 절연막(35B)에 설치된 개구부(62)를 통해 제 1 상층 배선(36A)의 접속패드부에 접속되어 있다. 제 2 상층 배선(36B)을 포함하는 제 2 상층 절연막(35B)의 상면에는 상층 오버코트막(39)이 설치되어 있다. 제 2 상층 배선(36B)의 접속패드부에 대응하는 부분에 있어서의 상층 오버코트막(39)에는 개구부(40)가 설치되어 있다. 또한, 하층 배선 및 상층 배선은 모두 3층 이상의 배선 구조로 해도 좋다.
(제 4 실시형태)
도 25는 본 발명의 제 4 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 13에 나타내는 반도체 장치와 크게 다른 점은, 상하 도통부(42)를 구비하고 있지 않고, 그 대신에, 접착층(7)을 포함하는 반도체 구성체(6)의 주위에 있어서의 절연층(34) 중에 방형 프레임 형상으로 양면 배선 구조의 회로기판(71)을 매립하여 배치한 점이다.
이 경우, 회로기판(71)은 유리포 기재 에폭시 수지 등으로 이루어지는 방형 프레임 형상의 기판(72)을 구비하고 있다. 기판(72)의 하면에는 동박으로 이루어지는 하층 배선(73)이 설치되고, 상면에는 동박으로 이루어지는 상층 배선(74)이 설치되어 있다. 하층 배선(73)과 상층 배선(74)은 기판(72)의 내부에 설치된 도전성 페이스트 등으로 이루어지는 상하 도통부(75)를 통해 접속되어 있다.
하층 배선(2)의 접속패드부(2b)는 접속패드부(21a)와 똑같은 구조의 접속패드부(21b)를 통해 회로기판(71)의 하층 배선(73)의 접속패드부에 접속되어 있다. 즉, 접속패드부(21b)는 하층 배선(2)의 접속패드부(2b)의 개구부(5b)와 하층 절연막(1) 및 절연층(34)에 설치된 개구부(76)를 통해 회로기판(71)의 하층 배선(73)의 접속패드부에 접속되어 있다. 상층 배선(36)은 상층 절연막(35) 및 절연층(34)에 설치된 개구부(77)를 통해 회로기판(71)의 상층 배선(74)의 접속패드부에 접속되어 있다.
다음으로, 이 반도체 장치의 제조방법의 일례에 대해 설명한다. 이 경우, 도 18에 나타내는 바와 같은 공정에 있어서, 도 26에 나타내는 바와 같이, 접착층 (7)을 포함하는 반도체 구성체(6)의 주위에 있어서의 하층 절연막(1)의 상면에 격자 형상의 절연층 형성용 시트(34a), 격자 형상의 회로기판(71) 및 격자 형상의 절연층 형성용 시트(34a)를 핀 등으로 위치 결정하면서 배치한다. 다음으로, 상측의 절연층 형성용 시트(34a)의 상면에, 서브 베이스판(54)의 하면에 상층 절연막 형성용 층(35a)이 형성된 것을 배치한다.
다음으로, 도 27에 나타내는 바와 같이, 한 쌍의 가열 가압판(55, 56)을 이용하여 상하로부터 가열 가압하면, 접착층(7)을 포함하는 반도체 구성체(6)의 주위에 있어서의 하층 절연막(1)의 상면에 절연층(34)이 형성되고, 또한 절연층(34) 중에 회로기판(71)이 매립되며, 반도체 구성체(8) 및 절연층(34)의 상면에 상층 절연 막(35)이 형성된다. 다음으로, 베이스판(52) 및 서브 베이스판(54)을 에칭에 의해 제거하면, 도 28에 나타내는 바와 같이, 밑바탕 금속층(4a) 및 개구부(5a, 5b) 내에 충전된 하층 절연막(1)의 하면이 노출되고, 또한 상층 절연막(35)의 상면이 노출된다.
다음으로, 도 29에 나타내는 바와 같이, 레이저 빔의 조사에 의한 레이저가공에 의해, 개구부(5a) 내의 하층 절연막(1)을 제거하는 동시에, 반도체 구성체(6)의 배선(14)의 접속패드부(14a)의 하면 중앙부에 대응하는 부분에 있어서의 하층 절연막(1) 및 접착층(7)에 개구부(17)를 형성한다. 또, 레이저 빔의 조사에 의한 레이저가공에 의해, 개구부(5b) 내의 하층 절연막(1)을 제거하는 동시에, 회로기판 (71)의 하층 배선(73)의 접속패드부에 대응하는 부분에 있어서의 하층 절연막(1) 및 접착층(7)에 개구부(76)를 형성한다. 이 경우, 개구부(76)의 직경은 개구부 (17)의 직경과 같게 된다.
또한, 레이저 빔의 조사에 의한 레이저가공에 의해, 회로기판(71)의 상층 배선(74)의 접속패드부에 대응하는 부분에 있어서의 상층 절연막(35)에 개구부(77)를 형성한다. 이 경우, 개구부(77)의 직경은 개구부(17)의 직경보다도 크게 된다. 이하, 상기 제 2 실시형태의 경우와 똑같은 공정을 거치면, 도 25에 나타내는 반도체 장치가 복수개 얻어진다.
이와 같이 해서 얻어진 반도체 장치에서는, 도 24에 나타내는 반도체 장치와 비교하여, 하층 배선 및 상층 배선을 2층 구조로 해도, 하층 절연막 및 상층 절연막이 1층이므로, 그만큼 박형화할 수 있다. 또, 상하 도통부(42)를 구비하고 있지 않으므로, 메커니컬 드릴에 의한 관통구멍(41)의 형성을 실행할 필요는 없다.
(제 5 실시형태)
도 30은 본 발명의 제 5 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 13에 나타내는 반도체 장치와 다른 점은, 반도체 구성체(6)의 배선(14)을 포함하는 보호막(12)의 하면에 폴리이미드계 수지, 에폭시계 수지 등의 절연재로 이루어지는 정전기 방지용 보호막(81)을 설치한 점이다.
따라서, 이 경우, 반도체 구성체(6)의 정전기 방지용 보호막(81)의 하면은 접착층(7)을 통해 하층 절연막(1)의 상면 중앙부에 접착되어 있다. 제 1 접속패드부(21)는 하층 배선(2)의 접속패드부(2a)의 개구부(5)와 하층 절연막(1), 접착층 (7) 및 정전기 방지용 보호막(81)의 개구부(17)를 통해 반도체 구성체(6)의 배선 (14)의 접속패드부(14a)에 접속되어 있다.
그런데 반도체 구성체(6)를 하층 절연막(1) 위에 탑재하기 전에 있어서는, 정전기 방지용 보호막(81)에는 개구부(17)는 형성되어 있지 않다. 그리고 개구부 (17)를 갖지 않는 정전기 방지용 보호막(81)은 그 자체가 웨이퍼 상태의 실리콘기판(8) 아래에 형성된 시점부터 반도체 구성체(6)가 하층 절연막(1) 위에 탑재되는 시점까지에 있어서, 실리콘기판(8) 아래에 형성된 집적회로를 정전기로부터 보호하는 것이다.
(제 6 실시형태)
도 31은 본 발명의 제 6 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 13에 나타내는 반도체 장치와 다른 점은, 반도체 구 성체(6)의 배선(14)의 접속패드부(14a) 하면에 전해 동 도금으로 이루어지는 보호금속층(82)을 설치한 점이다. 이 경우, 보호금속층(82)은 레이저 빔이 조사될 때, 배선(14)의 접속패드부(14a)를 보호하기 위한 것이다. 즉, 배선(14)을 5∼10㎛의 두께로 형성하고, 레이저 빔에 의해 에칭되는 양을 예상하여, 이 배선(14)의 접속패드부(14a) 위에만, 보호층(87)을 수㎛의 두께로 형성하여 두면 반도체 구성체(6)의 박형화를 도모할 수 있다.
(제 7 실시형태)
도 32는 본 발명의 제 7 실시형태에서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 13에 나타내는 반도체 장치와 다른 점은, 반도체 구성체(6)의 배선(14)의 접속패드부(14a) 하면 중앙부에 전해 동 도금으로 이루어지는 기둥형상 전극(외부 접속용 전극, 83)을 설치하고, 배선(14)을 포함하는 보호막(12)의 하면에 에폭시계 수지 등으로 이루어지는 밀봉막(84)을 그 하면이 기둥형상 전극(83)의 하면과 면일치 되도록 설치한 점이다.
따라서, 이 경우, 기둥형상 전극(83)을 포함하는 밀봉막(84)의 하면은 접착층(7)을 통해 하층 절연막(1)의 상면 중앙부에 접착되어 있다. 제 1 접속패드부 (21)는 하층 배선(2)의 접속패드부(2a)의 개구부(5)와 하층 절연막(1) 및 접착층 (7)의 개구부(17)를 통해 반도체 구성체(6)의 기둥형상 전극(83)에 접속되어 있다.
(제 8 실시형태)
도 33은 본 발명의 제 8 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 13에 나타내는 반도체 장치와 다른 점은, 반도체 구 성체(6) 및 하층 절연막(1)의 상면에 에폭시계 수지 등으로 이루어지는 밀봉막(절연층, 85)만을 설치한 점이다. 이 경우, 밀봉막(91)은 트랜스퍼 몰드법 등의 몰드법에 의해 형성된다.
또한, 상기 각 실시형태에 있어서는 하층 배선(2)의 접속패드부(2a)의 개구부(5), 하층 절연막(1) 및 접착층(7)에 형성하는 개구부(17) 등의 평면 형상을 원형으로 했는데, 본 발명은 이것에 한정되는 것은 아니고, 평면 형상이, 예를 들면, 다각형상의 것이나, 임의의 형상으로 할 수 있는 것이다. 또, 반도체 구성체(6)에는 접속패드(9)에 접속된 배선(14)이 형성된 것으로 했는데, 본 발명은 배선의 드로잉부를 갖고 있지 않은 외부 접속용 전극만이 형성된 반도체 구성체에도 적용 가능하다. 그 밖에, 본 발명의 취지를 따라 여러 가지 변형해서 적용하는 것이 가능하다.
도 1은 본 발명의 제 1 실시형태로서의 반도체 장치의 단면도.
도 2는 도 1에 나타내는 반도체 장치의 제조방법의 일례에 있어서, 당초 준비한 것의 단면도.
도 3a는 도 2에 계속되는 공정의 단면도, 도 3b는 그 평면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 10에 계속되는 공정의 단면도.
도 12는 도 11에 계속되는 공정의 단면도.
도 13은 본 발명의 제 2 실시형태로서의 반도체 장치의 단면도.
도 14는 도 13에 나타내는 반도체 장치의 제조방법의 일례에 있어서, 소정 공정의 단면도.
도 15는 도 14에 계속되는 공정의 단면도.
도 16은 도 15에 계속되는 공정의 단면도.
도 17은 도 16에 계속되는 공정의 단면도.
도 18은 도 17에 계속되는 공정의 단면도.
도 19는 도 18에 계속되는 공정의 단면도.
도 20은 도 19에 계속되는 공정의 단면도.
도 21은 도 20에 계속되는 공정의 단면도.
도 22는 도 21에 계속되는 공정의 단면도.
도 23은 도 22에 계속되는 공정의 단면도.
도 24는 본 발명의 제 3 실시형태로서의 반도체 장치의 단면도.
도 25는 본 발명의 제 4 실시형태로서의 반도체 장치의 단면도.
도 26은 도 25에 나타내는 반도체 장치의 제조방법의 일례에 있어서, 소정 공정의 단면도.
도 27은 도 26에 계속되는 공정의 단면도.
도 28은 도 27에 계속되는 공정의 단면도.
도 29는 도 28에 계속되는 공정의 단면도.
도 30은 본 발명의 제 5 실시형태로서의 반도체 장치의 단면도.
도 31은 본 발명의 제 6 실시형태로서의 반도체 장치의 단면도.
도 32는 본 발명의 제 7 실시형태로서의 반도체 장치의 단면도.
도 33은 본 발명의 제 8 실시형태로서의 반도체 장치의 단면도.
※도면의 주요부분에 대한 부호의 설명
1: 하층 절연막(절연막) 2: 하층 배선(적층 배선)
2a, 2b: 접속패드부 3: 상부 금속층(배선)
4: 밑바탕 금속층(마스크 금속층) 5: 개구부( 제 1 개구부)
6: 반도체 구성체 7: 접착층(절연막)
8: 실리콘기판(반도체 기판) 9: 접속 패드
10: 절연막 12: 보호막
14: 배선 14a: 접속패드부(외부 접속용 전극)
21: 제 1 접속패드부(접속 도체) 22: 제 2 접속패드부
31: 하층 오버코트막 32: 개구부
33: 땜납 볼 34: 절연층
35: 상층 절연막 36: 상층 배선
39: 상층 오버코트막 41: 관통구멍
42: 상하 도통부 51, 52: 베이스판
54: 서브 베이스판 57: 밑바탕 금속층(금속층)
58: 상부 금속층(금속층) 71: 회로기판
81: 정전기 방지용 보호막 82: 보호금속층
83: 기둥형상 전극

Claims (21)

  1. 반도체 기판 및 해당 반도체 기판 위에 설치된 외부 접속용 전극을 갖는 반도체 구성체와,
    상기 반도체 구성체의 상기 외부 접속용 전극에 대응해서 형성된 제 1 개구부가 형성된 접속패드부를 갖는 배선과,
    상기 외부 접속용 전극과 접속패드부 사이에 설치되고, 상기 제 1 개구부에 연통해서 상기 외부 접속용 전극에 이르는 제 2 개구부를 갖는 절연막과,
    상기 제 1 개구부 및 상기 제 2 개구부를 통해 외부 접속용 전극 및 상기 배선을 전기적으로 접속하는 접속 도체와,
    상기 접속 도체와 상기 배선의 사이에 형성된 마스크 금속층을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 마스크 금속층은 상기 배선과는 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 접속 도체는 적어도 상기 마스크 금속층과 접촉하는 경계면에 상기 마스크 금속층과 동일 재료의 금속층을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 배선은 상기 절연막의 하면 측에 매립되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 기판 위에 보호막이 형성되고, 상기 외부 접속용 전극은 상기 보호막 위에 형성된 배선의 일부로서 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 구성체는 상기 외부 접속용 전극의 상면을 덮는 접착층을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 접착층은 상기 제 2 개구부의 일부를 구성하는 개구부를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 구성체의 외부 접속용 전극은 상기 접속 도체와의 경계면 측에 형성된 보호금속층을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 반도체 구성체의 상기 반도체 기판 측에 상층 절연막이 설치되고, 상기 상층 절연막 위에 상층 배선이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 절연막 및 상기 상층 절연막을 관통해서 상기 배선과 상기 상층 배선을 접속하는 상하 도통부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 배선 및 상기 접속 도체를 덮는 하층 오버코트막이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판 및 상기 반도체 기판 아래에 설치된 외부 접속용 전극을 갖는 반도체 구성체를 준비하는 공정과,
    배선 및 절연막을 형성하는 배선형성공정으로서, 상기 배선은 상기 절연막의 하면에 배치되고, 반도체 구성체의 외부 접속용 전극에 대응하는 제 1 개구부가 형성된 접속패드부를 갖는 금속층 및 마스크 금속층을 구비하며, 상기 절연막은 상기 반도체 구성체의 하면에 배치되고, 상기 반도체 구성체의 평면 사이즈보다도 큰 평 면 사이즈를 갖는 배선 및 절연막을 형성하는 배선형성공정과,
    상기 마스크 금속층을 마스크로 하여 레이저 빔을 조사함으로써, 상기 반도체 구성체의 상기 외부 접속용 전극에 대응하는 부분에 있어서의 상기 절연막에 제 2 개구부를 형성하는 도통용 개구부 형성공정과,
    상기 절연막의 상기 제 2 개구부를 통해 상기 배선과 상기 반도체 구성체의 상기 외부 접속용 전극을 접속하는 접속 도체를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 배선 및 절연막을 형성하는 배선형성공정은 상기 접속패드부의 상기 제 1 개구부 내에 상기 절연막을 충전하는 공정을 포함하며,
    상기 제 2 개구부를 형성하는 도통용 개구부 형성공정은 상기 접속패드부의 상기 제 1 개구부 내의 상기 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 반도체 구성체는 상기 반도체 기판 및 외부 접속용 전극을 덮는 접착층을 가지며, 상기 도통용 개구부 형성공정은 상기 절연막에 제 2 개구부에 대응하는 부분의 상기 접착층을 레이저 빔에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 마스크 금속층을 형성하는 공정은 베이스판을 준비하고, 상기 베이스판 위에, 상기 접속패드부의 중앙부에 상기 제 1 개구부를 갖는 배선용 상부 금속층 형성용 층 및 배선용 밑바탕 금속층 형성용 층을 편평한 형상으로 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 마스크 금속층을 형성하는 공정은 상기 배선용 상부 금속층 형성용 층 및 배선용 밑바탕 금속층 형성용 층을 패터닝하여 적층 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 도통용 개구부 형성공정은 상기 베이스판 위에 형성된 상기 절연막 위에 상기 반도체 구성체를 고착하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 도통용 개구부 형성공정은 상기 절연막 위에 상기 반도체 구성체를 고착하는 공정 후, 상기 베이스판을 제거하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 접속 도체를 형성하는 공정은 상기 배선용 밑바탕 금속층 형성용 층 아래에 금속층을 형성하고, 상기 배선의 상기 접속패드부 하면에 상기 접속 도체 형성용의 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 15 항에 있어서,
    상기 마스크 금속층을 형성하는 공정은 상기 배선용 밑바탕 금속층 형성용 층을 편평한 형상 그대로 하고, 상기 배선용 상부 금속층 형성용 층을 패터닝하여 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 배선 위 및 배선용 밑바탕 금속층 형성용 층 위에 상기 절연막을 형성하는 공정을 포함하고, 상기 도통용 개구부 형성공정은 상기 베이스판 위에 형성된 상기 절연막 위에 상기 반도체 구성체를 고착하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020090004928A 2008-01-31 2009-01-21 반도체 장치 및 그 제조방법 KR101053221B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-020692 2008-01-31
JP2008020692A JP4840373B2 (ja) 2008-01-31 2008-01-31 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20090084685A true KR20090084685A (ko) 2009-08-05
KR101053221B1 KR101053221B1 (ko) 2011-08-02

Family

ID=40930856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090004928A KR101053221B1 (ko) 2008-01-31 2009-01-21 반도체 장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US8004089B2 (ko)
JP (1) JP4840373B2 (ko)
KR (1) KR101053221B1 (ko)
CN (1) CN101499445B (ko)
TW (1) TWI400784B (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007104443A1 (de) 2006-03-14 2007-09-20 Institut Für Mikroelektronik Stuttgart Verfahren zum herstellen einer integrierten schaltung
JP4636090B2 (ja) * 2008-01-31 2011-02-23 カシオ計算機株式会社 半導体装置およびその製造方法
WO2009101685A1 (ja) * 2008-02-14 2009-08-20 Mitsubishi Heavy Industries, Ltd. 半導体素子モジュール及びその製造方法
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
US8513062B2 (en) * 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device
TWI421956B (zh) * 2010-07-13 2014-01-01 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
US9093392B2 (en) * 2010-12-10 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnection and method of manufacture thereof
US9093416B2 (en) * 2011-11-28 2015-07-28 Infineon Technologies Ag Chip-package and a method for forming a chip-package
US9832887B2 (en) 2013-08-07 2017-11-28 Invensas Corporation Micro mechanical anchor for 3D architecture
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
WO2018031999A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
EP3497717A1 (en) 2016-08-12 2019-06-19 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) * 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) * 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
EP3915134A1 (en) 2019-01-23 2021-12-01 Qorvo US, Inc. Rf semiconductor device and manufacturing method thereof
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
JP2842378B2 (ja) 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
TW434664B (en) * 1999-12-29 2001-05-16 Advanced Semiconductor Eng Lead-bond type chip package and method for making the same
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
US7061084B2 (en) * 2000-02-29 2006-06-13 Advanced Semiconductor Engineering, Inc. Lead-bond type chip package and manufacturing method thereof
JP2003017854A (ja) 2001-06-28 2003-01-17 Kyocera Corp 多層配線基板及びその製造方法
JP3870778B2 (ja) * 2001-12-20 2007-01-24 ソニー株式会社 素子内蔵基板の製造方法および素子内蔵基板
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
JP3918681B2 (ja) 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP4117603B2 (ja) * 2002-08-26 2008-07-16 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる疑似ウェーハの製造方法
WO2004064153A1 (en) * 2003-01-16 2004-07-29 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
KR100682650B1 (ko) 2003-01-16 2007-02-15 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
JP2004311768A (ja) * 2003-04-08 2004-11-04 Shinko Electric Ind Co Ltd 基板の製造方法及び半導体装置用基板及び半導体装置
WO2004109771A2 (en) * 2003-06-03 2004-12-16 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
CN100418211C (zh) 2003-12-25 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
JP5259053B2 (ja) * 2005-12-15 2013-08-07 パナソニック株式会社 半導体装置および半導体装置の検査方法
JP4636090B2 (ja) * 2008-01-31 2011-02-23 カシオ計算機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR101053221B1 (ko) 2011-08-02
US20090194885A1 (en) 2009-08-06
JP4840373B2 (ja) 2011-12-21
JP2009182201A (ja) 2009-08-13
TW200941688A (en) 2009-10-01
CN101499445B (zh) 2012-05-30
US8004089B2 (en) 2011-08-23
CN101499445A (zh) 2009-08-05
TWI400784B (zh) 2013-07-01

Similar Documents

Publication Publication Date Title
KR101053221B1 (ko) 반도체 장치 및 그 제조방법
KR101167384B1 (ko) 반도체 구성요소를 구비한 반도체 장치 및 그 제조 방법
KR101169531B1 (ko) 반도체구성체 및 그 제조방법과 반도체장치 및 그 제조방법
KR101084924B1 (ko) 반도체 장치 및 그 제조방법
KR101009123B1 (ko) 반도체 장치의 제조방법
KR101161061B1 (ko) 반도체 장치 제조방법
KR20090084683A (ko) 반도체장치 및 그 제조방법
JP2011155313A (ja) 半導体装置
JP5042762B2 (ja) 半導体装置
JP2006310532A (ja) 半導体装置およびその製造方法
JP5137320B2 (ja) 半導体装置およびその製造方法
JP2009043858A (ja) 半導体装置およびその製造方法
JP4913372B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140716

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee