JP2006310532A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2006310532A JP2006310532A JP2005131165A JP2005131165A JP2006310532A JP 2006310532 A JP2006310532 A JP 2006310532A JP 2005131165 A JP2005131165 A JP 2005131165A JP 2005131165 A JP2005131165 A JP 2005131165A JP 2006310532 A JP2006310532 A JP 2006310532A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- film
- semiconductor device
- connection pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】 半導体構成体2は、当初、シリコン基板4上に設けられた配線11全体をオーバーコート膜12で覆った構造となっている。そして、一対の加熱加圧板35、36を用いた加熱加圧処理により、ベース板1上に配置された半導体構成体2の周囲におけるベース板1上に絶縁層14を形成し、半導体構成体2および絶縁層14上に上層絶縁膜15を形成し、ベース板1下に下層絶縁膜22を形成する。この後、レーザビームを照射するレーザ加工により、配線11の接続パッド部に対応する部分における上層絶縁膜15およびオーバーコート膜12に開口部を連続して形成する。この場合、当初の半導体構成体2の配線11全体はオーバーコート膜12で覆われているので、配線11全体をオーバーコート膜12で保護することができ、したがって配線11の電気的接続の信頼性を向上させることができる。
【選択図】 図8
Description
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置は平面方形状のベース板1を備えている。ベース板1は、例えば、通常、プリント基板用として用いられる材料であればよく、一例を挙げれば、ガラス布、ガラス繊維などからなる基材にエポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂を含浸させたもの、あるいは、銅箔などの金属からなっている。
図13はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2において、配線11の接続パッド部以外の適宜な箇所に対応する部分におけるオーバーコート膜12にテスト用開口部13aを形成し、このテスト用開口部13a内に上層絶縁膜15を埋め込んだ点である。
図15はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、絶縁層14の上面周辺部に方形枠状のハードシート24を埋め込んだ点である。この場合、ハードシート24は、ベース板1と同じ材料同じ厚さのものからなっている。また。絶縁層14およびハードシート24の上面は、半導体構成体2の上面とほぼ面一となっている。
図17はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、上層配線18を含む上層絶縁膜15の上面において半導体構成体2の上面を十分に覆うことができる領域に、色素やカーボンブラックを含む絶縁性樹脂などからなる遮光膜26を設けた点である。この場合、遮光膜26は、上面側から入射する光からシリコン基板4の上面を保護することができる。
図18はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図19に示す半導体装置と異なる点は、オーバーコート膜19の上面に遮光膜26を設けた点である。この場合、遮光膜26は、色素やカーボンブラックを含む絶縁性樹脂などに限らず、クロムなどの遮光性金属であってもよい。また、この場合、半田ボール19の配置領域は遮光膜26の周囲となる。
図19はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す場合と異なる点は、下層絶縁膜22の下面に下層下地金属層41を含む下層配線42を設け、上層絶縁膜15、絶縁層14、ベース板1および下層絶縁膜22に設けられた貫通孔43内に下地金属層44aおよび銅層44bからなる上下導通部44を設け、上下導通部44で上層下地金属層17を含む上層配線18と下層下地金属層41を含む下層配線42とを接続し、上下導通部44内にソルダーレジストなどからなる充填材45を充填した点である。
図20はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す場合と大きく異なる点は、上層絶縁膜、上層配線および下層絶縁膜を2層とした点である。すなわち、第1の上層配線18Aを含む第1の上層絶縁膜15Aの上面には第1の上層絶縁膜15Aと同じ材料からなる第2の上層絶縁膜15Bが設けられている。第2の上層絶縁膜15Bの上面には第2の上層下地金属層17Bを含む第2の上層配線18Bが設けられている。
図21はこの発明の第8実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す場合と異なる点は、オーバーコート膜19の開口部20内およびその周囲のオーバーコート膜19の上面に下地金属層51を含む上層接続パッド52を上層配線18の接続パッド部に接続させて設け、下地金属層51を含む上層接続パッド52表面に半田ボール21を設けた点である。
例えば、図8に示す工程において、絶縁層形成用シート14aを用いずに、エポキシ系樹脂などの熱硬化性樹脂、あるいは、このような熱硬化性樹脂中にシリカフィラーなどからなる補強材が分散された材料を、印刷法やダイコート法などにより、半導体構成体2の周囲におけるベース板1の上面に塗布して絶縁層形成用層を形成し、その上に上層絶縁膜形成用シート15aを配置するようにしてもよい。
2 半導体構成体
3 接着層
4 シリコン基板
5 接続パッド
11 配線
12 オーバーコート膜
13 開口部
14 絶縁層
15 上層絶縁膜
16 開口部
18 上層配線
19 上層オーバーコート膜
21 半田ボール
22 下層絶縁膜
23 下層オーバーコート膜
Claims (12)
- 接続パッドを有する半導体基板上に、接続パッド部を有し、前記接続パッドに接続された配線を設け、この配線をオーバーコート膜で覆った半導体構成体と、前記半導体構成体の周囲を覆う絶縁層と、前記半導体構成体と前記絶縁層上に設けられた上層絶縁膜と、前記上層絶縁膜上に形成され前記配線の接続パッド部に接続された上層配線とを具備し、前記上層配線は、前記絶縁層と前記上層絶縁膜を貫通する開口部を介して前記配線の接続パッド部に接続されていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記配線の接続パッド部以外の箇所に対応する部分における前記オーバーコート膜にテスト用開口部が設けられ、該テスト用開口部内に前記上層絶縁膜が埋め込まれていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記上層配線の接続パッド部を除く部分を覆う上層オーバーコート膜を有することを特徴とする半導体装置。
- 請求項3に記載の発明において、前記上層配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体上に前記半導体基板に光が入射しないようにするための遮光膜が設けられていることを特徴とする半導体装置。
- ベース板上に、各々が半導体基板、該半導体基板上に設けられた複数の配線および該配線全体を覆うオーバーコート膜を有する複数の半導体構成体を相互に離間させて配置する工程と、
前記半導体構成体の周囲における前記ベース板上に絶縁層を形成し、且つ、前記半導体構成体および前記絶縁層上に上層絶縁膜を形成する工程と、
前記半導体構成体の配線の接続パッドに対応する部分における前記上層絶縁膜および前記オーバーコート膜に開口部を連続して形成する工程と、
前記上層絶縁膜上に上層配線を前記上層絶縁膜および前記オーバーコート膜の開口部を介して前記半導体構成体の配線の接続パッド部に接続させて形成する工程と、
前記半導体構成体間における前記上層絶縁膜、前記絶縁層および前記ベース板を切断して半導体装置を複数個得る工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項6に記載の発明において、前記上層絶縁膜および前記オーバーコート膜への前記開口部の形成はレーザビームの照射によるレーザ加工によって行なうことを特徴とする半導体装置の製造方法。
- 請求項6に記載の発明において、前記半導体構成体を前記ベース板上に配置する前に、前記配線の接続パッド部以外の箇所に対応する部分における前記オーバーコート膜にテスト用開口部を形成し、前記上層絶縁膜を形成するとき該上層絶縁膜を前記テスト用開口部内に埋め込むことを特徴とする半導体装置の製造方法。
- 請求項8に記載の発明において、前記オーバーコート膜への前記テスト用開口部の形成はレーザビームの照射によるレーザ加工によって行なうことを特徴とする半導体装置の製造方法。
- 請求項6に記載の発明において、前記絶縁膜および前記上層絶縁膜を熱硬化性樹脂を含む材料によって同時に加熱加圧して形成することを特徴とする半導体装置の製造方法。
- 請求項6に記載の発明において、前記上層配線の接続パッド部を除く部分を覆う上層オーバーコート膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項11に記載の発明において、前記上層配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005131165A JP4725178B2 (ja) | 2005-04-28 | 2005-04-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005131165A JP4725178B2 (ja) | 2005-04-28 | 2005-04-28 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006310532A true JP2006310532A (ja) | 2006-11-09 |
JP4725178B2 JP4725178B2 (ja) | 2011-07-13 |
Family
ID=37477087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005131165A Expired - Fee Related JP4725178B2 (ja) | 2005-04-28 | 2005-04-28 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4725178B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270443A (ja) * | 2007-04-19 | 2008-11-06 | Fujikura Ltd | 積層配線基板及びその製造方法 |
JP2010050224A (ja) * | 2008-08-20 | 2010-03-04 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2011142291A (ja) * | 2010-01-07 | 2011-07-21 | Samsung Electro-Mechanics Co Ltd | 半導体パッケージ及び半導体パッケージの製造方法 |
JP2015213190A (ja) * | 2015-07-10 | 2015-11-26 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002222899A (ja) * | 2001-01-26 | 2002-08-09 | Matsushita Electric Ind Co Ltd | 電子部品、電子部品の製造方法および電子回路装置の製造方法 |
JP2004207306A (ja) * | 2002-12-24 | 2004-07-22 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2005093942A (ja) * | 2003-09-19 | 2005-04-07 | Casio Comput Co Ltd | 半導体装置 |
JP2005327984A (ja) * | 2004-05-17 | 2005-11-24 | Shinko Electric Ind Co Ltd | 電子部品及び電子部品実装構造の製造方法 |
-
2005
- 2005-04-28 JP JP2005131165A patent/JP4725178B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002222899A (ja) * | 2001-01-26 | 2002-08-09 | Matsushita Electric Ind Co Ltd | 電子部品、電子部品の製造方法および電子回路装置の製造方法 |
JP2004207306A (ja) * | 2002-12-24 | 2004-07-22 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2005093942A (ja) * | 2003-09-19 | 2005-04-07 | Casio Comput Co Ltd | 半導体装置 |
JP2005327984A (ja) * | 2004-05-17 | 2005-11-24 | Shinko Electric Ind Co Ltd | 電子部品及び電子部品実装構造の製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270443A (ja) * | 2007-04-19 | 2008-11-06 | Fujikura Ltd | 積層配線基板及びその製造方法 |
JP2010050224A (ja) * | 2008-08-20 | 2010-03-04 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2011142291A (ja) * | 2010-01-07 | 2011-07-21 | Samsung Electro-Mechanics Co Ltd | 半導体パッケージ及び半導体パッケージの製造方法 |
US8450844B2 (en) | 2010-01-07 | 2013-05-28 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor package and method of manufacturing the same |
JP2015213190A (ja) * | 2015-07-10 | 2015-11-26 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4725178B2 (ja) | 2011-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4840373B2 (ja) | 半導体装置およびその製造方法 | |
JP3945483B2 (ja) | 半導体装置の製造方法 | |
JP4055717B2 (ja) | 半導体装置およびその製造方法 | |
JP4752825B2 (ja) | 半導体装置の製造方法 | |
JP2006173232A (ja) | 半導体装置およびその製造方法 | |
JP4285707B2 (ja) | 半導体装置 | |
JP4725178B2 (ja) | 半導体装置およびその製造方法 | |
US20190327830A1 (en) | Printed wiring board and method for manufacturing the same | |
JP2012134270A (ja) | 半導体装置及びその製造方法 | |
JP3925503B2 (ja) | 半導体装置 | |
JP2009182202A (ja) | 半導体装置の製造方法 | |
JP4316624B2 (ja) | 半導体装置 | |
JP2008288481A (ja) | 半導体装置およびその製造方法 | |
JP2011155313A (ja) | 半導体装置 | |
JP5042762B2 (ja) | 半導体装置 | |
JP2020004926A (ja) | 配線基板及び配線基板の製造方法 | |
TWI392071B (zh) | 封裝結構及其製法 | |
JP4990492B2 (ja) | 半導体装置 | |
JP4913372B2 (ja) | 半導体装置 | |
JP2008060298A (ja) | 半導体構成体およびその製造方法並びに半導体装置およびその製造方法 | |
KR102012168B1 (ko) | 박형의 인쇄회로기판 및 이의 제조방법 | |
JP2007134739A (ja) | 半導体装置の製造方法 | |
JP4561079B2 (ja) | 半導体装置の製造方法 | |
JP3955059B2 (ja) | 半導体装置およびその製造方法 | |
JP2005191234A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080409 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080515 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100525 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100722 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |