JP2005093942A - 半導体装置 - Google Patents

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Abstract

【課題】 全表面を絶縁材で覆われた半導体装置において、放熱性を良くする。
【解決手段】 シリコン基板４、柱状電極１４および放熱用柱状電極１５を有する半導体構成体２の下面、側面および上面は、樹脂等からなるベース板１、絶縁層１７、上層絶縁膜１８およぴオーバーコート膜２５によって覆われている。そして、半導体構成体２の放熱用柱状電極１５（放熱用再配線１３および放熱用下地金属層１２を含む）に接続された放熱層２３（放熱用下地金属層２２を含む）は、オーバーコート膜２５の開口部２８を介して外部に露出されている。これにより、放熱性を良くすることができる。
【選択図】 図１

Description

この発明は半導体装置に関する。
従来、ウエハ状態で外部接続用のバンプ電極を形成し、その周囲に封止材を形成した後、ウエハをダイシングして個々の半導体装置となすウエハレベルパッケージ（ＷＬＰ）といわれる半導体装置が知られている。このような半導体装置には、上面に複数の接続パッドを有する半導体基板の下面に第１の保護膜が設けられ、半導体基板の上面および側面に、半導体基板の接続パッドに対応する部分に開口部を有する第２の保護膜が設けられ、第２の保護膜の上面に再配線が半導体基板の接続パッドに接続されて設けられ、再配線の接続パッド部上面に柱状電極が設けられ、柱状電極の周囲において再配線を含む第２の保護膜の上面に第３の保護膜が設けられたものがある（例えば、特許文献１参照）。
特開２００１−３２６２９９号公報
上記従来の半導体装置では、半導体基板の下面、側面および上面つまり全表面が第１〜第３の保護膜で覆われているため、塵埃や湿気および機械的破損に対する保護効果が増すが、その反面、半導体基板に設けられた集積回路から発せられる熱が第１〜第３の保護膜内にこもり、放熱性が悪いという問題があった。
そこで、この発明は、放熱性を良くすることができる半導体装置を提供することを目的とする。
請求項１に記載の発明は、ベース板と、前記ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する半導体構成体と、前記半導体構成体上およびその周囲における前記ベース板上に設けられた絶縁層と、前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する少なくとも１層の上層再配線と、前記上層再配線のうちの最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜と、少なくとも前記上層絶縁膜の上面または前記ベース板の下面の一方に形成され、且つ、前記半導体構成体に接続された放熱層とを備えていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記半導体構成体は放熱用柱状電極を有し、前記放熱層は前記放熱用柱状電極に接続されていることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記放熱層は前記最上層の上層絶縁膜の上面に設けられ、且つ、その少なくとも一部が前記最上層の上層絶縁膜上に設けられたオーバーコート膜の開口部を介して露出されていることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記放熱層は前記最上層の上層再配線と同一の材料によって形成されていることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記放熱層は前記ベース板の下面に設けられていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記放熱層は、前記ベース板と前記半導体構成体の半導体基板との間に設けられた中継放熱層に、前記ベース板に設けられた貫通孔を介して接続されていることを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記中継放熱層は前記ベース板上に積層された金属箔からなることを特徴とするものである。
請求項９に記載の発明は、請求項６に記載の発明において、前記放熱層は前記最上層の上層再配線と同一の材料によって形成されていることを特徴とするものである。
請求項１０に記載の発明は、請求項１に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
この発明によれば、半導体基板を有する半導体構成体の下面、側面および上面がベース板、絶縁層および上層絶縁膜で覆われていても、半導体構成体に接続された放熱層を外部に露出させているので、放熱性を良くすることができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は平面矩形形状のベース板１を備えている。ベース板１は、ガラス繊維、アラミド繊維、液晶繊維等にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）等を含浸させたもの、あるいは、シリコン、ガラス、セラミックス、樹脂単体等の絶縁材料からなっている。
ベース板１の上面中央部には、ベース板１のサイズよりもある程度小さいサイズの平面矩形形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体２の構成について説明する。
半導体構成体２はシリコン基板（半導体基板）４を備えている。シリコン基板４は接着層３を介してベース板１に接着されている。シリコン基板４の上面中央部には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。接続パッド５の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。
絶縁膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）８が設けられている。この場合、絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。両開口部７、９を介して露出された接続パッド５の上面から保護膜８の上面の所定の箇所にかけて、銅等からなる下地金属層１０が設けられている。下地金属層１０の上面全体には銅からなる再配線１１が設けられている。
保護膜８の上面中央部の所定の箇所には銅等からなる放熱用下地金属層１２が設けられている。放熱用下地金属層１２の上面全体には銅からなる放熱用再配線１３が設けられている。放熱用下地金属層１２および放熱用再配線１３は、どことも接続されていないが、それら同志で接続するようにしてもよい。
再配線１１の接続パッド部上面には高さ５０μｍ〜２００μｍの銅からなる柱状電極（外部接続用電極）１４が設けられている。放熱用再配線１３の接続パッド部上面に放熱用柱状電極１５が設けられている。再配線１１および放熱用再配線１３を含む保護膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（絶縁膜）１６がその上面が柱状電極１４の上面と面一となるように設けられている。
柱状電極１４と放熱用柱状電極１５について説明する。柱状電極１４は、再配線１４を介してシリコン基板４の主面上に形成された集積回路を構成する各素子や配線（図示せず）に接続された接続パッド５に接続され、これを外部回路に接続するための回路接続用電極である。これに対し、放熱用柱状電極１５はシリコン基板４の主面上に形成された集積回路（図示せず）を駆動する際に該集積回路から発生する熱を外部に放出するための放熱用電極である。
放熱用柱状電極１５はシリコン基板４から発生する熱を十分に放出することができるようにその個数が設定される。放熱用柱状電極１５は、柱状電極１４と同一の材料および同一の工程で形成すると効率的である。また、その高さを柱状電極１４と同一にするため、再配線１１と同一の材料および同一の工程で形成される放熱用再配線１３上に形成されることが望ましい。
放熱用再配線１３は、図１においては放熱用柱状電極１５と同一の幅とされ、相互に分離されたものとして図示されているが、発生される熱を十分に吸収できる面積にすることが望ましく、放熱用柱状電極１５よりも大きい幅としたり、相互に連続する一体のものとして形成してもよい。
このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜６を含み、さらに、保護膜８、再配線１１、放熱用再配線１３、柱状電極１４、放熱用柱状電極１５、封止膜１６を含んで構成されている。
半導体構成体２の周囲におけるベース板１の上面には矩形枠状の絶縁層１７がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。絶縁層１７は、通常、プリプレグ材と言われるもので、例えば、ガラス繊維やアラミド繊維にエポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂を含浸させたものである。
半導体構成体２および絶縁層１７の上面には上層絶縁膜１８がその上面を平坦とされて設けられている。上層絶縁膜１８は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中に繊維やフィラー等の補強材を含有させたものである。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。
上層絶縁膜１８の上面の中央部を除く領域の所定の箇所には銅等からなる上層下地金属層１９が設けられている。上層下地金属層１９の上面全体には銅からなる上層再配線２０が設けられている。上層再配線２０を含む上層下地金属層１９は、柱状電極１４の上面中央部に対応する部分における上層絶縁膜１８に設けられた開口部２１を介して柱状電極１４の上面に接続されている。
上層絶縁膜１８の上面中央部には銅等からなる放熱用下地金属層２２が島状に設けられている。放熱用下地金属層２２の上面全体には銅からなる放熱層２３が設けられている。放熱層２３を含む放熱用下地金属層２２は、放熱用柱状電極１５の上面中央部に対応する部分における上層絶縁膜１８に設けられた開口部２４を介して放熱用柱状電極１５の上面に接続されている。
上層再配線２０および放熱層２３を含む上層絶縁膜１８の上面にはソルダーレジスト等からなるオーバーコート膜２５が設けられている。上層再配線２０の接続パッド部に対応する部分におけるオーバーコート膜２５には開口部２６が設けられている。開口部２６内およびその上方には半田ボール２７が上層再配線２０の接続パッド部に接続されて設けられている。複数の半田ボール２７は、オーバーコート膜２５の上面の中央部を除く領域にマトリクス状に配置されている。放熱層２３の中央部に対応する部分におけるオーバーコート膜２５には開口部２８が設けられている。したがって、放熱層２３の中央部はこの開口部２８を介して外部に露出されている。
以上のように、この半導体装置では、シリコン基板１を有する半導体構成体２の下面、側面および上面がベース板１、絶縁層１７および第１、オーバーコート膜１８、２５で覆われていても、半導体構成体２の放熱用柱状電極１５（放熱用再配線１３および放熱用下地金属層１２を含む）に接続された放熱層２３（放熱用下地金属層２２を含む）をオーバーコート膜２５の開口部２８を介して外部に露出させているので、放熱性を良くすることができる。
ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール２７の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、上層再配線２０の接続パッド部（オーバーコート膜２５の開口部２６内の部分）のサイズおよびピッチを柱状電極１４のサイズおよびピッチよりも大きくするためである。
このため、マトリクス状に配置された上層再配線２０の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の側面の外側に設けられた絶縁層１７に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２７のうち、少なくとも最外周の半田ボール２７は半導体構成体２よりも外側に位置する周囲に配置されている。
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体２の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板４上にアルミニウム系金属等からなる接続パッド５、酸化シリコン等からなる絶縁膜６およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられ、接続パッド５の中央部が絶縁膜６および保護膜８に形成された開口部７、９を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板４には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５は、それぞれ、対応する領域に形成された集積回路に電気的に接続されているものである。
次に、図３に示すように、両開口部７、９を介して露出された接続パッド５の上面を含む保護膜８の上面全体に下地金属層３１を形成する。この場合、下地金属層３１は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。これは、後述する上層下地金属層４５の場合も同様である。
次に、下地金属層３１の上面にメッキレジスト膜３２をパターン形成する。この場合、再配線１１形成領域および放熱用再配線１３形成領域に対応する部分におけるメッキレジスト膜３２には開口部３３、３４が形成されている。次に、下地金属層３１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３２の開口部３３、３４内の下地金属層３１の上面に再配線１１および放熱用再配線１３を形成する。次に、メッキレジスト膜３２を剥離する。
次に、図４に示すように、再配線１１および放熱用再配線１３を含む下地金属層３１の上面にメッキレジスト膜３５をパターン形成する。この場合、柱状電極１４形成領域および放熱用柱状電極１５形成領域に対応する部分におけるメッキレジスト膜３５には開口部３６、３７が形成されている。次に、下地金属層３１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３５の開口部３６、３７内の再配線１１および放熱用再配線１３の接続パッド部上面に柱状電極１４および放熱用柱状電極１５を形成する。
次に、メッキレジスト膜３５を剥離し、次いで、柱状電極１４、放熱用柱状電極１５、再配線１１および放熱用再配線１３をマスクとして下地金属層３１の不要な部分をエッチングして除去すると、図５に示すように、再配線１１下および放熱用再配線１３下にのみ下地金属層１０および放熱用下地金属層１２が残存される。
次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１４、放熱用柱状電極１５、再配線１１および放熱用再配線１３を含む保護膜８の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１６をその厚さが柱状電極１４および放熱用柱状電極１５の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１４および放熱用柱状電極１５の上面は封止膜１６によって覆われている。
次に、封止膜１６、柱状電極１４および放熱用柱状電極１５の上面側を適宜に研磨し、図７に示すように、柱状電極１４および放熱用柱状電極１５の上面を露出させ、且つ、この露出された柱状電極１４および放熱用柱状電極１５の上面を含む封止膜１６の上面を平坦化する。ここで、柱状電極１４および放熱用柱状電極１５の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１４および放熱用柱状電極１５の高さにばらつきがあるため、このばらつきを解消して、柱状電極１４および放熱用柱状電極１５の高さを均一にするためである。
次に、図８に示すように、シリコン基板４の下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４に固着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。
このようにして得られた半導体構成体２では、シリコン基板４の下面に接着層３を有するため、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。
次に、このようにして得られた半導体構成体２を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が矩形形状のベース板１を用意する。次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。
次に、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に、例えば、格子状でシート状の第１の絶縁材料１７ａを位置決めして配置し、さらにその上面にシート状の第２の絶縁材料１８ａを配置する。なお、第１の絶縁材料１７ａを配置した後に、半導体構成体２を配置するようにしてもよい。
格子状の第１の絶縁材料１７ａは、ガラス繊維にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材に、型抜き加工やエッチング等により複数の矩形形状の貫通孔４１を形成することにより得られる。この場合、第１の絶縁材料１７ａは、平坦性を得るためにシート状であることが好ましいが、必ずしもプリプレグ材に限られるものではなく、熱硬化性樹脂や、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものであってもよい。
シート状の第２の絶縁材料１８ａは、限定する意味ではないが、ビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。しかしながら、第２の絶縁材料１８ａとして、上述のプリプレグ材、またはフィラーが混入されない、熱硬化性樹脂のみからなる材料を用いるようにしてもよい。
ここで、第１の絶縁材料１７ａの貫通孔４１のサイズは半導体構成体２のサイズよりもやや大きくなっている。このため、第１の絶縁材料１７ａと半導体構成体２との間には隙間４２が形成されている。この隙間４２の間隔は、一例として、０．２ｍｍ程度である。また、第１の絶縁材料１７ａの厚さは、半導体構成体２の厚さよりも厚く、後述の如く、加熱加圧されたときに、隙間４２を十分に埋めることができる程度の厚さとなっている。
次に、図１１に示す一対の加熱加圧板４３、４４を用いて、第１および第２の絶縁材料１７ａ、１８ａを加熱加圧する。すると、第１の絶縁材料１７ａ中の溶融された熱硬化性樹脂が押し出されて、図１０に示す、第１の絶縁材料１７ａと半導体構成体２との間の隙間４２に充填され、その後の冷却により各半導体構成体２および各半導体構成体２間のベース板１に固着した状態で固化する。かくして、図１１に示すように、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に絶縁層１７が形成され、半導体構成体２および絶縁層１７の上面に上層絶縁膜１８が形成される。
この場合、上層絶縁膜１８の上面は、上側の加熱加圧板４３の下面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜１８の上面を平坦化するための研磨工程は不要である。このため、ベース板１のサイズが例えば５００×５００ｍｍ程度と比較的大きくても、その上に配置された複数の半導体構成体２に対して上層絶縁膜１８の上面の平坦化を一括して簡単に行なうことができる。
次に、図１２に示すように、レーザビームを照射するレーザ加工により、柱状電極１４および放熱用柱状電極１５の上面中央部に対応する部分における上層絶縁膜１８に開口部２１、２４を形成する。次に、必要に応じて、開口部２１、２４内等に発生したエポキシスミア等をデスミア処理により除去する。
次に、図１３に示すように、開口部２１、２４を介して露出された柱状電極１４および放熱用柱状電極１５の上面を含む上層絶縁膜１８の上面全体に上層下地金属層４５を形成する。次に、上層下地金属層４５の上面にメッキレジスト膜４６をパターン形成する。この場合、上層再配線２０形成領域および放熱層２３形成領域に対応する部分におけるメッキレジスト膜４６には開口部４７、４８が形成されている。
次に、上層下地金属層４５をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４６の開口部４７、４８内の上層下地金属層４５の上面に上層再配線２０および放熱層２３を形成する。次に、メッキレジスト膜４６を剥離し、次いで、上層再配線２０および放熱層２３をマスクとして上層下地金属層４５の不要な部分をエッチングして除去すると、図１４に示すように、上層再配線２０および放熱層２３下にのみ上層下地金属層１９および放熱用下地金属層２２が残存される。
次に、図１５に示すように、スクリーン印刷法やスピンコーティング法等により、上層再配線２０および放熱層２３を含む上層絶縁膜１８の上面にソルダーレジスト等からなるオーバーコート膜２５を形成する。この場合、上層再配線２０の接続パッド部に対応する部分におけるオーバーコート膜２５には開口部２６が形成されている。また、放熱層２３の中央部に対応する部分における第２の下層絶縁膜２５には開口部２８が形成されている。
次に、開口部２６内およびその上方に半田ボール２７を上層再配線２０の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体２間において、オーバーコート膜２５、上層絶縁膜１８、絶縁層１７およびベース板１を切断すると、図１に示す半導体装置が複数個得られる。
以上のように、上記製造方法では、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して、特に、上層再配線２０、放熱層２３および半田ボール２７の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１１に示す製造工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。
（第２実施形態）
図１６はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、放熱用下地金属層１２、放熱用再配線１３、放熱用柱状電極１５、放熱用下地金属層２２、放熱層２３および開口部２８を備えておらず、その代わりに、ベース板１の下面中央部に放熱用下地金属層５１および放熱層５２が設けられ、放熱層５２を含む放熱用下地金属層５１が、ベース板１と半導体構成体２のシリコン基板４との間に設けられた中継放熱層５３に、ベース板１に設けられた貫通孔５４を介して接続された点である。
この場合、中継放熱層５３は銅箔からなり、ベース板１の上面中央部に予め積層されている。そして、シリコン基板４の下面は、中継放熱層５３の上面に、導電性樹脂や導電性ペースト等からなる導電性接着層５５を介して接着されている。導電性接着層５５を用いるのは、シリコン基板４から中継放熱層５３への熱伝導を良くするためである。また、貫通孔５４は、上層絶縁膜１８に開口部２１をレーザ加工により形成する前または形成した後に、レーザ加工により形成されている。さらに、放熱用下地金属層５１および放熱層５２は、上層下地金属層１９および上層再配線２０の形成と同時に形成されている。
そして、この半導体装置でも、シリコン基板１を有する半導体構成体２の下面、側面および上面がベース板１、絶縁層１７および上層絶縁膜１８、オーバーコート膜２５で覆われていても、半導体構成体２のシリコン基板４に導電性接着層５５および中継放熱層５３を介して接続された放熱層５２（放熱用下地金属層５１を含む）をベース板１の下面に露出させているので、放熱性を良くすることができる。
（第３実施形態）
図１７はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置では、図１に示す放熱層２３等および図１６に示す放熱層５２等を備えている。したがって、この半導体装置では、放熱性をより一層良くすることができる。
（第４実施形態）
上記第１実施形態では、図１に示すように、上層絶縁膜１８上に上層再配線２０を１層だけ形成した場合について説明したが、これに限らず、２層以上としてもよく、例えば、図１８に示すこの発明の第４実施形態のように、２層としてもよい。すなわち、半導体構成体２および絶縁層１７の上面にはビルドアップ材等からなる第１の上層絶縁膜６１が設けられている。
第１の上層絶縁膜６１の上面の中央部を除く領域には第１の上層下地金属層６２を含む第１の上層再配線６３が第１の上層絶縁膜６１に形成された開口部６４を介して半導体構成体２の柱状電極１４の上面に接続されて設けられている。第１の上層絶縁膜６１の上面中央部には中継下地金属層６５を含む中継放熱層６６が第１の上層絶縁膜６１に形成された開口部６７を介して半導体構成体２の放熱用柱状電極１５の上面に接続されて設けられている。
第１の上層再配線６３および中継放熱層６６を含む第１の上層絶縁膜６１の上面にはビルドアップ材等からなる第２の上層絶縁膜６８が設けられている。第２の上層絶縁膜６８の上面の中央部を除く領域には第２の上層下地金属層６９を含む第２の上層再配線７０が第２の上層絶縁膜６８に形成された開口部７１を介して第１の上層再配線６３の接続パッド部に接続されて設けられている。第２の上層絶縁膜６８の上面中央部には放熱用下地金属層７２を含む放熱層７３が第２の上層絶縁膜６８に形成された開口部７４を介して中継放熱層６６に接続されて設けられている。
第２の上層再配線７０および放熱層７３を含む第２の上層絶縁膜６８の上面にはソルダーレジスト等からなるオーバーコート膜７５が設けられている。第２の上層再配線７０の接続パッド部に対応する部分におけるオーバーコート膜７５には開口部７６が設けられている。開口部７６内およびその上方には半田ボール７７が第２の上層再配線７０の接続パッド部に接続されて設けられている。放熱層７３の中央部に対応する部分におけるオーバーコート膜７５には開口部７８が設けられている。したがって、放熱層７３の中央部はこの開口部７８を介して外部に露出されている。
（その他の実施形態）
なお、上記各実施形態において、半導体構成体２は、外部接続用電極として、再配線１１の接続パッド部上に設けられた柱状電極１４を有するものとしたが、これに限定されるものではない。例えば、半導体構成体２は、外部接続用電極としての接続パッド部を有する再配線１１を有するものであってもよく、また、外部接続用電極としての接続パッド５を有するものであってもよく、さらに、外部接続用電極として、接続パッド５上に設けられた柱状電極を有するものであってもよい。
さらに、上記第１〜第４実施形態において、ベース板１は、1枚の部材としているが、このベース板５は、絶縁膜および配線が交互に積層された多層印刷回路板としてもよい。ただし、このベース板５に放熱層を形成する場合は、最下層の絶縁層の下面に放熱層を形成し、少なくとも、その一部が外部に露出するようにすることが望ましい。また、ベース板５の下面に放熱層を形成する場合、放熱層を露出してベース板の下面をオーバーコート膜で被覆するようにしてもよい。
この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 図１２に続く工程の断面図。 図１３に続く工程の断面図。 図１４に続く工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 この発明の第３実施形態としての半導体装置の断面図。 この発明の第４実施形態としての半導体装置の断面図。
符号の説明
１ ベース板
２ 半導体構成体
３ 接着層
４ シリコン基板
５ 接続パッド
１１ 再配線
１３ 放熱用再配線
１４ 柱状電極
１５ 放熱用柱状電極
１６ 封止膜
１７ 絶縁層
１８ 上層絶縁膜
２０ 上層再配線
２３ 放熱層
２５ オーバーコート膜
２７ 半田ボール
２８ 開口部

Claims (10)

  1. ベース板と、前記ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する半導体構成体と、前記半導体構成体上およびその周囲における前記ベース板上に設けられた絶縁層と、前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する少なくとも１層の上層再配線と、前記上層再配線のうちの最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜と、少なくとも前記上層絶縁膜の上面または前記ベース板の下面の一方に形成され、且つ、前記半導体構成体に接続された放熱層とを備えていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とする半導体装置。
  3. 請求項２に記載の発明において、前記半導体構成体は放熱用柱状電極を有し、前記放熱層は前記放熱用柱状電極に接続されていることを特徴とする半導体装置。
  4. 請求項３に記載の発明において、前記放熱層は前記最上層の上層絶縁膜の上面に設けられ、且つ、その少なくとも一部が前記最上層の上層絶縁膜上に設けられたオーバーコート膜の開口部を介して露出されていることを特徴とする半導体装置。
  5. 請求項４に記載の発明において、前記放熱層は前記最上層の上層再配線と同一の材料によって形成されていることを特徴とする半導体装置。
  6. 請求項１に記載の発明において、前記放熱層は前記ベース板の下面に設けられていることを特徴とする半導体装置。
  7. 請求項６に記載の発明において、前記放熱層は、前記ベース板と前記半導体構成体の半導体基板との間に設けられた中継放熱層に、前記ベース板に設けられた貫通孔を介して接続されていることを特徴とする半導体装置。
  8. 請求項７に記載の発明において、前記中継放熱層は前記ベース板上に積層された金属箔からなることを特徴とする半導体装置。
  9. 請求項６に記載の発明において、前記放熱層は前記最上層の上層再配線と同一の材料によって形成されていることを特徴とする半導体装置。
  10. 請求項１に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019348A (ja) * 2004-06-30 2006-01-19 Casio Comput Co Ltd 半導体装置
JP2006310532A (ja) * 2005-04-28 2006-11-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2007005808A (ja) * 2005-06-24 2007-01-11 Megic Corp 線路デバイスの製造方法
JP2007115760A (ja) * 2005-10-18 2007-05-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012004560A (ja) * 2010-06-18 2012-01-05 Palo Alto Research Center Inc 熱の抽出及び遮蔽のための埋込み式熱伝導層
US8884433B2 (en) 2005-06-24 2014-11-11 Qualcomm Incorporated Circuitry component and method for forming the same
JP2016004977A (ja) * 2014-06-19 2016-01-12 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
KR101927572B1 (ko) 2015-03-17 2018-12-10 앰코테크놀로지코리아(주) 반도체 디바이스 및 그 제조 방법
US10903170B2 (en) 2018-09-07 2021-01-26 Samsung Electro-Mechanics Co., Ltd. Substrate having embedded interconnect structure

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
JP4093186B2 (ja) 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
DE102004018475A1 (de) * 2004-04-16 2005-11-10 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Leistungshalbleiteranordnung
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4605378B2 (ja) * 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP4289335B2 (ja) * 2005-08-10 2009-07-01 セイコーエプソン株式会社 電子部品、回路基板及び電子機器
JP2007294652A (ja) * 2006-04-25 2007-11-08 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
US9305859B2 (en) * 2006-05-02 2016-04-05 Advanced Analogic Technologies Incorporated Integrated circuit die with low thermal resistance
JP4193897B2 (ja) * 2006-05-19 2008-12-10 カシオ計算機株式会社 半導体装置およびその製造方法
US20080116564A1 (en) * 2006-11-21 2008-05-22 Advanced Chip Engineering Technology Inc. Wafer level package with die receiving cavity and method of the same
US7911044B2 (en) * 2006-12-29 2011-03-22 Advanced Chip Engineering Technology Inc. RF module package for releasing stress
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US20080157342A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package with a marking structure and method of the same
TW200901409A (en) * 2007-06-22 2009-01-01 Nan Ya Printed Circuit Board Corp Packaging substrate with embedded chip and buried heatsink
US7619901B2 (en) * 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system
JP2009016818A (ja) * 2007-07-04 2009-01-22 Samsung Electro-Mechanics Co Ltd 多層印刷回路基板及びその製造方法
US7915728B2 (en) * 2007-07-12 2011-03-29 Vishay General Semiconductor Llc Subassembly that includes a power semiconductor die and a heat sink having an exposed surface portion thereof
US8587124B2 (en) * 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
KR101143837B1 (ko) * 2007-10-15 2012-07-12 삼성테크윈 주식회사 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
EP3843133A1 (en) * 2009-05-14 2021-06-30 QUALCOMM Incorporated System-in packages
US8169065B2 (en) * 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
KR101124110B1 (ko) * 2010-02-16 2012-03-21 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
KR20120026855A (ko) * 2010-09-10 2012-03-20 삼성전기주식회사 임베디드 볼 그리드 어레이 기판 및 그 제조 방법
KR101131288B1 (ko) * 2010-12-06 2012-03-30 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8552540B2 (en) * 2011-05-10 2013-10-08 Conexant Systems, Inc. Wafer level package with thermal pad for higher power dissipation
US20130146345A1 (en) * 2011-12-12 2013-06-13 Kazuki KAJIHARA Printed wiring board and method for manufacturing the same
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US8912670B2 (en) 2012-09-28 2014-12-16 Intel Corporation Bumpless build-up layer package including an integrated heat spreader
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
JP5716972B2 (ja) * 2013-02-05 2015-05-13 株式会社デンソー 電子部品の放熱構造およびその製造方法
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
JP2015146346A (ja) * 2014-01-31 2015-08-13 イビデン株式会社 多層配線板
US9490226B2 (en) * 2014-08-18 2016-11-08 Qualcomm Incorporated Integrated device comprising a heat-dissipation layer providing an electrical path for a ground signal
CN105428327B (zh) * 2014-08-28 2018-03-23 联华电子股份有限公司 扇出型晶片级封装结构
US9633934B2 (en) 2014-11-26 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semicondutor device and method of manufacture
US20160172274A1 (en) * 2014-12-16 2016-06-16 Qualcomm Incorporated System, apparatus, and method for semiconductor package grounds
TWI562299B (en) * 2015-03-23 2016-12-11 Siliconware Precision Industries Co Ltd Electronic package and the manufacture thereof
TWM524553U (zh) * 2016-03-21 2016-06-21 Team Expert Man Consulting Service Ltd 半導體封裝結構
KR102619466B1 (ko) * 2016-06-13 2024-01-02 삼성전자주식회사 팬 아웃 패널 레벨 패키지의 제조 방법 및 그에 사용되는 캐리어 테이프 필름
WO2019026902A1 (ja) * 2017-08-01 2019-02-07 株式会社村田製作所 高周波モジュール
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
US11171070B2 (en) * 2018-06-21 2021-11-09 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with integrated thermally conductive cooling structures
TWI697081B (zh) * 2019-06-10 2020-06-21 恆勁科技股份有限公司 半導體封裝基板及其製法與電子封裝件
CN111463190B (zh) * 2020-04-10 2022-02-25 青岛歌尔智能传感器有限公司 传感器及其制作方法、以及电子设备
CN112420641A (zh) * 2020-11-26 2021-02-26 苏州矽锡谷半导体科技有限公司 一种功率元件封装结构及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756887B2 (ja) * 1988-04-04 1995-06-14 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
JP2001044246A (ja) * 1999-08-04 2001-02-16 Sony Corp 半導体装置とその製造方法
US20020030276A1 (en) * 2000-04-27 2002-03-14 Guo-Quan Lu Dimple array interconnect technique for semiconductor device
JP3664432B2 (ja) 2000-05-18 2005-06-29 カシオ計算機株式会社 半導体装置およびその製造方法
JP3520039B2 (ja) * 2000-10-05 2004-04-19 三洋電機株式会社 半導体装置および半導体モジュール
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
JP2003142525A (ja) * 2002-11-11 2003-05-16 Toshiba Corp 半導体装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019348A (ja) * 2004-06-30 2006-01-19 Casio Comput Co Ltd 半導体装置
JP2006310532A (ja) * 2005-04-28 2006-11-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4725178B2 (ja) * 2005-04-28 2011-07-13 カシオ計算機株式会社 半導体装置およびその製造方法
JP2007005810A (ja) * 2005-06-24 2007-01-11 Megic Corp 線路デバイスの製造方法
JP2007005809A (ja) * 2005-06-24 2007-01-11 Megic Corp 線路デバイスの製造方法
JP2007005808A (ja) * 2005-06-24 2007-01-11 Megic Corp 線路デバイスの製造方法
JP2013232671A (ja) * 2005-06-24 2013-11-14 Megica Corp 線路デバイスの製造方法
JP2014103411A (ja) * 2005-06-24 2014-06-05 Megit Acquisition Corp 線路デバイスの製造方法
US8884433B2 (en) 2005-06-24 2014-11-11 Qualcomm Incorporated Circuitry component and method for forming the same
JP2007115760A (ja) * 2005-10-18 2007-05-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012004560A (ja) * 2010-06-18 2012-01-05 Palo Alto Research Center Inc 熱の抽出及び遮蔽のための埋込み式熱伝導層
JP2016004977A (ja) * 2014-06-19 2016-01-12 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
KR101927572B1 (ko) 2015-03-17 2018-12-10 앰코테크놀로지코리아(주) 반도체 디바이스 및 그 제조 방법
US10903170B2 (en) 2018-09-07 2021-01-26 Samsung Electro-Mechanics Co., Ltd. Substrate having embedded interconnect structure

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