KR101124110B1 - 반도체 칩 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지 및 그의 제조방법에 관한 것으로, 본 발명에 따른 반도체 칩 패키지는 칩 패드를 갖는 반도체 칩; 및 상기 반도체 칩 상에 형성되며, 상기 칩 패드와 전기적으로 연결되는 금속 배선과 상기 금속의 산화에 의하여 형성되고, 상기 금속 배선을 절연시키는 부분 산화영역을 포함하는 재배선층;을 포함한다.

Description

반도체 칩 패키지 및 그의 제조방법{SEMICONDUCTOR CHIP PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 칩 패키지 및 그의 제조방법에 관한 것으로서, 보다 구체적으로는 열 방출 효율이 우수하고, 공정 효율이 높은 반도체 칩 패키지 및 그의 제조방법에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에서 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array:FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package:CSP) 등의 반도체 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 낮은 단점이 있다.
이러한 단점들을 극복하기 위해 개발된 패키지의 한 종류로 웨이퍼 상에 형성된 반도체 칩들의 본딩 패드(bonding pad)의 재배치(redistribution) 또는 재배선(rerouting)를 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP : WL-CSP)가 있다. 재배치를 이용한 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정(fabrication:FAB)에서 직접 반도체 기판 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball)과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
본 발명의 목적은 열 방출 효율이 우수하고, 공정 효율이 높은 반도체 칩 패키지 및 그의 제조방법 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시형태는 칩 패드를 갖는 반도체 칩; 및 상기 반도체 칩 상에 형성되며, 상기 칩 패드와 전기적으로 연결되는 금속 배선과 상기 금속의 산화에 의하여 형성되고, 상기 금속 배선을 절연시키는 부분 산화영역을 포함하는 재배선층;을 포함하는 반도체 칩 패키지를 제공한다.
상기 재배선층은 다층으로 구성되며,
상기 반도체 칩 상에 형성되며, 상기 칩 패드와 전기적으로 연결되는 제1 금속 배선과 상기 제1 금속의 산화에 의하여 형성되며, 상기 제1 금속 배선을 절연시키는 제1 부분 산화영역을 포함하는 제1 재배선층; 및 상기 제1 재배선층 상에 형성되며, 상기 제1 금속 배선과 전기적으로 연결되는 제2 금속 배선과 상기 제2 금속의 산화에 의하여 형성되며, 상기 제2 금속 배선을 절연시키는 제2 부분 산화영역을 포함하는 제2 재배선층을 포함할 수 있다.
상기 반도체 칩 패키지는 상기 금속 배선에 형성되는 돌출형 연결단자를 추가로 포함할 수 있다.
상기 재배선층은 상기 금속 배선의 금속과 동일한 금속으로 형성되며, 열 방출을 위한 금속 더미 영역을 포함할 수 있다.
상기 반도체 칩 패키지는 상기 재배선층에 형성되며, 상기 금속 더미 영역과 연결되는 열 방출 금속 배선을 추가로 포함할 수 있다.
또한, 상기 반도체 칩 패키지는 상기 열 방출 금속 배선에 형성되는 돌출형 연결 단자를 추가로 포함할 수 있다.
상기 반도체 칩 패키지는 상기 반도체 칩을 감싸며, 상기 칩 패드를 개방하는 몰딩막을 추가로 포함할 수 있다.
상기 반도체 칩 패키지는 상기 반도체 칩이 탑재되며, 상기 재배선층의 반대 면에 형성되는 히트 싱크를 추가로 포함할 수 있다.
본 발명의 다른 실시형태는 칩 패드를 갖는 반도체 칩을 마련하는 단계; 상기 반도체 칩 상에 금속층을 형성하는 단계; 및 상기 금속층의 금속 배선이 형성될 영역에 레지스트 패턴을 배치하는 단계; 및 상기 금속층을 산화하여 상기 칩 패드와 전기적으로 연결되는 금속 배선 및 상기 금속 배선을 절연시키는 부분 산화영역을 포함하는 재배선층을 형성하는 단계;를 포함하는 반도체 칩 패키지의 제조방법을 제공한다.
상기 산화 공정은 양극 산화 공정에 의하여 수행될 수 있다.
상기 재배선층을 형성하는 단계는
상기 반도체 칩 상에 제1 금속층을 형성하는 단계; 상기 제1 금속층의 제1 금속 배선이 형성될 영역에 레지스트 패턴을 배치하는 단계; 상기 제1 금속층을 산화하여 상기 칩 패드와 전기적으로 연결되는 제1 금속 배선 및 상기 제1 금속 배선을 절연시키는 제1 부분 산화영역을 포함하는 제1 재배선층을 형성하는 단계; 상기 제1 재배선층 상에 제2 금속층을 형성하는 단계; 상기 제2 금속층의 제2 금속 배선이 형성될 영역에 레지스트 패턴을 배치하는 단계; 및 상기 제2 금속층을 산화하여 상기 제1 금속 배선과 전기적으로 연결되는 제2 금속 배선 및 상기 제2 금속 배선을 절연시키는 제2 부분 산화영역을 포함하는 제2 재배선층을 형성하는 단계;를 포함할 수 있다.
상기 반도체 칩 패키지의 제조방법은 상기 레지스트 패턴을 상기 칩 패드와 전기적으로 연결되지 않는 영역에 배치하고, 상기 산화 공정에 의하여 열 방출을 위한 금속 더미 영역을 형성하는 단계를 포함할 수 있다.
또한, 상기 반도체 칩 패키지의 제조방법은 상기 레지스트 패턴을 열 방출 금속배선이 형성될 영역에 배치하고, 상기 산화 공정에 의하여 상기 금속 더미 영역과 연결되는 열 방출 금속 배선을 형성하는 단계를 포함할 수 있다.
상기 반도체 칩 패키지의 제조방법은 상기 반도체 칩을 감싸며, 상기 칩 패드를 개방하는 몰딩막을 형성하는 단계를 추가로 포함할 수 있다.
상기 반도체 칩 패키지의 제조방법은 상기 반도체 칩을 히트 싱크에 탑재하는 단계를 추가로 포함할 수 있다.
상기 반도체 칩 패키지의 제조방법은 상기 금속 배선과 연결되는 돌출형 연결 단자를 형성하는 단계를 추가로 포함할 수 있다.
본 실시형태에 따르면, 반도체 칩 패키지는 재배선층에 의하여 칩 패드보다 큰 크기를 갖는 패드로 재배열되고, 이에 외부 접속 단자가 형성되는 구조를 갖는다. 본 실시형태에서, 상기 재배선층은 두께가 얇은 금속층 및 상기 금속층의 산화 공정에 의한 부분 산화영역을 포함한다. 상기 재배선층은 열 전달 특성이 우수하고, 비아 홀의 형성 공정없이 층간의 연결이 용이하여 공정 효율이 높다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타내는 개략적인 평면도이고, 도 1b는 도 1a의 I-I'을 따라 취한 반도체 칩 패키지를 나타내는 개략적인 단면도이다.
도 2a 내지 도 2i는 본 발명의 일 실시형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타내는 개략적인 평면도이고, 도 1b는 도 1a의 I-I'을 따라 취한 반도체 칩 패키지를 나타내는 개략적인 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 칩 패키지는 칩 패드(11)를 갖는 반도체 칩(10); 상기 반도체 칩(10) 상에 형성되는 재배선층(20);을 포함한다.
반도체 칩(10)은 그 내부에 메모리, 로직, 수동소자 등의 반도체 소자를 포함할 수 있다. 반도체 칩에 형성된 칩 패드(11)는 반도체 소자를 외부 기판과 전기적으로 연결하기 위한 일 수단일 수 있다.
반도체 칩(10)은 재배선층(20)에 의하여 칩 패드(11)보다 큰 크기를 갖는 패드로 재배열 된 후 그 위에 외부 접속 단자가 형성될 수 있다.
재배선층(20)은 상기 칩 패드(11)와 전기적으로 연결되는 금속 배선(21a, 22a, 23a)과 상기 금속 배선을 형성하는 금속의 산화에 의하여 형성되는 부분 산화영역(21b, 22b, 23b)을 포함한다.
상기 금속 배선(21a, 22a, 23a)은 산화 가능한 금속으로 이루어질 수 있고, 이에 제한되는 것은 아니나, 예를 들면 알루미늄(Al), 마그네슘(Mg) 티타늄(Ti), 아연(Zn), 탄탈(Ta), 철(Fe), 니켈(Ni) 및 이들의 합금일 수 있으며, 바람직하게는 알루미늄(Al)일 수 있다.
상기 부분 산화영역(21b, 22b, 23b)은 상기 금속 배선을 이루는 금속의 산화 공정에 의하여 형성된 것일 수 있고, 예를 들면 상기 금속의 양극산화(anodizing) 공정에 의해 형성된 양극 산화막일 수 있다.
상기 금속 배선(21a, 22a, 23a)이 알루미늄(Al)인 경우, 상기 부분 산화 영역(21b, 22b, 23b)은 알루미늄의 양극 산화 절연막(AlxO3)일 수 있다.
상기 재배선층은 증착 등에 의하여 금속층을 형성하고, 상기 금속층의 산화 공정에 의하여 형성되는 것으로, 얇은 두께로 형성될 수 있고, 열 전달 특성이 우수하다.
상기 재배선층(20)은 다층으로 구성될 수 있고, 제1 재배선층 및 제2 재배선층을 포함할 수 있다.
보다 구체적으로, 상기 제1 재배선층은 상기 반도체 칩(10) 상에 형성되는 것으로, 상기 칩 패드(11)와 전기적으로 연결되는 제1 금속 배선(21a) 및 상기 제1 금속의 산화에 의하여 형성되는 제1 부분 산화영역(21b)을 포함할 수 있다. 상기 제1 금속 배선(21a)은 상기 제1 부분 산화 영역(21b)에 의하여 절연된다.
상기 제2 재배선층은 상기 제1 재배선층 상에 형성되는 것으로, 상기 제1 금속 배선(21a)와 전기적으로 연결되는 제2 금속 배선(22a) 및 상기 제2 금속의 산화에 의하여 형성되는 제2 부분 산화영역(22b)을 포함할 수 있다. 상기 제2 금속 배선(22a)은 상기 제2 부분 산화 영역(22b)에 의하여 절연된다.
본 실시형태에서, 상기 재배선층은 다층으로 구성될 수 있고, 비아 홀의 형성 공정없이 층간의 연결이 용이하다.
또한, 상기 제1 재배선층은 상기 제1 금속 배선(21a)의 금속과 동일한 금속으로 형성되는 열 방출을 위한 금속 더미 영역(21c)을 포함할 수 있다. 상기 금속 더미 영역(21c)은 상기 칩 패드(11)와 전기적을 연결되지 않는 곳에 형성될 수 있다. 상기 금속 더미 영역(21c)은 부분 산화영역의 형성시 금속층의 산화가 방해되어 형성된 영역일 수 있다. 상기 금속 더미 영역(21c)에 의하여 반도체 칩 패키지의 열 방출 효율은 보다 높아진다.
상기 제2 재배선층은 상기 금속 더미 영역(21c)과 연결되는 제1 열 방출 금속 배선(22c)을 포함할 수 있다.
또한, 도시된 바와 같이, 상기 제2 재배선층 상에는 제3 재배선층이 형성될 수 있다. 상기 제3 재배선층은 상기 제2 금속 배선(22a)와 전기적으로 연결되는 제3 금속 배선(23a) 및 상기 제3 금속의 산화에 의하여 형성되는 제3 부분 산화영역(23b)을 포함할 수 있다. 상기 제3 금속 배선(23a)은 상기 제3 부분 산화 영역(23b)에 의하여 절연된다. 상기 제3 재배선층에는 상기 제1 열 방출 금속 배선(22c)과 연결되는 제2 열 방출 금속 배선(23c)을 포함할 수 있다.
또한, 재배선층의 금속 배선에는 돌출형 연결단자(31a)를 포함할 수 있다. 돌출형 연결단자는 반도체 칩(10)과 외부 기판을 전기적으로 연결하는 일 수단일 수 있다. 돌출형 연결단자(31a, 31b)는 솔더 볼 또는 범프일 수 있다.
도시된 바와 같이, 제3 재배선층을 포함하는 경우에는 제3 금속 배선(23a)에 돌출형 연결 단자(31a)가 형성될 수 있다. 또한, 제2 열 방출 금속 배선(23c)에도 돌출형 연결 단자(31b)가 형성될 수 있다.
또한, 제3 금속 배선(23a)과 돌출형 연결단자(31a) 사이에는 범프 하부금속층(Under Bump Metalization; UBM, 32a)이 형성될 수 있고, 제2 열 방출 금속 배선(23c)과 돌출형 연결 단자(31b) 사이에 범프 하부금속층(Under Bump Metalization; UBM, 32a)이 형성될 수 있다.
또한, 본 실시형태에 따른 반도체 칩 패키지는 구조적 지지 및 전기적 분리를 위하여 상기 반도체 칩(10)을 감싸는 몰딩막(50)을 포함할 수 있다. 상기 몰딩막(50)은 두께 조절이 용이한 수지 재료를 이용하여 형성할 수 있다. 또한, 산화 공정에 사용되는 산성 용액에 강한 내식성을 갖는 재료를 사용하는 것이 바람직하다.
상기 몰딩막(50)은 반도체 칩(10)을 감싸되, 반도체 칩의 칩 패드(11)를 개방하도록 형성될 수 있다. 이때, 몰딩막(50)은 반도체 칩의 측면까지 형성되고, 칩 패드(11)가 형성된 반도체 칩(10)의 활성면은 개방될 수 있다.
또한, 본 실시형태에서 상기 반도체 칩(10)은 히트 싱크(40)에 탑재될 수 있다. 상기 반도체 칩(10)은 접착제(13)에 의하여 히트 싱크에 탑재될 수 있고, 상기 몰딩막(50)은 상기 히트 싱크(40) 상에 형성될 수 있다.
도 2a 내지 도 2i는 본 발명의 일 실시형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
우선, 도 2a에 도시된 바와 같이, 칩 패드(11)를 갖는 반도체 칩(10)을 마련한다. 상기 반도체 칩(10)은 히트 싱크(40)에 접착제(13)를 이용하여 탑재될 수 있다. 반도체 칩(10)은 캐리어 테이프(미도시) 상에 부착되어 로딩될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 반도체 칩(10)을 감싸는 몰딩막(50)을 형성한다. 몰딩막(50)은 두께 조절이 용이한 수지 재료를 이용하여 형성할 수 있다. 또한, 이후 산화 공정에 사용되는 산성 용액에 강한 내식성을 갖는 재료를 사용하는 것이 바람직하다.
상기 몰딩막(50)은 반도체 칩(10)을 감싸되, 반도체 칩의 칩 패드(11)를 개방하도록 형성될 수 있다. 이때, 몰딩막(50)은 반도체 칩의 측면까지 형성되고, 칩 패드(11)가 형성된 반도체 칩(10)의 활성면은 개방할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 상기 반도체 칩(10) 상에 제1 금속층(21)을 형성한다. 상기 제1 금속층(21)은 증착 공정에 의하여 균일하고 얇은 두께로 형성될 수 있다. 상기 금속은 산화 가능한 것이면 특별히 제한되지 않으며, 예를 들면 알루미늄(Al), 마그네슘(Mg) 티타늄(Ti), 아연(Zn), 탄탈(Ta), 철(Fe), 니켈(Ni) 및 이들의 합금으로 구성될 수 있고, 바람직하게는 알루미늄(Al)으로 이루어질 수 있다.
다음으로, 상기 제1 금속층(21)에 레지스트 패턴(P1)을 배치하고, 산화 공정을 수행한다. 상기 레지스트 패턴(P1)은 상기 칩 패드(11)와 전기적으로 연결되는 금속 배선이 형성될 영역에 배치된다.
보다 구체적으로, 상기 산화 공정은 붕산, 인산, 황산, 크롬산 등의 전해액등을 이용한 양극 산화 공정에 의하여 수행될 수 있다.
이에 따라, 도 2d에 도시된 바와 같이, 상기 제1 금속층(21)은 레지스트 패턴이 배치된 영역을 제외하고, 산화되어 제1 부분 산화영역(21b)을 형성한다.
레지스트 패턴이 배치된 영역의 제1 금속층(21)은 산화되지 않고, 칩 패드(11)와 전기적으로 연결되는 제1 금속 배선(21a)을 형성한다. 상기 제1 금속 배선(21a)은 상기 제1 부분 산화영역(21b)에 의하여 서로 절연된다.
상기 제1 금속층(21)은 산화 공정에 의하여 제1 금속 배선(21a)과 제1 부분 산화영역(21b)을 포함하는 제1 재배선층을 형성한다.
또한, 상기 레지스트 패턴(P1)은 금속 배선이 형성될 영역이 아닌 곳에 배치되고, 상기 칩 패드(11)와 전기적으로 연결되지 않는 곳에 금속 더미영역(21c)을 형성할 수 있다. 상기 금속 더미영역(21c)은 금속 배선의 형성 과정과 동일하게 레지스트 패턴에 의하여 제1 금속층(21)의 산화 공정이 수행되지 않는 영역이다.
다음으로 도 2e에 도시된 바와 같이, 상기 제1 재배선층 상에 제2 금속층(22)을 형성한다.
다음으로, 상기 제2 금속층(22)에 레지스트 패턴(P2)을 배치하고, 산화 공정을 수행한다. 상기 레지스트 패턴(P2)은 상기 제1 재배선층의 제1 금속 배선(21a)과 전기적으로 연결되는 제2 금속 배선이 형성될 영역에 배치된다.
상술한 바와 같이, 상기 제2 금속층(22)은 알루미늄(Al)으로 이루어질 수 있고, 상기 산화는 양극 산화 공정에 의하여 수행될 수 있다.
이에 따라, 도 2f에 도시된 바와 같이, 상기 제2 금속층(22)은 레지스트 패턴이 배치된 영역을 제외하고, 산화되어 제2 부분 산화영역(22b)을 형성한다.
상기 레지스트 패턴(P2)이 배치된 영역의 제2 금속층(22)은 산화되지 않고, 상기 제1 금속 배선(21a)과 전기적으로 연결되는 제2 금속 배선(22a)을 형성한다. 상기 제2 금속 배선(22a)은 상기 제2 부분 산화영역(22b)에 의하여 서로 절연된다.
상기 제2 금속층(22)은 산화 공정에 의하여 제2 금속 배선(22a)과 제2 부분 산화영역(22b)을 포함하는 제2 재배선층을 형성한다.
또한, 상기 레지스트 패턴(P2)은 상기 금속 더미영역(21c) 상에 배치될 수 있고, 이에 따라 금속 더미영역(21c)과 연결되는 제1 열 방출 금속 배선(22c)을 형성할 수 있다.
다음으로, 도 2g에 도시된 바와 같이, 상기 제2 재배선층에 제3 금속층(23)을 형성할 수 있다. 이후, 제3 금속층(23) 상에 레지스트 패턴(P3)을 배치하고, 제3 금속층(23)의 산화 공정을 수행할 수 있다.
상술한 바와 같이, 상기 제3 금속층(23)은 알루미늄(Al)으로 이루어질 수 있고, 상기 산화는 양극 산화 공정에 의하여 수행될 수 있다.
이에 따라, 2h에 도시된 바와 같이, 상기 제3 금속층(23)은 레지스트 패턴이 배치된 영역을 제외하고, 산화되어 제3 부분 산화영역(23b)을 형성한다.
상기 레지스트 패턴(P3)이 배치된 영역의 제3 금속층(22)은 산화되지 않고, 상기 제2 금속 배선(22a)과 전기적으로 연결되는 제3 금속 배선(23a)을 형성한다. 상기 제3 금속 배선(23a)은 상기 제3 부분 산화영역(23b)에 의하여 서로 절연된다.
상기 제3 금속층(23)은 산화 공정에 의하여 제3 금속 배선(23a)과 제3 부분 산화영역(23b)을 포함하는 제3 재배선층이 된다.
또한, 상기 레지스트 패턴(P3)은 상기 제2 재배선층의 제1 열 방출 금속 배선(22c) 상에 배치될 수 있고, 이에 따라 상기 제1 열 방출 금속 배선(22c)과 연결되는 제2 열 방출 금속 배선을 형성할 수 있다.
다음으로, 2i에 도시된 바와 같이, 상기 제3 금속 배선(23a)에 돌출형 연결단자(31a)를 형성할 수 있다. 상기 제3 금속 배선과 돌출형 연결 단자 사이에는 범프 하부금속층(Under Bump Metalization; UBM, 32a)을 형성할 수 있다.
또한, 상기 제2 열 방출 금속 배선(23c)에 돌출형 연결단자(31b)를 형성할 수 있다. 상기 제2 열 방출 금속 배선(23c)과 돌출형 연결 단자(31b) 사이에는 범프 하부금속층(Under Bump Metalization; UBM, 32b)을 형성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 반도체 칩 11: 칩 패드
20: 재배선층 21a, 22a, 23a: 금속 배선
21b, 22b, 23b: 부분 산화 영역 31a, 31b: 돌출형 연결단자
40: 히트 싱크 50: 몰딩막

Claims (16)

  1. 칩 패드를 갖는 반도체 칩; 및
    상기 반도체 칩 상에 형성되며, 상기 칩 패드와 전기적으로 연결되는 금속 배선과 상기 금속 배선을 형성하는 금속의 산화에 의하여 형성되고, 상기 금속 배선을 절연시키는 부분 산화영역을 포함하는 재배선층;
    을 포함하는 반도체 칩 패키지.
  2. 제1항에 있어서,
    상기 재배선층은 다층으로 구성되며,
    상기 반도체 칩 상에 형성되며, 상기 칩 패드와 전기적으로 연결되는 제1 금속 배선과 상기 제1 금속 배선을 형성하는 금속의 산화에 의하여 형성되며, 상기 제1 금속 배선을 절연시키는 제1 부분 산화영역을 포함하는 제1 재배선층; 및
    상기 제1 재배선층 상에 형성되며, 상기 제1 금속 배선과 전기적으로 연결되는 제2 금속 배선과 상기 제2 금속 배선을 형성하는 금속의 산화에 의하여 형성되며, 상기 제2 금속 배선을 절연시키는 제2 부분 산화영역을 포함하는 제2 재배선층을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제1항에 있어서,
    상기 금속 배선에 형성되는 돌출형 연결단자를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제1항에 있어서,
    상기 재배선층은 상기 금속 배선의 금속과 동일한 금속으로 형성되며, 열 방출을 위한 금속 더미 영역을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제4항에 있어서,
    상기 재배선층에 형성되며, 상기 금속 더미 영역과 연결되는 열 방출 금속 배선을 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제5항에 있어서,
    상기 열 방출 금속 배선에 형성되는 돌출형 연결 단자를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩을 감싸며, 상기 칩 패드를 개방하는 몰딩막을 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제1항에 있어서,
    상기 반도체 칩이 탑재되며, 상기 재배선층의 반대 면에 형성되는 히트 싱크를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  9. 칩 패드를 갖는 반도체 칩을 마련하는 단계;
    상기 반도체 칩 상에 금속층을 형성하는 단계;
    상기 금속층의 금속 배선이 형성될 영역에 레지스트 패턴을 배치하는 단계; 및
    상기 금속층을 산화하여 상기 칩 패드와 전기적으로 연결되는 금속 배선 및 상기 금속 배선을 절연시키는 부분 산화영역을 포함하는 재배선층을 형성하는 단계;
    를 포함하는 반도체 칩 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 산화 공정은 양극 산화 공정에 의하여 수행되는 것을 특징으로하는 반도체 칩 패키지의 제조방법.
  11. 제9항에 있어서,
    상기 재배선층을 형성하는 단계는
    상기 반도체 칩 상에 제1 금속층을 형성하는 단계;
    상기 제1 금속층의 제1 금속 배선이 형성될 영역에 레지스트 패턴을 배치하는 단계;
    상기 제1 금속층을 산화하여 상기 칩 패드와 전기적으로 연결되는 제1 금속 배선 및 상기 제1 금속 배선을 절연시키는 제1 부분 산화영역을 포함하는 제1 재배선층을 형성하는 단계;
    상기 제1 재배선층 상에 제2 금속층을 형성하는 단계;
    상기 제2 금속층의 제2 금속 배선이 형성될 영역에 레지스트 패턴을 배치하는 단계; 및
    상기 제2 금속층을 산화하여 상기 제1 금속 배선과 전기적으로 연결되는 제2 금속 배선 및 상기 제2 금속 배선을 절연시키는 제2 부분 산화영역을 포함하는 제2 재배선층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
  12. 제9항에 있어서,
    상기 레지스트 패턴을 상기 칩 패드와 전기적으로 연결되지 않는 영역에 배치하고, 상기 산화 공정에 의하여 열 방출을 위한 금속 더미 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 레지스트 패턴을 열 방출 금속배선이 형성될 영역에 배치하고, 상기 산화 공정에 의하여 상기 금속 더미 영역과 연결되는 열 방출 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
  14. 제9항에 있어서,
    상기 반도체 칩을 감싸며, 상기 칩 패드를 개방하는 몰딩막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
  15. 제9항에 있어서,
    상기 반도체 칩을 히트 싱크에 탑재하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
  16. 제9항에 있어서,
    상기 금속 배선과 연결되는 돌출형 연결 단자를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
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