KR101055545B1 - 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

웨이퍼 레벨 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR101055545B1
KR101055545B1 KR1020090131788A KR20090131788A KR101055545B1 KR 101055545 B1 KR101055545 B1 KR 101055545B1 KR 1020090131788 A KR1020090131788 A KR 1020090131788A KR 20090131788 A KR20090131788 A KR 20090131788A KR 101055545 B1 KR101055545 B1 KR 101055545B1
Authority
KR
South Korea
Prior art keywords
redistribution
layer
wafer
level package
wafer level
Prior art date
Application number
KR1020090131788A
Other languages
English (en)
Other versions
KR20110075354A (ko
Inventor
박승욱
김진구
이희곤
홍주표
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020090131788A priority Critical patent/KR101055545B1/ko
Publication of KR20110075354A publication Critical patent/KR20110075354A/ko
Application granted granted Critical
Publication of KR101055545B1 publication Critical patent/KR101055545B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것으로, 본 발명에 따른 웨이퍼 레벨 패키지는 일면에 본딩 패드가 형성된 웨이퍼, 상기 웨이퍼의 일면에 형성되고, 상기 본딩 패드에 일측이 연결된 재배선영역 및 상기 재배선영역을 제외한 양극산화영역이 구비되도록 다층의 금속층을 선택적으로 양극산화시켜 형성된 재배선층, 상기 재배선영역의 타측에 대응하는 범프용 개구부가 구비되어 상기 재배선층의 일면에 형성된 제1 버퍼층 및 상기 재배선영역의 타측에 구비된 범프를 포함하여 구성되며, 양극산화 공정을 통해서 금속층으로 재배선층을 형성하므로 적층공정에 있어 제어가 용이하여 웨이퍼 레벨 패키지의 박막화가 가능한 장점이 있다. 또한, 재배선층의 열전도성이 우수하여 웨이퍼 레벨 패키지의 방열기능을 향상시킬 수 있고, 재배선층과 웨이퍼 사이의 열팽창계수의 차이가 적어 워피지(warpage)를 저감시킬 수 있는 효과가 있다.
웨이퍼 레벨 패키지, 재배선층, 양극산화, 버퍼층

Description

웨이퍼 레벨 패키지 및 그 제조방법{Wafer level package and method of manufacturing the same}
본 발명은 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소시키는 것이다. 반도체소자 패키지 분야에 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(Pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine Pitch Ball Grid Array; FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package; CSP) 등의 반도체 소자 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 소자 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다. 특히, 현재 칩 스케일 패키지의 대표적인 종류인 소위 마이크로 볼 그리드 어레이(micro BGA;μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 뛰어난 특성이 있기는 하지만, 역시 신뢰도 및 가격 경쟁력이 떨어지는 단점이 있다.
이러한 단점을 극복하기 위해 개발된 패키지의 한 종류로 반도체 칩의 본딩패드(bonding pad)의 재배선층(redistribution)을 이용하는 소위 웨이퍼 레벨 패키지(Wafer Level Package; WLP)가 있다. 여기서, 재배선층은 본딩 패드가 구비된 반도체 칩을 기판에 실장하기 위하여 유리한 위치로 재배선시키는 회로패턴을 의미한다.
그런데 종래기술에 따른 웨이퍼 레벨 패키지의 재배선층은 절연소재에 패터닝(paternning) 또는 드릴링(drilling) 공정 및 메탈리제이션(metallization) 공정등 복잡한 공정을 통해서 제작해야하므로 수율(yield)이 감소하는 문제점이 있다. 또한, 적층하는 절연소재의 층이 증가할수록 스트레스가 발생하여 전체적인 웨이퍼 레벨 페키지의 신뢰성이 나빠지는 문제점이 있다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 본 발명의 목적은 양극산화 공정을 통해서 금속층으로 재배선층을 형성함으로써 재배선층의 박막화가 가능하고, 방열기능을 향상시킬 수 있으며, 워피지(warpage)를 저감시킬 수 있는 웨이퍼 레벨 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 패키지는 일면에 본딩 패드가 형성된 웨이퍼, 상기 웨이퍼의 일면에 형성되고, 상기 본딩 패드에 일측이 연결된 재배선영역 및 상기 재배선영역을 제외한 양극산화영역이 구비되도록 다층의 금속층을 선택적으로 양극산화시켜 형성된 재배선층, 상기 재배선영역의 타측에 대응하는 범프용 개구부가 구비되어 상기 재배선층의 일면에 형성된 제1 버퍼층 및 상기 재배선영역의 타측에 구비된 범프를 포함하여 구성된다.
여기서, 상기 본딩 패드와 상기 재배선영역의 일측이 연결되도록 상기 본딩 패드에 대응하는 본딩 패드용 개구부가 형성되어 상기 웨이퍼와 상기 재배선층의 사이에 형성된 제2 버퍼층을 더 포함하는 것을 특징으로 한다.
또한, 상기 재배선영역의 타측과 상기 범프 사이에는 언더 범프 메탈라이제이션(UBM)이 형성된 것을 특징으로 한다.
또한, 상기 금속층은 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 니켈(Ni), 아연(Zn), 탄탈륨(Ta) 또는 이들의 합금으로 형성된 것을 특징으로 한다.
또한, 상기 제2 버퍼층은 폴리이미드 필름(polyimide film)인 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 패키지의 제조방법은 (A) 일면에 본딩 패드가 형성된 웨이퍼를 준비하는 단계, (B) 상기 웨이퍼의 일면에 금속층을 형성한 후 양극산화 공정을 통해서 상기 금속층을 선택적으로 양극산화시켜 상기 본딩 패드와 일측이 연결된 재배선영역 및 상기 재배선영역을 제외한 양극산화영역을 형성하는 공정을 반복적으로 수행하여 재배선층를 형성하는 단계, (C) 상기 재배선층의 일면에 제1 버퍼층을 형성하고, 상기 제1 버퍼층에 상기 재배선영역의 타측에 대응하는 범프용 개구부를 형성하는 단계 및 (D) 상기 재배선영역의 타측에 범프를 형성하는 단계를 포함하여 구성된다.
여기서, 상기 (B) 단계에서, 상기 본딩 패드와 상기 재배선영역의 일측이 연결되도록 상기 본딩 패드에 대응하는 본딩 패드용 개구부가 형성된 제2 버퍼층을 상기 웨이퍼와 상기 재배선층의 사이에 형성하는 것을 특징으로 한다.
또한, 상기 (D) 단계 이전에, 상기 재배선영역의 타측에 언더 범프 메탈라이제이션(UBM)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 금속층은 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 니켈(Ni), 아연(Zn), 탄탈륨(Ta) 또는 이들의 합금으로 형성된 것을 특징 으로 한다.
또한, 상기 (B) 단계에서, 상기 금속층은 물리증착법(PVD), 화학증착법(CVD) 또는 도금법을 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 양극산화 공정은 플라즈마를 이용하여 수행하는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 양극산화 공정은 산성 용액을 이용하여 수행하는 것을 특징으로 한다.
또한, 상기 (B) 단계에서, 상기 금속층의 일면에 패터닝한 감광성 레지스트을 구비하여 산성 용액을 이용하여 상기 금속층을 선택적으로 양극산화시키는 것을 특징으로 한다.
또한, 상기 제2 버퍼층은 폴리이미드 필름(polyimide film)인 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법 으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면, 양극산화 공정을 통해서 금속층으로 재배선층을 형성하므로 적층공정에 있어 제어가 용이하여 웨이퍼 레벨 패키지의 박막화가 가능한 장점이 있다. 또한, 재배선층의 열전도성이 우수하여 웨이퍼 레벨 패키지의 방열기능을 향상시킬 수 있고, 재배선층과 웨이퍼 사이의 열팽창계수의 차이가 적어 워피지(warpage)를 저감시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면, 재배선층의 상하에 제1 버퍼층 또는 제2 버퍼층을 구비하여 웨이퍼와 범프가 받는 스트레스를 완충시켜 줄 수 있는 효과가 있다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "제3" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 기준으로 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 웨이퍼 레벨 패키지(100)는 일면에 본딩 패드(115)가 형성된 웨이퍼(110), 웨이퍼(110)의 일면에 형성되고 본딩 패드(115)에 일측이 연결된 재배선영역(125, 135, 145) 및 재배선영역(125, 135, 145)을 제외한 양극산화영역(123, 133, 143)이 구비되도록 다층의 금속층(120, 130, 140; 도 4 내지 도 12 참조)을 선택적으로 양극산화시켜 형성된 재배선층, 재배선영역(125, 135, 145)의 타측에 대응하는 범프용 개구부(155; 도 14 참조)가 구비되어 재배선층의 일면에 형성된 제1 버퍼층(150) 및 재배선영역(125, 135, 145)의 타측에 구비된 범프(180)를 포함하는 구성이다.
상기 웨이퍼(110)는 일면에 본딩 패드(115)가 일면에 구비되고, 본딩 패드(115)는 웨이퍼(110)의 일면에 형성된 재배선영역(125, 135, 145)과 연결되어 기판에 실장된 후에는 기판의 회로층과 도통한다. 본 실시예에서 웨이퍼(110)의 종류는 한정되지 않으며, 통상적인 모든 종류의 반도체를 포함하는 개념이다.
상기 재배선층은 웨이퍼(110)를 기판에 실장하기 위하여 웨이퍼(110)의 본딩 패드(115)를 유리한 위치로 재배선시키는 역할을 수행하는 것으로, 웨이퍼(110)의 일면에 형성된다. 여기서, 재배선층은 금속층(120, 130, 140)을 선택적으로 양극산화시켜 형성한다. 즉, 금속층(120, 130, 140) 중 양극산화된 양극산화영역(123, 133, 143)은 종래의 절연소재 역할을 하고, 양극산화되지 않은 재배선영역(125, 135, 145)은 전기전도성을 갖으므로 종래의 재배선패턴 역할을 하는 것이다. 따라서, 재배선영역(125, 135, 145)의 일측을 웨이퍼(110)의 본딩 패드(115)와 연결하고 재배선영역(125, 135, 145)의 타측을 범프(180)를 통해서 기판과 연결하면 본딩 패드(115)와 기판은 도통된다.
한편, 양극산화 공정은 플라즈마 또는 산성 용액을 이용하여 수행할 수 있고, 상세한 과정은 후술하도록 한다.
또한, 재배선층은 다층의 금속층(120, 130, 140)을 순차적으로 적층하며 선택적으로 양극산화시켜 다층 구조의 재배선층을 형성할 수 있음은 물론이다. 예를 들어, 제1 금속층(120)을 웨이퍼(110)의 일면에 형성하여 선택적을 양극산화하여 제1 재배선영역(125)과 제1 양극산화영역(123)을 형성한 후 제2 금속층(130)을 형성하여 선택적을 양극산화하여 제2 재배선영역(135)과 제2 양극산화영역(133)을 형성한다. 그 후 제3 금속층(140)을 형성하여 선택적을 양극산화하여 제3 재배선영역(145)과 제3 양극산화영역(143)을 형성함으로써 3층 구조의 재배선층을 형성할 수 있다.
한편, 전술한 금속층(120, 130, 140)의 종류는 특별히 제한하는 것은 아니지만, 양극산화 공정이 용이한 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 니켈(Ni), 아연(Zn), 탄탈륨(Ta) 또는 이들의 합금을 이용하는 것이 바람직하다.
상기 제1 버퍼층(150)은 기판과 재배선층 사이의 스트레스를 완충시켜주는 역할을 수행하는 것으로, 재배선층의 일면에 형성된다. 이때, 재배선영역(125, 135, 145)의 타측에 범프(180)가 형성될 수 있도록 제1 버퍼층(150)에는 범프용 개구부(155)가 구비되어야한다.
상기 범프(180)는 기판과 재배선층을 연결하는 역할을 수행하는 것으로, 재배선영역(125, 135, 145)의 타측에 구비된다. 여기서, 범프(180)는 지그를 이용하여 안착시키거나, 스크린 프린팅(screen printing) 공정을 이용하여 안착시킨다.
한편, 재배선영역(125, 135, 145)의 타측과 범프(180) 사이에는 언더 범프 메탈라이제이션(UBM; 170)을 형성할 수 있다. 여기서, 언더 범프 메탈라이제이션(170)은 재배선영역(125, 135, 145)의 타측과 범프(180) 사이의 접착을 강화하고, 범프(180)가 재배선영역(125, 135, 145)으로 확산하는 것을 방지하는 역할을 하는 복합금속층을 의미한다. 더욱 상세히 살펴보면, 언더 범프 메탈라이제이션(170)은 범프(180)와 접합되는 젖음층(wetting layer), 범프(180)가 재배선영역(125, 135, 145)으로 확산하는 것을 방지하는 확산방지층(barrier layer) 및 재배선영역(125, 135, 145)의 타측과 범프(180) 사이의 접착을 강화하는 접합층(adhesion layer)로 구성된다.
도 2는 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 패키지의 단면도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 웨이퍼 레벨 패키지(200)와 전술한 제1 실시예에 따른 웨이퍼 레벨 패키지(100)의 가장 큰 차이점은 웨이퍼(110)와 재배선층 사이의 제2 버퍼층(190)의 유무이다. 따라서, 제2 버퍼층(190)을 중심으로 기술하도록 하고, 제1 실시예와 중복되는 내용은 생략하도록 한다.
상기 제2 버퍼층(190)은 재배선층과 웨이퍼(110) 사이에 발생하는 스트레스를 완충시켜주는 역할을 수행하는 것으로, 웨이퍼(110)와 재배선층의 사이에 형성된다. 이때, 재배선영역(125, 135, 145)의 일측과 본딩 패드(115)가 연결될 수 있도록 제2 버퍼층(190)에는 본딩 패드용 개구부(195; 도 20 참조)가 구비되어야한다. 본딩 패드용 개구부(195)는 패터닝한 감광성 레지스트(160)를 도포한 후 에칭공정을 수행하여 형성할 수 있는데, 자세한 내용은 후술하도록 한다.
한편, 제2 버퍼층(190)의 재질은 특별히 한정되는 것은 아니지만, 내열성과 기계적 특성이 뛰어난 폴리이미드 필름(polyimide film)을 이용하는 것이 바람직하다.
도 3 내지 도 16은 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 공정순서대로 도시한 도면이다.
도 3 내지 도 16에 도시된 바와 같이, 본 실시예에 따른 웨이퍼 레벨 패키 지(100)의 제조방법은 (A) 일면에 본딩 패드(115)가 형성된 웨이퍼(110)를 준비하는 단계, (B) 웨이퍼(110)의 일면에 금속층(120, 130, 140)을 형성한 후 양극산화 공정을 통해서 금속층(120, 130, 140)을 선택적으로 양극산화시켜 본딩 패드(115)와 일측이 연결된 재배선영역(125, 135, 145) 및 재배선영역(125, 135, 145)을 제외한 양극산화영역(123, 133, 143)을 형성하는 공정을 반복적으로 수행하여 재배선층를 형성하는 단계, (C) 재배선층의 일면에 제1 버퍼층(150)을 형성하고, 제1 버퍼층(150)에 재배선영역(125, 135, 145)의 타측에 대응하는 범프용 개구부(155)를 형성하는 단계 및 (D) 재배선영역(125, 135, 145)의 타측에 범프(180)를 형성하는 단계를 포함하는 구성이다.
우선, 도 3 내지 도 4에 도시된 바와 같이, 일면에 본딩 패드(115)가 형성된 웨이퍼(110)를 준비하여 웨이퍼(110)의 일면에 제1 금속층(120)을 형성하는 단계이다. 여기서, 제1 금속층(120)은 양극산화 공정이 용이한 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 니켈(Ni), 아연(Zn), 탄탈륨(Ta) 또는 이들의 합금으로 형성하는 것이 바람직하고, 물리증착법(PVD), 화학증착법(CVD) 또는 도금법 등을 활용하여 형성할 수 있다. 또한, 후술할 제2 금속층(130) 및 제3 금속층(140)도 제1 금속층(120)과 동일한 재질 및 공정으로 형성할 수 있다.
다음, 도 5 내지 도 6에 도시된 바와 같이, 제1 금속층(120)을 선택적으로 양극산화시켜 제1 양극산화영역(123)과 제1 재배선영역(125)을 형성하는 단계이다. 본 단계는 제1 금속층(120)의 일면에 패터닝한 감광성 레지스트(160)를 구비한 후 산성 용액을 이용하여 양극산화 공정을 수행하는 것이다. 감광성 레지스트(160)가 없는 부분에서만 양극산화가 진행되므로 제1 양극산화영역(123)과 제1 재배선영역(125)을 선택적으로 형성할 수 있다. 다만, 양극산화 공정은 반드시 산성 용액을 이용하여 진행해야 하는 것은 아니고, 높은 에너지의 플라즈마를 이용하여 양극산화 공정을 진행할 수 있다. 플라즈마를 이용하는 경우 제1 금속층(120)의 일면에 패터닝한 감광성 레지스트(160)를 구비하는 공정을 생략할 수 있다. 양극산화 공정을 더욱 구체적으로 설명하면, 제1 금속층(120)을 붕산, 인산, 황산, 크롬산 등의 산성용액에 담근 후, 제1 금속층(120)에 양극을 인가하고 산성용액에 음극을 인가함으로써, 감광성 레지스트(160)가 없는 부분에서만 양극산화를 진행시켜 제1 양극산화영역(123)과 제1 재배선영역(125)을 선택적으로 형성할 수 있다.
다음, 도 7 내지 도 9에 도시된 바와 같이, 제1 양극산화영역(123)과 제1 재배선영역(125)의 일면에 제2 금속층(130)을 형성한 후, 제2 금속층(130)을 선택적으로 양극산화시켜 제2 양극산화영역(133)과 제2 재배선영역(135)을 형성하는 단계이다. 본 단계는 전술한 제1 양극산화영역(123)과 제1 재배선영역(125)을 형성하는 단계와 동일한 공정을 거친다.
다음, 도 10 내지 도 12에 도시된 바와 같이, 제2 양극산화영역(133)과 제2 재배선영역(135)의 일면에 제3 금속층(140)을 형성한 후, 제3 금속층(140)을 선택적으로 양극산화시켜 제3 양극산화영역(143)과 제3 재배선영역(145)을 형성하는 단계이다. 본 단계를 수행함으로써 3층 구조의 재배선층이 형성된다. 다만, 이는 예시적인 것으로 재배선층이 반드시 3층 구조로 한정되는 것은 아니다.
다음, 도 13 내지 도 14에 도시된 바와 같이, 재배선층의 일면에 제1 버퍼층(150)을 형성하고, 제1 버퍼층(150)에 범프용 개구부(155)를 형성하는 단계이다. 여기서, 제1 버퍼층(150)은 기판과 재배선층 사이의 스트레스를 완충시켜주는 역할을 한다. 한편, 후술할 단계에서 재배선영역(125, 135, 145)의 타측에 범프(180)를 형성할 수 있도록 제1 버퍼층(150)에는 범프용 개구부(155)를 형성해야 한다.
다음, 도 15에 도시된 바와 같이, 재배선영역(125, 135, 145)의 타측에 언더 범프 메탈라이제이션(UBM; 170)을 형성하는 단계이다. 여기서, 언더 범프 메탈라이제이션(170)은 재배선영역(125, 135, 145)과 범프(180)의 접착을 강화하고, 범프(180)가 재배선영역(125, 135, 145)으로 확산하는 것을 방지하는 역할을 한다. 다만, 본 단계는 선택적인 것으로 언더 범프 메탈라이제이션(170)은 필요에 따라 생략할 수 있다.
다음, 도 16에 도시된 바와 같이, 재배선영역(125, 135, 145)의 타측에 범프(180)를 형성하는 단계이다. 여기서, 범프(180)는 지그를 이용하여 안착하거나, 스크린 프린팅(screen printing) 공정을 이용하여 안착시킬 수 있다. 본 단계를 수행함으로써 웨이퍼 레벨 패키지(100)가 완성된다.
한편, 전 단계에서 언더 범프 메탈라이제이션(170)을 형성한 경우 범프(180)는 언더 범프 메탈라이제이션(170)에 형성되고, 언더 범프 메탈라이제이션(170)을 형성하지 않은 경우 범프(180)는 재배선영역(125, 135, 145)의 타면에 직접 형성된 다.
도 17 내지 도 29는 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 공정순서대로 도시한 도면이다.
도 17 내지 도 29에 도시된 바와 같이, 본 실시예에 따른 웨이퍼 레벨 패키지(200)의 제조방법와 전술한 제1 실시예에 따른 웨이퍼 레벨 패키지(100)의 제조방법의 가장 큰 차이점은 제2 버퍼층(190)의 형성 여부이다. 따라서, 제2 버퍼층(190)을 중심으로 기술하도록 한다.
우선, 도 17 내지 도 18에 도시된 바와 같이, 일면에 본딩 패드(115)가 형성된 웨이퍼(110)를 준비하여 웨이퍼(110)의 일면에 제2 버퍼층(190)을 형성하는 단계이다. 여기서, 제2 버퍼층(190)은 재배선층과 웨이퍼(110) 사이에 발생하는 스트레스를 완충시켜주는 역할을 하는 것으로, 내열성과 기계적 특성이 뛰어나 폴리이미드 필름(polyimimde film)을 이용하는 것이 바람직하다.
다음, 도 19 내지 도 20에 도시된 바와 같이, 제2 버퍼층(190)에 본딩 패드용 개구부(195)를 형성하는 단계이다. 본 단계는 제2 버퍼층(190)의 일면에 패터닝한 감광성 레지스트(160)를 구비한 후 에칭공정을 수행하는 것이다. 더욱 상세히 살펴보면, 본딩 패드용 개구부(195)를 형성할 부분에 감광성 레지스트(160)를 오픈시켜 선택적으로 에칭을 진행함으로써 본딩 패드용 개구부(195)를 형성할 수 있다.
다음, 도 21 내지 도 25에 도시된 바와 같이, 제2 버퍼층(190)의 일면에 제2 금속층(130)을 형성한 후 제2 금속층(130)을 선택적으로 양극산화시켜 제2 양극산화영역(133)과 제2 재배선영역(135)을 형성하는 단계 및 제3 금속층(140)을 형성한 후 제3 금속층(140)을 선택적으로 양극산화시켜 제3 양극산화영역(143)과 제3 재배선영역(145)을 형성하는 단계이다. 본 단계를 수행하여 2층 구조의 재배선층을 형성할 수 있고, 본 단계는 전술한 제1 실시예에 따른 웨이퍼 레벨 패키지(100)의 제조방법과 동일한 양극산화 공정으로 수행하므로 상세한 설명한 생략하도록 한다.
다음, 도 26 내지 도 27에 도시된 바와 같이, 재배선층의 일면에 제1 버퍼층(150)을 형성하고, 제1 버퍼층(150)에 범프용 개구부(155)를 형성하는 단계이다. 전술한 바와 같이, 제1 버퍼층(150)은 기판과 재배선층 사이의 스트레스를 완충시켜주는 역할을 하고, 후술할 단계에서 재배선영역(125, 135, 145)의 타측에 범프(180)를 형성하기 위해서 제1 버퍼층(150)에는 범프용 개구부(155)를 형성해야 한다.
다음, 도 28에 도시된 바와 같이, 재배선영역(125, 135, 145)의 타측에 언더 범프 메탈라이제이션(UBM; 170)을 형성하는 단계이다. 전술한 바와 같이, 언더 범프 메탈라이제이션(170)은 재배선영경과 범프(180)의 접착을 강화하고, 범프(180)가 재배선영역(125, 135, 145)으로 확산하는 것을 방지하는 역할을 한다.
다음, 도 29에 도시된 바와 같이, 재배선영역(125, 135, 145)의 타측에 범프(180)를 형성하는 단계이다. 여기서, 범프(180)는 지그를 이용하여 안착하거나, 스크린 프린팅(screen printing) 공정을 이용하여 안착시킬 수 있음은 전술한 바와 같다. 본 단계를 수행함으로써 웨이퍼 레벨 패키지(200)가 완성된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법는 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 패키지의 단면도;
도 2는 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 패키지의 단면도;
도 3 내지 도 16은 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 공정순서대로 도시한 도면; 및
도 17 내지 도 29는 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 공정순서대로 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200: 웨이퍼 레벨 패키지 110: 웨이퍼
115: 본딩 패드 120: 제1 금속층
123: 제1 양극산화영역 125: 제1 재배선영역
130: 제2 금속층 133: 제2 양극산화영역
135: 제2 재배선영역 140: 제3 금속층
143: 제3 양극산화영역 145: 제3 재배선영역
150: 제1 버퍼층 155: 범프용 개구부
160: 감광성 레지스트 170: UBM
180: 범프 190: 제2 버퍼층
195: 본딩 패드용 개구부

Claims (14)

  1. 일면에 본딩 패드가 형성된 웨이퍼;
    상기 웨이퍼의 일면에 형성되고, 상기 본딩 패드에 일측이 연결된 재배선영역 및 상기 재배선영역을 제외한 양극산화영역이 구비되도록 다층의 금속층을 선택적으로 양극산화시켜 형성된 재배선층;
    상기 재배선영역의 타측에 대응하는 범프용 개구부가 구비되어 상기 재배선층의 일면에 형성된 제1 버퍼층; 및
    상기 재배선영역의 타측에 구비된 범프;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  2. 청구항 1에 있어서,
    상기 본딩 패드와 상기 재배선영역의 일측이 연결되도록 상기 본딩 패드에 대응하는 본딩 패드용 개구부가 형성되어 상기 웨이퍼와 상기 재배선층의 사이에 형성된 제2 버퍼층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  3. 청구항 1에 있어서,
    상기 재배선영역의 타측과 상기 범프 사이에는 언더 범프 메탈라이제이 션(UBM)이 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  4. 청구항 1에 있어서,
    상기 금속층은 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 니켈(Ni), 아연(Zn), 탄탈륨(Ta) 또는 이들의 합금으로 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  5. 청구항 2에 있어서,
    상기 제2 버퍼층은 폴리이미드 필름(polyimide film)인 것을 특징으로 하는 웨이퍼 레벨 패키지.
  6. (A) 일면에 본딩 패드가 형성된 웨이퍼를 준비하는 단계;
    (B) 상기 웨이퍼의 일면에 금속층을 형성한 후 양극산화 공정을 통해서 상기 금속층을 선택적으로 양극산화시켜 상기 본딩 패드와 일측이 연결된 재배선영역 및 상기 재배선영역을 제외한 양극산화영역을 형성하는 공정을 반복적으로 수행하여 재배선층를 형성하는 단계;
    (C) 상기 재배선층의 일면에 제1 버퍼층을 형성하고, 상기 제1 버퍼층에 상 기 재배선영역의 타측에 대응하는 범프용 개구부를 형성하는 단계; 및
    (D) 상기 재배선영역의 타측에 범프를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  7. 청구항 6에 있어서,
    상기 (B) 단계에서,
    상기 본딩 패드와 상기 재배선영역의 일측이 연결되도록 상기 본딩 패드에 대응하는 본딩 패드용 개구부가 형성된 제2 버퍼층을 상기 웨이퍼와 상기 재배선층의 사이에 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  8. 청구항 6에 있어서,
    상기 (D) 단계 이전에,
    상기 재배선영역의 타측에 언더 범프 메탈라이제이션(UBM)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  9. 청구항 6에 있어서,
    상기 (B) 단계에서,
    상기 금속층은 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 니켈(Ni), 아연(Zn), 탄탈륨(Ta) 또는 이들의 합금으로 형성된 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  10. 청구항 6에 있어서,
    상기 (B) 단계에서,
    상기 금속층은 물리증착법(PVD), 화학증착법(CVD) 또는 도금법을 이용하여 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  11. 청구항 6에 있어서,
    상기 (B) 단계에서,
    상기 양극산화 공정은 플라즈마를 이용하여 수행하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  12. 청구항 6에 있어서,
    상기 (B) 단계에서,
    상기 양극산화 공정은 산성 용액을 이용하여 수행하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  13. 청구항 12에 있어서,
    상기 (B) 단계에서,
    상기 금속층의 일면에 패터닝한 감광성 레지스트을 구비하여 산성 용액을 이용하여 상기 금속층을 선택적으로 양극산화시키는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  14. 청구항 7에 있어서,
    상기 제2 버퍼층은 폴리이미드 필름(polyimide film)인 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
KR1020090131788A 2009-12-28 2009-12-28 웨이퍼 레벨 패키지 및 그 제조방법 KR101055545B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090131788A KR101055545B1 (ko) 2009-12-28 2009-12-28 웨이퍼 레벨 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090131788A KR101055545B1 (ko) 2009-12-28 2009-12-28 웨이퍼 레벨 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110075354A KR20110075354A (ko) 2011-07-06
KR101055545B1 true KR101055545B1 (ko) 2011-08-08

Family

ID=44915367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090131788A KR101055545B1 (ko) 2009-12-28 2009-12-28 웨이퍼 레벨 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101055545B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355467B2 (en) 2020-01-15 2022-06-07 Samsung Electronics Co., Ltd. Semiconductor devices including thick pad

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477034B1 (en) 2001-10-03 2002-11-05 Intel Corporation Interposer substrate with low inductance capacitive paths
US20050218502A1 (en) 2004-03-31 2005-10-06 Shinko Electric Industries Co., Ltd. Capacitor-mounted wiring board and method of manufacturing the same
EP2068361A1 (en) 2007-12-04 2009-06-10 Phoenix Precision Technology Corporation Packaging substrate having chip embedded therein and manufacturing method thereof
KR20090130612A (ko) * 2008-06-16 2009-12-24 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477034B1 (en) 2001-10-03 2002-11-05 Intel Corporation Interposer substrate with low inductance capacitive paths
US20050218502A1 (en) 2004-03-31 2005-10-06 Shinko Electric Industries Co., Ltd. Capacitor-mounted wiring board and method of manufacturing the same
EP2068361A1 (en) 2007-12-04 2009-06-10 Phoenix Precision Technology Corporation Packaging substrate having chip embedded therein and manufacturing method thereof
KR20090130612A (ko) * 2008-06-16 2009-12-24 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355467B2 (en) 2020-01-15 2022-06-07 Samsung Electronics Co., Ltd. Semiconductor devices including thick pad
US11652076B2 (en) 2020-01-15 2023-05-16 Samsung Electronics Co., Ltd. Semiconductor devices including thick pad

Also Published As

Publication number Publication date
KR20110075354A (ko) 2011-07-06

Similar Documents

Publication Publication Date Title
US8994188B2 (en) Interconnect structures for substrate
US8344505B2 (en) Wafer level packaging of semiconductor chips
TW201639091A (zh) 具有不連續聚合物層之扇出型堆疊式封裝結構
CN108022870B (zh) 封装基板及其制作方法
TWI536526B (zh) 用於一積體電路封裝之電氣互連及其製造方法
US9583365B2 (en) Method of forming interconnects for three dimensional integrated circuit
US9704747B2 (en) Semiconductor device and manufacturing method thereof
JP2009246367A (ja) ウェーハ・スケール・パッケージを形成するシステム及び方法
TW201904001A (zh) 半導體封裝結構
KR20080079074A (ko) 반도체 패키지 및 그 제조방법
TW201944553A (zh) 疊層封裝結構
KR100826989B1 (ko) 반도체 패키지 및 그의 제조방법
KR101055545B1 (ko) 웨이퍼 레벨 패키지 및 그 제조방법
US20230260911A1 (en) Electronic device and manufacturing method thereof
US11158572B2 (en) Package structure including a first electronic device, a second electronic device and a plurality of dummy pillars
US20110198749A1 (en) Semiconductor chip package and method of manufacturing the same
WO2015123952A1 (zh) 半导体封装结构及其形成方法
US20210066228A1 (en) Package structure and method for manufacturing the same
US11114359B2 (en) Wafer level chip scale package structure
TW202027245A (zh) 半導體封裝體
JP2006303036A (ja) 半導体装置
KR101124110B1 (ko) 반도체 칩 패키지 및 그의 제조방법
Hunt et al. A hybrid panel embedding process for fanout
US20170194239A1 (en) A semiconductor package having an etched groove for an embedded device formed on bottom surface of a support substrate and a method for fabricating the same
US9431370B2 (en) Compliant dielectric layer for semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee