KR101169531B1 - 반도체구성체 및 그 제조방법과 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체 구성체는 반도체 기판과, 반도체 기판 상에 설치된 복수의 접속패드를 포함한다. 접속패드의 몇 개는 공통 배선에 접속되고, 접속패드의 나머지의 적어도 1개는 배선에 접속되어 있다. 구성체는 또한 공통배선에 접속되어 설치된 제 1 주상전극과, 배선의 접속패드부에 접속되어 설치된 제 2 주상전극을 포함한다.

Description

반도체구성체 및 그 제조방법과 반도체장치 및 그 제조방법{SEMICONDUCTOR CONSTRUCT AND MANUFACTURING METHOD THEREOF AS WELL AS SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본원은 2009년 7월 3일에 신청된 일본국 특허출원번호 2009-158618호, 2009년 7월 3일자로 신청된 일본국 특허출원번호 2009-158622호 및, 2009년 7월 3일에 신청된 일본국 특허출원번호 2009-158629호에 의거하여 그 우선권을 주장하고, 그 모든 내용은 여기에 참조에 의해 도입되어 있다.
본 발명은 반도체구성체에 관한 것이다.
종래의 반도체장치에는 CSP(chip size package)라 불리는 반도체구성체를 해당 반도체구성체보다도 사이즈가 큰 베이스판 상에 고착한 것이 있다(예를 들면, 일본국 특허공개공보 제2006-12885호 참조). 이 경우, CSP로 불리는 반도체구성체는 반도체기판 상에 배선이 설치되고, 배선의 접속패드부 상에 주상전극(기둥형상 전극)이 설치되며, 주상전극의 주위에 밀봉막이 설치된 구조로 되어 있다.
그리고, 반도체구성체의 반도체기판의 하면은 베이스판 상에 고착되어 있다. 반도체구성체의 주위에 있어서의 베이스판 상에는 절연층이 설치되어 있다. 반도체구성체 및 절연층 상에는 상층절연막이 설치되어 있다. 상층절연막 상에는 상층배선이 반도체구성체의 주상전극에 접속되어 설치되어 있다. 상층배선의 접속패드부를 제외한 부분은 오버코트막으로 덮이고, 상층배선의 접속패드부 상에는 땜납 볼이 설치되어 있다(일본국 특허공개공보 제2006-12885호 참조).
그런데, 상기 종래의 반도체장치에 있어서의 반도체구성체에서는 배선의 접속패드부 상에 주상전극을 설치하고 있으므로, 배선과 주상전극의 관계가 1대1로 되어 있다. 이로 인해, 배선 및 주상전극의 개수의 증가에 수반하여, 배선의 선 폭이 20㎛ 정도 이하로 작아진 경우, 배선에 전원전압 등에 의한 과대 전류가 흘렀을 때, 해당 배선이 다 타서 단선되는 경우가 있다고 하는 문제가 있다.
그래서, 본 발명은 배선에 전원전압 등에 의한 과대 전류가 흘러도, 해당 배선이 다 타지 않도록 할 수 있는 반도체구성체 및 그 제조방법을 제공하는 것을 목적으로 한다.
또, 본 발명은 반도체구성체의 배선에 전원전압 등에 의한 과대 전류가 흘러도, 해당 배선이 다 타지 않도록 할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일형태에 의하면, 반도체기판과, 상기 반도체기판 상에 설치된 복수의 접속패드와, 상기 반도체기판 상에 설치되고, 상기 복수의 접속패드에 대응하는 영역이 개구되어 있는 절연막과, 상기 접속패드 중 공통의 신호용의 복수의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 연속형상으로 설치된 적어도 1개의 공통배선과, 상기 접속패드 중 상기 공통의 신호용의 복수의 접속패드 이외의 비공통의 신호용의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 설치된 적어도 1개의 배선과, 상기 공통배선 상에 연속형상으로 설치된 적어도 1개의 제 1 주상전극과, 상기 배선의 제 2 주상전극용의 접속패드부 상에 설치된 적어도 1개의 제 2 주상전극을 포함하는 것을 특징으로 하는 반도체구성체가 제공된다.
본 발명의 다른 형태에 의하면, 베이스판과, 상기 베이스판 상에 설치된 상기 반도체구성체와, 상기 반도체구성체 상에 설치된 상층절연막과, 상기 반도체구성체의 상기 제 1 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 제 1 개구부와, 상기 반도체구성체의 상기 제 2 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 적어도 1개의 제 2 개구부와, 상기 제 1 개구부를 통해 상기 반도체구성체의 상기 제 1 주상전극에 접속되어 설치된 제 1 상층배선과, 상기 제 2 개구부를 통해 상기 반도체구성체의 상기 제 2 주상전극에 접속되어 설치된 적어도 1개의 제 2 상층배선을 포함하는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명의 또다른 형태에 의하면, 베이스판과, 상기 베이스판 상에 설치된 상기 반도체구성체와, 상기 반도체구성체 상에 설치된 상층절연막과, 상기 반도체구성체의 상기 제 1 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 1개의 제 1 개구부와, 상기 반도체구성체의 상기 제 2 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 제 2 개구부와, 상기 제 1 개구부를 통해 상기 반도체구성체의 상기 제 1 주상전극에 접속되어 설치된 제 1 상층배선과, 상기 제 2 개구부를 통해 상기 반도체구성체의 상기 제 2 주상전극에 접속되어 설치된 제 2 상층배선을 포함하는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명의 또다른 형태에 의하면, 복수의 접속패드가 형성된 반도체기판 상에 상기 복수의 접속패드에 대응하는 영역이 개구되어 있는 절연막이 형성된 것을 준비하는 공정과, 상기 접속패드 중 공통의 신호용의 복수의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 공통배선을 연속형상으로 형성하고, 또한, 상기 접속패드 중 상기 공통의 신호용의 복수의 접속패드 이외의 비공통의 신호용의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 배선을 형성하는 공정과, 상기 공통배선 상에 제 1 주상전극을 연속형상으로 형성하고 또한 상기 배선의 제 2 주상전극용의 접속패드부 상에 제 2 주상전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체구성체의 제조방법이 제공된다.
본 발명의 또다른 형태에 의하면, 베이스판 상에, 복수의 상기 반도체구성체를 상호 이간시켜 배치하는 공정과, 상기 반도체구성체 상에 상층절연막을 형성하는 공정과, 상기 반도체구성체의 상기 제 1 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 제 1 개구부를 형성하고, 또한 상기 반도체구성체의 상기 제 2 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 제 2 개구부를 형성하는 공정과, 제 1 상층배선을 상기 제 1 개구부를 통해 상기 반도체구성체의 상기 제 1 주상전극에 접속시켜 형성하고, 또한 제 2 상층배선을 상기 제 2 개구부를 통해 상기 반도체구성체의 상기 제 2 주상전극에 접속시켜 형성하는 공정과, 상기 반도체구성체 사이에 있어서의 상기 상층절연막 및 상기 베이스판을 절단하여 반도체장치를 복수개 얻는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
실시형태의 양태에 의하면, 반도체구성체는 반도체기판과, 상기 반도체기판 상에 설치된 복수의 접속패드와, 상기 접속패드 중 소정 수의 접속패드를 포함하는 영역에 해당 소정 수의 접속패드에 접속되도록 설치된 공통배선과, 나머지의 상기 접속패드에 접속되어 설치된 배선과, 상기 공통배선에 접속되어 설치된 제 1 주상전극과, 상기 배선의 접속패드부에 접속되어 설치된 제 2 주상전극을 포함한다.
실시형태의 다른 양태에 의하면, 반도체 구성체의 제조방법은 복수의 접속패드가 형성된 반도체기판에 있어서, 상기 접속패드 중 공통의 전압용의 복수의 접속패드를 포함하는 영역에 공통배선을 해당 접속패드에 접속시켜 형성하고, 또한 배선을 나머지의 상기 접속패드에 접속시켜 형성하는 공정과, 상기 공통배선 상에 제 1 주상전극을 형성하고 또한 상기 배선의 접속패드부 상에 제 2 주상전극을 형성하는 공정을 포함한다.
본 발명은 배선에 전원전압 등에 의한 과대 전류가 흘러도, 해당 배선이 다 타지 않도록 할 수 있는 반도체구성체 및 그 제조방법을 제공할 수 있는 등의 효과가 있다.
본 발명의 그 밖의 이점은 하기에 기술되지만, 그 일부는 설명으로부터 명백하게 되고, 또 그 일부는 발명의 실시에 의해서 명백하게 될 것이다. 본 발명의 이점은 하기에 명시된 기구 및 조합에 의해서, 실현되고 또한 획득될 수 있다.
본 명세서에 포함되고, 그 일부를 형성하고 있는 첨부의 도면은 본 발명의 몇 개의 형태를 나타내고, 도면과 함께 상기의 일반적인 설명 및 실시형태의 상세한 설명으로, 본 발명의 원리를 나타낸다.
본 발명은 이하의 상세한 설명 및 첨부도면에 의해서, 더욱 충분하게 이해되겠지만, 이것은 오로지 설명을 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다.
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 투과 평면도.
도 2는 도 1에 나타내는 반도체장치의 적당한 부분의 단면도.
도 3은 도 1 및 도 2에 나타내는 반도체장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 10에 계속되는 공정의 단면도.
도 12는 도 11에 계속되는 공정의 단면도.
도 13은 도 12에 계속되는 공정의 단면도.
도 14는 도 13에 계속되는 공정의 단면도.
도 15는 도 14에 계속되는 공정의 단면도.
도 16은 도 15에 계속되는 공정의 단면도.
도 17은 도 16에 계속되는 공정의 단면도.
도 18은 도 17에 계속되는 공정의 단면도.
도 19는 본 발명의 제 2 실시형태로서의 반도체장치의 투과 평면도.
도 20은 도 19에 나타내는 반도체장치의 적당한 부분의 단면도.
도 21은 도 19 및 도 20에 나타내는 반도체장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 22는 도 21에 계속되는 공정의 단면도.
도 23은 도 22에 계속되는 공정의 단면도.
도 24는 도 23에 계속되는 공정의 단면도.
도 25는 도 24에 계속되는 공정의 단면도.
도 26은 도 25에 계속되는 공정의 단면도.
도 27은 도 26에 계속되는 공정의 단면도.
도 28은 도 27에 계속되는 공정의 단면도.
도 29는 도 28에 계속되는 공정의 단면도.
도 30은 도 29에 계속되는 공정의 단면도.
도 31은 도 30에 계속되는 공정의 단면도.
도 32는 도 31에 계속되는 공정의 단면도.
도 33은 도 32에 계속되는 공정의 단면도.
도 34는 도 33에 계속되는 공정의 단면도.
도 35는 도 34에 계속되는 공정의 단면도.
도 36은 도 35에 계속되는 공정의 단면도.
도 37은 도 36에 계속되는 공정의 단면도.
도 38은 본 발명의 제 3 실시형태로서의 반도체장치의 투과 평면도.
도 39는 도 38에 나타내는 반도체장치의 적당한 부분의 단면도.
도 40은 본 발명의 제 4 실시형태로서의 반도체장치의 투과 평면도.
도 41은 도 40에 나타내는 반도체장치의 적당한 부분의 단면도.
도 42는 도 40 및 도 41에 나타내는 반도체장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 43은 도 42에 계속되는 공정의 단면도.
도 44는 도 43에 계속되는 공정의 단면도.
도 45는 도 44에 계속되는 공정의 단면도.
도 46은 도 45에 계속되는 공정의 단면도.
도 47은 도 46에 계속되는 공정의 단면도.
도 48은 도 47에 계속되는 공정의 단면도.
도 49는 도 48에 계속되는 공정의 단면도.
도 50은 도 49에 계속되는 공정의 단면도.
도 51은 도 50에 계속되는 공정의 단면도.
도 52는 도 51에 계속되는 공정의 단면도.
도 53은 도 52에 계속되는 공정의 단면도.
도 54는 도 53에 계속되는 공정의 단면도.
도 55는 도 54에 계속되는 공정의 단면도.
도 56은 도 55에 계속되는 공정의 단면도.
도 57은 도 56에 계속되는 공정의 단면도.
도 58은 본 발명의 제 5 실시형태로서의 반도체장치의 투과 평면도.
도 59는 도 58에 나타내는 반도체장치의 적당한 부분의 단면도.
도 60은 본 발명의 제 6 실시형태로서의 반도체장치의 투과 평면도.
도 61은 본 발명의 제 7 실시형태로서의 반도체장치의 단면도.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 투과 평면도를 나타내고, 도 2는 도 1에 나타내는 반도체장치의 적당한 부분의 단면도를 나타낸다. 이 반도체장치는 유리포(布) 기재 에폭시 수지 등으로 이루어지는 평면 방형상(square planar shape)의 베이스판(1)을 구비하고 있다. 베이스판(1)의 상면 중앙부에는 베이스판(1)의 사이즈보다도 어느 정도 작은 사이즈의 평면 방형상의 반도체구성체(2)의 하면이 다이본드재로 이루어지는 접착층(3)을 통해 접착되어 있다.
반도체구성체(2)는 일반적으로는 CSP라 불리는 것이며, 실리콘기판(반도체기판)(4)을 구비하고 있다. 실리콘기판(4)의 하면은 접착층(3)을 통해 베이스판(1)의 상면 중앙부에 접착되어 있다. 실리콘기판(4)의 상면에는 소정 기능의 집적회로를 구성하는 소자, 예를 들면 트랜지스터, 다이오드, 저항, 콘덴서 등의 소자(도시하지 않음)가 형성되고, 그 상면 주변부에는 상기 집적회로의 각 소자에 접속된 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(5a, 5b, 5c)가 설치되어 있다.
여기서, 일예로서, 도 1에 있어서, 실리콘기판(4)상의 좌상측에 4개 배치된 부호 '5a'로 나타내는 접속패드는 공통의 전원전압용이다. 실리콘기판(4)상의 좌하측에 4개 배치된 부호 '5b'로 나타내는 접속패드는 공통의 그라운드 전압용이다. 실리콘기판(4)상의 우상측 및 우하측에 각각 4개씩 배치된 부호 '5c'로 나타내는 접속패드는 그 이외의 통상 전압용이다. 여기서, 도 2에 있어서, 그라운드 전압용의 접속패드(5b) 및 그에 관련된 부분에 대해서는 전원전압용의 접속패드(5a) 및 그에 관련된 부분과 대략 마찬가지이므로, 괄호를 붙여 나타낸다.
실리콘기판(4)의 주변부 및 접속패드(5a, 5b, 5c)의 중앙부를 제외한 실리콘기판(4)의 상면에는 산화실리콘 등으로 이루어지는 패시베이션막(절연막)(6)이 설치되고, 접속패드(5a, 5b, 5c)의 중앙부는 패시베이션막(6)에 설치된 개구부(7a, 7b, 7c)를 통해 노출되어 있다. 패시베이션막(6)의 상면에는 폴리이미드계 수지 등으로 이루어지는 보호막(절연막)(8)이 설치되어 있다. 패시베이션막(6)의 개구부(7a, 7b, 7c)에 대응하는 부분에 있어서의 보호막(8)에는 개구부(9a, 9b, 9c)가 설치되어 있다.
보호막(8)의 상면에는 배선(10a, 10b, 10c)이 설치되어 있다. 배선(10a, 10b, 10c)은 보호막(8)의 상면에 설치된 구리 등으로 이루어지는 하지 금속층(foundation metal layer)(11a, 11b, 11c)과, 하지 금속층(11)의 상면에 설치된 구리로 이루어지는 상부금속층(12a, 12b, 12c)의 2층 구조로 되어 있다.
이 경우, 도 1에 나타내는 바와 같이, 부호 '10a'로 나타내는 배선(공통배선)은 실리콘기판(4)상의 좌상측에 있어서, 4개의 전원전압용의 접속패드(5a)를 포함하는 평면 방형상의 영역에 연속형상(solidly)으로 배치된 것으로 이루어지고, 패시베이션막(6) 및 보호막(8)의 개구부(7a, 9a)를 통해 4개의 전원전압용의 접속패드(5a)의 모두에 접속되어 있다.
부호 '10b'로 나타내는 배선(공통배선)은 실리콘기판(4)상의 좌하측에 있어서, 4개의 그라운드전압용의 접속패드(5b)를 포함하는 평면 방형상의 영역에 연속형상으로 배치된 것으로 이루어지고, 패시베이션막(6) 및 보호막(8)의 개구부(7b, 9b)를 통해 4개의 그라운드전압용의 접속패드(5b)의 모두에 접속되어 있다.
부호 '10c'로 나타내는 배선은 실리콘기판(4)상의 우측의 영역에 배치되고, 패시베이션막(6) 및 보호막(8)의 개구부(7c, 9c)를 통해 통상 전압용의 접속패드 (5c)에 접속된 접속부(10c-1), 평면 원형상의 접속패드부(10c-2) 및 그 사이의 둘러침선부(10c-3)를 갖는 것으로 이루어져 있다.
부호 '10a'로 나타내는 평면 방형상의 배선의 상면의 주변부 이외의 영역에는 구리로 이루어지는 평면 방형상의 주상전극(공통 주상전극ㆍ제 1 주상전극)(13a)이 배선(10a)과 마찬가지로 연속형상으로 설치되어 있다. 부호 '10b'로 나타내는 평면 방형상의 배선의 상면의 주변부 이외의 영역에는 구리로 이루어지는 평면 방형상의 주상전극(공통 주상전극ㆍ제 1 주상전극)(13b)이 배선(10b)과 마찬가지로 연속형상으로 설치되어 있다. 부호 '10c'로 나타내는 배선의 접속패드부(10c-2)의 상면에는 구리로 이루어지는 평면 원형상의 주상전극(제 2 주상전극)(13c)이 설치되어 있다. 여기서, 도 1에 나타내는 바와 같이, 8개의 평면 원형상의 주상전극(13c)은 매트릭스형상으로 배치되어 있다.
배선(10a, 10b, 10c)을 포함하는 보호막(8)의 상면에 있어서 주상전극(13a, 13b, 13c)의 주위에는 에폭시계 수지 등으로 이루어지는 밀봉막(14)이 설치되어 있다. 주상전극(13a, 13b, 13c)은 그 상면이 밀봉막(14)의 상면과 면일치 내지 수 ㎛ 낮아지도록 설치되어 있다. 이상으로, 반도체구성체(2)의 구조에 대한 설명을 종료한다.
반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에는 방형 프레임형상의 절연층(21)이 설치되어 있다. 절연층(21)은 예를 들면, 에폭시계 수지 등의 열경화성 수지 중에 실리카 풀러(silica fuller) 등의 무기재료로 이루어지는 보강재를 분산시킨 것, 혹은 에폭시계 수지 등의 열경화성 수지만으로 이루어져 있다.
반도체구성체(2) 및 절연층(21)의 상면에는 상층절연막(22)이 설치되어 있다. 상층절연막(22)은 예를 들면, 유리포 등의 기재에 에폭시계 수지 등의 열경화성 수지를 함침시킨 것, 혹은 에폭시계 수지 등의 열경화성 수지만으로 이루어져 있다. 반도체구성체(2)의 평면 방형상의 주상전극(13a, 13b)의 상면의 각 소정의 9개소에 대응하는 부분에 있어서의 상층절연막(22)에는 평면 원형상의 개구부(제 1 개구부)(23a, 23b)가 설치되어 있다. 반도체구성체(2)의 평면 원형상의 주상전극(13c)의 상면 중앙부에 대응하는 부분에 있어서의 상층절연막(22)에는 평면 원형상의 개구부(제 2 개구부)(23c)가 설치되어 있다.
이 경우, 개구부(23a, 23b)의 평면 형상은 개구부(23c)의 평면 형상과 동일하게 되어 있다. 또, 개구부(23a, 23b)의 수는 각각 9개이며, 반도체구성체(2)의 전원전압용 및 그라운드전압용의 접속패드(5a, 5b)의 수(4개)보다도 많게 되어 있다.
상층절연막(22)의 상면에는 상층배선(24a, 24b, 24c)이 설치되어 있다. 상층배선(24a, 24b, 24c)은 상층절연막(22)의 상면에 설치된 구리 등으로 이루어지는 하지 금속층(25a, 25b, 25c)과, 하지 금속층(25a, 25b, 25c)의 상면에 설치된 구리로 이루어지는 상부금속층(26a, 26b, 26c)의 2층 구조로 되어 있다.
이 경우, 도 1에 나타내는 바와 같이, 부호 '24a'로 나타내는 상층배선(공통 상층배선ㆍ제 1 상층배선)은 상층절연막(22)상의 좌상측에 있어서, 상층절연막 (22)의 9개의 개구부(23a)를 포함하는 영역에 연속형상으로 배치되고, 상층절연막 (22)의 9개의 개구부(23a)의 모두를 통해 반도체구성체(2)의 평면 방형상의 전원전압용의 주상전극(13a)의 상면의 소정의 9개소에 접속되어 있다.
부호 '24b'로 나타내는 상층배선(공통 상층배선ㆍ제 1 상층배선)은 상층절연막(22)상의 좌하측에 있어서, 상층절연막(22)의 9개의 개구부(23b)를 포함하는 영역에 연속형상으로 배치되고, 상층절연막(22)의 9개의 개구부(23b)의 모두를 통해 반도체구성체(2)의 평면 방형상의 그라운드전압용의 주상전극(13b)의 상면의 소정의 9개소에 접속되어 있다.
부호 '24c'로 나타내는 상층배선(제 2 상층배선)은 반도체구성체(2)의 부호 '10c'로 나타내는 배선과 마찬가지로, 접속부, 접속패드부 및 그 사이의 둘러침선부를 갖는 것으로 이루어지고, 상층절연막(22)의 개구부(23c)를 통해 반도체구성체(2)의 평면 원형상의 주상전극(13c)의 상면 중앙부에 접속되어 있다.
상층배선(24a, 24b, 24c)을 포함하는 상층절연막(22)의 상면에는 솔더 레지스트 등으로 이루어지는 오버코트막(27)이 설치되어 있다. 상층배선(24a, 24b)의 주변부의 각 소정의 4개소에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부 (28a, 28b)가 설치되어 있다. 상층배선(24c)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부(28c)가 설치되어 있다.
오버코트막(27)의 개구부(28a, 28b, 28c)내 및 그 위쪽에는 땜납 볼(29a, 29b, 29c)이 상층배선(24a, 24b, 24c)에 접속되어 설치되어 있다. 이 경우, 도 1에 나타내는 바와 같이, 땜납 볼(29a, 29b, 29c)은 반도체구성체(2)의 주위에만 배치되어 있다. 또, 땜납 볼(29a, 29b)의 수는 각각 4개이며, 반도체구성체(2)의 전원전압용 및 그라운드전압용의 접속패드(5a, 5b)의 수(4개)와 동일하게 되어 있다.
이상과 같이, 이 반도체장치에서는 반도체구성체(2)의 전원전압용의 배선 (10a) 및 그라운드전압용의 배선(10b)을 평면 방형상의 연속형상으로 하고, 각각 4개의 접속패드(5a, 5b)의 모두에 접속시키고 있으므로, 전원전압용의 배선(10a) 및 그라운드전압용의 배선(10b)에 과대 전류가 흘러도, 이들 배선(10a, 10b)이 다 타지 않도록 할 수 있다.
또, 반도체구성체(2)의 전원전압용의 주상전극(13a) 및 그라운드전압용의 주상전극(13b)을 연속형상으로 하고 있으므로, 해당 주상전극(13a, 13b)을 저저항화할 수 있으며, 더 나아가서는 전류용량을 향상시킬 수 있다. 또, 전원전압용의 상층배선(24a) 및 그라운드전압용의 상층배선(24b)을 연속형상으로 하고 있으므로, 해당 상층배선(24a, 24b)을 저저항화할 수 있으며, 더 나아가서는 전류용량을 향상시킬 수 있다.
또한, 반도체구성체(2)의 전원전압용 및 그라운드전압용의 주상전극(13a, 13b)상에 있어서의 상층절연막(22)에 각각 전원전압용 및 그라운드전압용의 접속패드(5a, 5b)의 수(각 4개)보다도 많은 수(각 9개)의 개구부(23a, 23b)를 설치하고 있으므로, 해당 개구부(23a, 23b)의 부분에 있어서의 접속부분을 전체적으로 저저항화할 수 있으며, 더 나아가서는 전류용량을 가일층 향상시킬 수 있다.
여기서, 이 반도체장치의 일부의 치수에 대해 설명한다. 베이스판(1)의 사이즈는 3×3㎜이다. 반도체구성체(2)의 사이즈는 2×2㎜이다. 반도체구성체(2)의 배선(10c)의 둘러침선부(10c-3)의 선 폭은 20㎛이다. 반도체구성체(2)의 평면 원형상의 주상전극(13c)의 직경은 0.2㎜, 피치는 0.4㎜이다. 상층절연막(22)의 개구부(23a, 23b, 23c)의 직경은 100㎛이다. 땜납 볼(29a, 29b, 29c)의 직경은 0.3㎜, 피치는 0.65㎜이다.
다음에, 이 반도체장치의 제조방법의 일예에 대해서 설명하는데, 우선, 반도체구성체(2)의 제조방법의 일예에 대해 설명한다. 이 경우, 그라운드전압용의 접속패드(5b) 및 그에 관련된 부분에 대해서는 전원전압용의 접속패드(5a) 및 그에 관련된 부분과 거의 마찬가지이므로, 그 설명은 생략한다.
우선, 도 3에 나타내는 바와 같이, 웨이퍼 상태의 실리콘기판(이하, 반도체웨이퍼(31)라 함)의 상면에 접속패드(5a, 5c), 패시베이션막(6) 및 보호막(8)이 형성되고, 접속패드(5a, 5c)의 중앙부가 패시베이션막(6)의 개구부(7a, 7c) 및 보호막(8)의 개구부(9a, 9c)를 통해 노출된 것을 준비한다.
이 경우, 반도체웨이퍼(31)의 두께는 도 2에 나타내는 실리콘기판(4)의 두께보다도 두껍게 되어 있다. 또한, 도 3에 있어서, 부호 '32'로 나타내는 영역은 다이싱 스트리트이다. 그리고, 다이싱 스트리트(32) 및 그 양측에 대응하는 부분에 있어서의 패시베이션막(6) 및 보호막(8)은 제거되어 있다.
다음에, 도 4에 나타내는 바와 같이, 패시베이션막(6)의 개구부(7a, 7c) 및 보호막(8)의 개구부(9a, 9c)를 통해 노출된 접속패드(5a, 5c)의 상면을 포함하는 보호막(8)의 상면 전체에 하지 금속층(33)을 형성한다. 이 경우, 하지 금속층(33)은 무전해 도금에 의해 형성된 구리층뿐이어도 좋고, 또 스퍼터에 의해 형성된 구리층뿐이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층 상에 스퍼터에 의해 구리층을 형성한 것이라도 좋다.
다음에, 하지 금속층(33)의 상면에 포지티브형의 액상 레지스트로 이루어지는 도금 레지스트막(34)을 패턴 형성한다. 이 경우, 상부금속층(12a, 12c) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(34)에는 개구부(35a, 35c)가 형성되어 있다. 다음에, 하지 금속층(33)을 도금 전류로로 한 구리의 전해 도금을 실행하면, 도금 레지스트막(34)의 개구부(35a, 35c)내의 하지 금속층(33)의 상면에 상부금속층(12a, 12c)이 형성된다. 다음에, 도금 레지스트막(34)을 박리한다.
다음에, 도 5에 나타내는 바와 같이, 하지 금속층(33)의 상면에 네가티브형의 드라이 필름 레지스트로 이루어지는 도금 레지스트막(36)을 패턴 형성한다. 이 경우, 상부금속층(12a)의 주변부를 제외한 부분(주상전극(13a) 형성영역) 및 상부금속층(12c)의 접속패드부(주상전극(13c) 형성영역)에 대응하는 부분에 있어서의 도금 레지스트막(36)에는 개구부(37a, 37c)가 형성되어 있다.
다음에, 하지 금속층(33)을 도금 전류로로 한 구리의 전해 도금을 실행하면, 도금 레지스트막(36)의 개구부(37a)내의 상부금속층(12a)의 상면에 주상전극(13a)이 형성되고, 또한 도금 레지스트막(36)의 개구부(37c)내의 상부금속층(12c)의 접속패드부 상면에 주상전극(13c)이 형성된다. 다음에, 도금 레지스트막(36)을 박리한다.
다음에, 상부금속층(12a, 12c)을 마스크로 해서 해당 상부금속층(12a, 12c) 아래 이외의 영역에 있어서의 하지 금속층(33)을 에칭해서 제거하면, 도 6에 나타내는 바와 같이, 상부금속층(12a, 12c) 아래에만 하지 금속층(11a, 11c)이 잔존된다. 이 상태에서는 상부금속층(12a, 12c)과 그 아래에 잔존된 하지 금속층(11a, 11c)에 의해, 2층 구조의 배선(10a, 10c)이 형성되어 있다.
다음에, 도 7에 나타내는 바와 같이, 다이싱 스트리트(32) 및 그 양측에 있어서의 반도체웨이퍼(31)의 상면과 배선(10a, 10c) 및 주상전극(13a, 13c)을 포함하는 보호막(8)의 상면에 스핀코트법 등에 의해 에폭시계 수지 등으로 이루어지는 밀봉막(14)을 그 두께가 주상전극(13a, 13c)의 높이보다도 약간 두꺼워지도록 형성한다. 따라서, 이 상태에서는 주상전극(13a, 13c)의 상면은 밀봉막(14)에 의해서 덮여 있다.
다음에, 밀봉막(14)의 상면측을 적절히 연삭하고, 도 8에 나타내는 바와 같이, 주상전극(13a, 13c)의 상면을 노출시키고 또한 이 노출된 주상전극 (13a, 13c)의 상면을 포함하는 밀봉막(14)의 상면을 평탄화한다. 다음에, 도 9에 나타내는 바와 같이, 반도체웨이퍼(31)의 하면측을 적절히 연삭하고, 반도체웨이퍼(31)의 두께를 얇게 한다.
다음에, 도 10에 나타내는 바와 같이, 반도체웨이퍼(31)의 하면에 접착층(3)을 접착한다. 접착층(3)은 에폭시계 수지 등의 다이본드재로 이루어지는 것이며, 가열 가압에 의해, 반경화된 상태에서 반도체웨이퍼(31)의 하면에 고착된다. 다음에, 도 11에 나타내는 바와 같이, 밀봉막(14), 반도체웨이퍼(31) 및 접착층(3)을 다이싱 스트리트(32)를 따라 절단하면, 하면에 접착층(3)을 갖는 반도체구성체(2)가 복수개 얻어진다.
다음에, 도 11에 나타내는 반도체구성체(2)를 이용하여 도 2에 나타내는 반도체장치를 제조하는 경우의 일예에 대해 설명한다. 이 경우에도, 그라운드전압용의 접속패드(5b)에 관련된 부분에 대해서는 전원전압용의 접속패드(5a)에 관련된 부분과 거의 마찬가지이므로, 그 설명은 생략한다.
우선, 도 12에 나타내는 바와 같이, 도 2에 나타내는 완성된 반도체장치를 복수개 형성하는 것이 가능한 면적을 갖는 유리포 기재 에폭시 수지 등으로 이루어지는 베이스판(1)을 준비한다. 베이스판(1)은 한정하는 의미는 아니지만, 예를 들면, 평면 방형상이다. 또한, 도 12에 있어서, 부호 '41'로 나타내는 영역은 개편화(個片化)하기 위한 절단라인에 대응하는 영역이다.
다음에, 베이스판(1)의 상면의 복수의 반도체구성체 배치영역에 복수의 반도체구성체(2)의 실리콘기판(4)의 하면에 고착된 접착층(3)을 상호 이간시켜 접착한다. 여기서의 접착은 가열 가압에 의해, 접착층(3)을 본경화시킨다.
다음에, 도 13에 나타내는 바와 같이, 반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에 격자형상의 절연층 형성용 시트(21a)를 핀 등으로 위치 결정하면서 배치한다. 격자형상의 절연층 형성용 시트(21a)는 예를 들면, 에폭시계 수지 등의 열경화성 수지 중에 보강재를 분산시키고, 열경화성 수지를 반경화 상태로 하여 시트형상으로 이루고, 펀칭 등에 의해, 복수의 방형상의 개구부를 형성한 것이다.
다음에, 반도체구성체(2) 및 절연층 형성용 시트(21a)의 상면에 상층절연막 형성용 시트(22a)를 배치한다. 상층절연막 형성용 시트(22a)는 예를 들면, 유리포 등에 에폭시계 수지 등의 열경화성 수지를 함침시키고, 열경화성 수지를 반경화 상태로 하여 시트형상으로 이룬 것이다.
다음에, 한 쌍의 가열가압판(42, 43)을 이용해서 상하로부터 절연층 형성용 시트(21a) 및 상층절연막 형성용 시트(22a)를 가열 가압한다. 그리고, 그 후의 냉각에 의해, 반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에 방형 프레임 형상의 절연층(21)이 형성되고, 또, 반도체구성체(2) 및 절연층(21)의 상면에 상층절연막(22)이 형성된다. 이 경우, 상층절연막(22)의 상면은 상측의 가열가압판(42)의 하면에 의해서 꽉 눌려지기 때문에, 평탄면으로 된다.
다음에, 도 14에 나타내는 바와 같이, 레이저 빔을 조사하는 레이저가공에 의해, 반도체구성체(2)의 주상전극(13a)의 상면의 소정의 9개소에 대응하는 부분에 있어서의 상층절연막(22)에 개구부(23a)를 형성하고, 또한 반도체구성체(2)의 주상전극(13c)의 상면 중앙부에 대응하는 부분에 있어서의 상층절연막(22)에 개구부(23c)를 형성한다.
다음에, 도 15에 나타내는 바와 같이, 상층절연막(22)의 개구부(23a, 23c)를 통해 노출된 반도체구성체(2)의 주상전극(13a, 13c)의 상면을 포함하는 상층절연막(22)의 상면 전체에 하지 금속층(44)을 형성한다. 이 경우에도, 하지 금속층(44)은 무전해 도금에 의해 형성된 구리층뿐이라도 좋고, 또 스퍼터에 의해 형성된 구리층뿐이라도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층 상에 스퍼터에 의해 구리층을 형성한 것이라도 좋다.
다음에, 하지 금속층(44)의 상면에 도금 레지스트막(45)을 패턴 형성한다. 이 경우, 상부금속층(26a, 26c) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(45)에는 개구부(46a, 46c)가 형성되어 있다. 다음에, 하지 금속층(44)을 도금 전류로로 한 구리의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(45)의 개구부(46a, 46c)내의 하지 금속층(44)의 상면에 상부금속층(26a, 26c)을 형성한다.
다음에, 도금 레지스트막(45)을 박리하고, 이어서, 상부금속층(26a, 26c)을 마스크로 해서 해당 상부금속층(26a, 26c) 아래 이외의 영역에 있어서의 하지 금속층(44)을 에칭해서 제거하면, 도 16에 나타내는 바와 같이, 상부금속층(26a, 26c)아래에만 하지 금속층(25a, 25c)이 잔존된다. 이 상태에서는 상부금속층(26a, 26c) 및 그 아래에 잔존된 하지 금속층(25a, 25c)에 의해, 상층배선(24a, 24c)이 형성되어 있다.
다음에, 도 17에 나타내는 바와 같이, 상층배선(24a, 24c)을 포함하는 상층절연막(22)의 상면에, 스크린인쇄법이나 스핀코트법 등에 의해, 솔더 레지스트 등으로 이루어지는 오버코트막(27)을 형성한다. 이 경우, 상층배선(24a)의 상면의 소정의 4개소 및 상층배선(24c)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부(28a, 28c)가 형성되어 있다.
다음에, 오버코트막(27)의 개구부(28a, 28c)내 및 그 위쪽에 땜납 볼(29a, 29c)을 상층배선(24a)의 상면의 소정의 4개소 및 상층배선(24c)의 접속패드부에 접속시켜 형성한다. 다음에, 도 18에 나타내는 바와 같이, 상호 인접하는 반도체구성체(2) 사이에 있어서의 절단라인(41)을 따라, 오버코트막(27), 상층절연막(22), 절연층(21) 및 베이스판(1)을 절단하면, 도 2에 나타내는 반도체장치가 복수개 얻어진다.
(제 2 실시형태)
도 19는 본 발명의 제 2 실시형태로서의 반도체장치의 투과 평면도를 나타내고, 도 20은 도 19에 나타내는 반도체장치의 적당한 부분의 단면도를 나타낸다. 이 반도체장치는 유리포 기재 에폭시 수지 등으로 이루어지는 평면 방형상의 베이스판(1)을 구비하고 있다. 베이스판(1)의 상면 중앙부에는 베이스판(1)의 사이즈보다도 어느 정도 작은 사이즈의 평면 방형상의 반도체구성체(2)의 하면이 다이본드재로 이루어지는 접착층(3)을 통해 접착되어 있다.
반도체구성체(2)는 일반적으로는 CSP라 불리는 것이며, 실리콘기판(반도체기판)(4)을 구비하고 있다. 실리콘기판(4)의 하면은 접착층(3)을 통해 베이스판(1)의 상면 중앙부에 접착되어 있다. 실리콘기판(4)의 상면에는 소정 기능의 집적회로를 구성하는 소자, 예를 들면 트랜지스터, 다이오드, 저항, 콘덴서 등의 소자(도시하지 않음)가 형성되고, 그 상면 주변부에는 상기 집적회로의 각 소자에 접속된 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(5a, 5b, 5c)가 설치되어 있다.
여기서, 일예로서, 도 19에 있어서, 실리콘기판(4)상의 좌상측에 4개 배치된 부호 '5a'로 나타내는 접속패드는 공통의 전원전압용이다. 실리콘기판(4)상의 좌하측에 4개 배치된 부호 '5b'로 나타내는 접속패드는 공통의 그라운드전압용이다. 실리콘기판(4)상의 우상측 및 우하측에 각각 4개씩 배치된 부호 '5c'로 나타내는 접속패드는 그 이외의 통상 전압용이다. 여기서, 도 20에 있어서, 그라운드전압용의 접속패드(5b) 및 그에 관련된 부분에 대해서는 전원전압용의 접속패드(5a) 및 그에 관련된 부분과 거의 마찬가지이므로, 괄호를 붙여 나타낸다.
실리콘기판(4)의 주변부 및 접속패드(5a, 5b, 5c)의 중앙부를 제외한 실리콘기판(4)의 상면에는 산화실리콘 등으로 이루어지는 패시베이션막(절연막)(6)이 설치되고, 접속패드(5a, 5b, 5c)의 중앙부는 패시베이션막(6)에 설치된 개구부(7a, 7b, 7c)를 통해 노출되어 있다. 패시베이션막(6)의 상면에는 폴리이미드계 수지 등으로 이루어지는 보호막(절연막)(8)이 설치되어 있다. 패시베이션막(6)의 개구부(7a, 7b, 7c)에 대응하는 부분에 있어서의 보호막(8)에는 개구부(9a, 9b, 9c)가 설치되어 있다.
보호막(8)의 상면에는 배선(10a, 10b, 10c)이 설치되어 있다. 배선(10a, 10b, 10c)은 보호막(8)의 상면에 설치된 구리 등으로 이루어지는 하지 금속층 (11a, 11b, 11c)과, 하지 금속층(11a, 11b, 11c)의 상면에 설치된 구리로 이루어지는 상부금속층(12a, 12b, 12c)의 2층 구조로 되어 있다.
이 경우, 도 19에 나타내는 바와 같이, 부호 '10a'로 나타내는 배선(공통배선)은 실리콘기판(4)상의 좌상측에 있어서, 4개의 전원전압용의 접속패드(5a)를 포함하는 평면 방형상의 영역에 연속형상으로 배치된 것으로 이루어지고, 패시베이션막(6) 및 보호막(8)의 개구부(7a, 9a)를 통해 4개의 전원전압용의 접속패드(5a)의 모두에 접속되어 있다.
부호 '10b'로 나타내는 배선(공통배선)은 실리콘기판(4)상의 좌하측에 있어서, 4개의 그라운드전압용의 접속패드(5b)를 포함하는 평면 방형상의 영역에 연속형상으로 배치된 것으로 이루어지고, 패시베이션막(6) 및 보호막(8)의 개구부(7b, 9b)를 통해 4개의 그라운드전압용의 접속패드(5b)의 모두에 접속되어 있다.
부호 '10c'로 나타내는 배선은 실리콘기판(4)상의 우측의 영역에 배치되고, 패시베이션막(6) 및 보호막(8)의 개구부(7c, 9c)를 통해 통상 전압용의 접속패드 (5c)에 접속된 접속부(10c-1), 평면 원형상의 접속패드부(10c-2) 및 그 사이의 둘러침선부(10c-3)를 갖는 것으로 이루어져 있다.
부호 '10a'로 나타내는 평면 방형상의 배선의 상면의 소정의 4개소에는 구리로 이루어지는 평면 원형상의 주상전극(공통 주상전극ㆍ제 1 주상전극)(13a)이 설치되어 있다. 부호 '10b'로 나타내는 평면 방형상의 배선의 상면의 소정의 4개소에는 구리로 이루어지는 평면 원형상의 주상전극(공통주상전극ㆍ제 1 주상전극)(13b)이 설치되어 있다. 부호 '10c'로 나타내는 배선의 접속패드부(10c-2)의 상면에는 구리로 이루어지는 평면 원형상의 주상전극(제 2 주상전극)(13c)이 설치되어 있다.
여기서, 주상전극(13a, 13b)의 각 개수는 전원전압용 및 그라운드전압용의 접속패드(5a, 5b)의 각 개수와 동일하게 되어 있다. 또, 주상전극(13a, 13b)은 주상전극(13c)과 동일 형상으로 되어 있다. 또한, 도 19에 나타내는 바와 같이, 합계 16개의 주상전극(13a, 13b, 13c)은 매트릭스형상으로 배치되어 있다.
배선(10a, 10b, 10c)을 포함하는 보호막(8)의 상면에 있어서 주상전극(13a, 13b, 13c)의 주위에는 에폭시계 수지 등으로 이루어지는 밀봉막(14)이 설치되어 있다. 주상전극(13a, 13b, 13c)은 그 상면이 밀봉막(14)의 상면과 면일치 내지 수 ㎛ 낮아지도록 설치되어 있다. 이상으로, 반도체구성체(2)의 구조에 대한 설명을 종료한다.
반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에는 방형 프레임형상의 절연층(21)이 설치되어 있다. 절연층(21)은 예를 들면, 에폭시계 수지 등의 열경화성 수지 속에 실리카 풀러 등의 무기재료로 이루어지는 보강재를 분산시킨 것, 혹은 에폭시계 수지 등의 열경화성 수지만으로 이루어져 있다.
반도체구성체(2) 및 절연층(21)의 상면에는 상층절연막(22)이 설치되어 있다. 상층절연막(22)은 예를 들면, 유리포 등의 기재에 에폭시계 수지 등의 열경화성 수지를 함침시킨 것, 혹은 에폭시계 수지 등의 열경화성 수지만으로 이루어져 있다.
반도체구성체(2)의 각 4개의 주상전극(13a, 13b)을 포함하는 평면 방형상의 영역에 대응하는 부분에 있어서의 상층절연막(22)에는 평면 방형상의 개구부(제 1 개구부)(23a, 23b)가 설치되어 있다. 반도체구성체(2)의 주상전극(13c)의 상면 중앙부에 대응하는 부분에 있어서의 상층절연막(22)에는 평면 원형상의 개구부(제 2 개구부)(23c)가 설치되어 있다.
상층절연막(22)의 상면에는 상층배선(24a, 24b, 24c)이 설치되어 있다. 상층배선(24a, 24b, 24c)은 상층절연막(22)의 상면에 설치된 구리 등으로 이루어지는 하지 금속층(25a, 25b, 25c)과, 하지 금속층(25a, 25b, 25c)의 상면에 설치된 구리로 이루어지는 상부금속층(26a, 26b, 26c)의 2층 구조로 되어 있다.
이 경우, 도 19에 나타내는 바와 같이, 부호 '24a'로 나타내는 상층배선(공통 상층배선ㆍ제 1 상층배선)은 상층절연막(22)상의 좌상측에 있어서, 상층절연막 (22)의 평면 방형상의 개구부(23a)를 포함하는 영역에 연속형상으로 배치되고, 상층절연막(22)의 1개의 평면 방형상의 개구부(23a)를 통해 반도체구성체(2)의 4개의 전원전압용의 주상전극(13a)의 모든 상면에 접속되어 있다. 여기서, 상층배선(24a)은 상층절연막(22)의 개구부(23a)내에 있어서, 반도체구성체(2)의 4개의 주상전극(13a)의 상면 및 그 주위에 있어서의 밀봉막(14)의 상면에 설치되어 있다.
부호 '24b'로 나타내는 상층배선(공통 상층배선ㆍ제 1 상층배선)은 상층절연막(22)상의 좌하측에 있어서, 상층절연막(22)의 평면 방형상의 개구부(23b)를 포함하는 영역에 연속형상으로 배치되고, 상층절연막(22)의 1개의 평면 방형상의 개구부(23b)를 통해 반도체구성체(2)의 4개의 그라운드전압용의 주상전극(13b)의 모든 상면에 접속되어 있다. 이 경우에도, 상층배선(24b)은 상층절연막(22)의 개구부(23b)내에 있어서, 반도체구성체(2)의 4개의 주상전극(13b)의 상면 및 그 주위에 있어서의 밀봉막(14)의 상면에 설치되어 있다.
부호 '24c'로 나타내는 상층배선(제 2 상층배선)은 반도체구성체(2)의 부호 '10c'로 나타내는 배선과 마찬가지로, 접속부, 접속패드부 및 그 사이의 둘러침선부를 갖는 것으로 이루어지고, 상층절연막(22)의 평면 원형상의 개구부(23c)를 통해 반도체구성체(2)의 주상전극(13c)의 상면 중앙부에 접속되어 있다. 여기서, 도 20에 나타내는 바와 같이, 상층배선(24a, 24b, 24c)의 상면은 면일치로 되어 있다.
상층배선(24a, 24b, 24c)을 포함하는 상층절연막(22)의 상면에는 솔더 레지스트 등으로 이루어지는 오버코트막(27)이 설치되어 있다. 상층배선(24a, 24b)의 주변부의 각 소정의 4개소에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부 (28a, 28b)가 설치되어 있다. 상층배선(24c)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부(28c)가 설치되어 있다.
오버코트막(27)의 개구부(28a, 28b, 28c)내 및 그 위쪽에는 땜납 볼(29a, 29b, 29c)이 상층배선(24a, 24b, 24c)에 접속되어 설치되어 있다. 이 경우, 도 19에 나타내는 바와 같이, 땜납 볼(29a, 29b, 29c)은 반도체구성체(2)의 주위에만 배치되어 있다. 또, 땜납 볼(29a, 29b)의 수는 각각 4개이며, 반도체구성체(2)의 전원전압용 및 그라운드전압용의 접속패드(5a, 5b)의 수(4개)와 동일하게 되어 있다.
이상과 같이, 이 반도체장치에서는 반도체구성체(2)의 전원전압용의 배선 (10a) 및 그라운드전압용의 배선(10b)을 평면 방형상의 연속형상으로 하고, 각각 4개의 접속패드(5a, 5b)의 모두에 접속시키고 있으므로, 전원전압용의 배선(10a) 및 그라운드전압용의 배선(10b)에 과대 전류가 흘러도, 이들 배선(10a, 10b)이 다 타지 않도록 할 수 있다.
또, 반도체구성체(2)의 각 4개의 전원전압용 및 그라운드전압용의 주상전극(13a, 13b)에 대응하는 부분에 있어서의 상층절연막(22)에 각각 1개의 평면 방형상의 개구부(23a, 23b)를 설치하고, 상층절연막(22)상에 연속형상의 상층배선 (24a, 24b)을 상층절연막(22)의 개구부(23a, 23b)를 통해 반도체구성체(2)의 각 4개의 주상전극(13a, 13b)의 모두에 접속시켜 설치하고 있으므로, 상층절연막(22)의 개구부(23a, 23b)의 부분을 저저항화할 수 있으며, 더 나아가서는 전류용량을 향상시킬 수 있다.
여기서, 이 반도체장치의 일부의 치수에 대해 설명한다. 베이스판(1)의 사이즈는 3×3㎜이다. 반도체구성체(2)의 사이즈는 2×2㎜이다. 반도체구성체(2)의 배선(10c)의 둘러침선부(10c-3)의 선 폭은 20㎛이다. 반도체구성체(2)의 주상전극(13a, 13b, 13c)의 직경은 0.2㎜, 피치는 0.4㎜이다. 상층절연막(22)의 평면 원형상의 개구부(23c)의 직경은 100㎛이다. 땜납 볼(29a, 29b, 29c)의 직경은 0.3㎜, 피치는 0.65㎜이다.
다음에, 이 반도체장치의 제조방법의 일예에 대해서 설명하는데, 우선, 반도체구성체(2)의 제조방법의 일예에 대해 설명한다. 이 경우, 그라운드전압용의 접속패드(5b) 및 그에 관련된 부분에 대해서는 전원전압용의 접속패드(5a) 및 그에 관련된 부분과 거의 마찬가지이므로, 그 설명은 생략한다.
우선, 도 21에 나타내는 바와 같이, 웨이퍼 상태의 실리콘기판(이하, 반도체웨이퍼(31)라 함)의 상면에 접속패드(5a, 5c), 패시베이션막(6) 및 보호막(8)이 형성되고, 접속패드(5a, 5c)의 중앙부가 패시베이션막(6)의 개구부(7a, 7c) 및 보호막(8)의 개구부(9a, 9c)를 통해 노출된 것을 준비한다.
이 경우, 반도체웨이퍼(31)의 두께는 도 20에 나타내는 실리콘기판(4)의 두께보다도 두껍게 되어 있다. 또한, 도 21에 있어서, 부호 '32'로 나타내는 영역은 다이싱 스트리트이다. 그리고, 다이싱 스트리트(32) 및 그 양측에 대응하는 부분에 있어서의 패시베이션막(6) 및 보호막(8)은 제거되어 있다.
다음에, 도 22에 나타내는 바와 같이, 패시베이션막(6)의 개구부(7a, 7c) 및 보호막(8)의 개구부(9a, 9c)를 통해 노출된 접속패드(5a, 5c)의 상면을 포함하는 보호막(8)의 상면 전체에 하지 금속층(33)을 형성한다. 이 경우, 하지 금속층(33)은 무전해 도금에 의해 형성된 구리층뿐이라도 좋고, 또 스퍼터에 의해 형성된 구리층뿐이라도 좋으며, 또한, 스퍼터에 의해 형성된 티탄 등의 박막층 상에 스퍼터에 의해 구리층을 형성한 것이라도 좋다.
다음에, 하지 금속층(33)의 상면에 포지티브형의 액상 레지스트로 이루어지는 도금 레지스트막(34)을 패턴 형성한다. 이 경우, 상부금속층(12a, 12c) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(34)에는 개구부(35a, 35c)가 형성되어 있다. 다음에, 하지 금속층(33)을 도금 전류로로 한 구리의 전해 도금을 실행하면, 도금 레지스트막(34)의 개구부(35a, 35c)내의 하지 금속층(33)의 상면에 상부금속층(12a, 12c)이 형성된다. 다음에, 도금 레지스트막(34)을 박리한다.
다음에, 도 23에 나타내는 바와 같이, 하지 금속층(33)의 상면에 네가티브형의 드라이 필름 레지스트로 이루어지는 도금 레지스트막(36)을 패턴 형성한다. 이 경우, 상부금속층(12a)의 소정의 4개소(주상전극(13a) 형성영역) 및 상부금속층(12c)의 접속패드부(주상전극(13c) 형성영역)에 대응하는 부분에 있어서의 도금 레지스트막(36)에는 개구부(37a, 37c)가 형성되어 있다.
다음에, 하지 금속층(33)을 도금 전류로로 한 구리의 전해 도금을 실행하면, 도금 레지스트막(36)의 개구부(37a)내의 상부금속층(12a)의 상면에 주상전극(13a)이 형성되고, 또한 도금 레지스트막(36)의 개구부(37c)내의 상부금속층 12c)의 접속패드부 상면에 주상전극(13c)이 형성된다. 다음에, 도금 레지스트막(36)을 박리한다.
다음에, 상부금속층(12a, 12c)을 마스크로 해서 해당 상부금속층(12a, 12c) 아래 이외의 영역에 있어서의 하지 금속층(33)을 에칭해서 제거하면, 도 24에 나타내는 바와 같이, 상부금속층(12a, 12c)의 아래에만 하지 금속층(11a, 11c)이 잔존된다. 이 상태에서는 상부금속층(12a, 12c)과 그 아래에 잔존된 하지 금속층 (11a, 11c)에 의해, 2층 구조의 배선(10a, 10c)이 형성되어 있다.
다음에, 도 25에 나타내는 바와 같이, 다이싱 스트리트(32) 및 그 양측에 있어서의 반도체웨이퍼(31)의 상면과 배선(10a, 10c) 및 주상전극(13a, 13c)을 포함하는 보호막(8)의 상면에 스핀코트법 등에 의해 에폭시계 수지 등으로 이루어지는 밀봉막(14)을 그 두께가 주상전극(13a, 13c)의 높이보다도 약간 두꺼워지도록 형성한다. 따라서, 이 상태에서는 주상전극(13a, 13c)의 상면은 밀봉막(14)에 의해서 덮여 있다.
다음에, 밀봉막(14)의 상면측을 적절히 연삭하고, 도 26에 나타내는 바와 같이, 주상전극(13a, 13c)의 상면을 노출시키고 또한 이 노출된 주상전극(13a, 13c)의 상면을 포함하는 밀봉막(14)의 상면을 평탄화한다. 다음에, 도 27에 나타내는 바와 같이, 반도체웨이퍼(31)의 하면측을 적절히 연삭하고, 반도체웨이퍼(31)의 두께를 얇게 한다.
다음에, 도 28에 나타내는 바와 같이, 반도체웨이퍼(31)의 하면에 접착층(3)을 접착한다. 접착층(3)은 에폭시계 수지 등의 다이본드재로 이루어지는 것이며, 가열 가압에 의해, 반경화한 상태에서 반도체웨이퍼(31)의 하면에 고착된다. 다음에, 도 29에 나타내는 바와 같이, 밀봉막(14), 반도체웨이퍼(31) 및 접착층(3)을 다이싱 스트리트(32)를 따라 절단하면, 하면에 접착층(3)을 갖는 반도체구성체(2)가 복수개 얻어진다.
다음에, 도 29에 나타내는 반도체구성체(2)를 이용해서 도 20에 나타내는 반도체장치를 제조하는 경우의 일예에 대해 설명한다. 이 경우에도, 그라운드전압용의 접속패드(5b)에 관련된 부분에 대해서는 전원전압용의 접속패드(5a)에 관련된 부분과 거의 마찬가지이므로, 그 설명은 생략한다.
우선, 도 30에 나타내는 바와 같이, 도 20에 나타내는 완성된 반도체장치를 복수개 형성하는 것이 가능한 면적을 갖는 유리포 기재 에폭시 수지 등으로 이루어지는 베이스판(1)을 준비한다. 베이스판(1)은 한정하는 의미는 아니지만, 예를 들면, 평면 방형상이다. 또한, 도 30에 있어서, 부호 '41'로 나타내는 영역은 개편화하기 위한 절단라인에 대응하는 영역이다.
다음에, 베이스판(1)의 상면의 복수의 반도체구성체 배치영역에 복수의 반도체구성체(2)의 실리콘기판(4)의 하면에 고착된 접착층(3)을 상호 이간시켜 접착한다. 여기에서의 접착은 가열 가압에 의해, 접착층(3)을 본경화시킨다.
다음에, 도 31에 나타내는 바와 같이, 반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에 격자형상의 절연층 형성용 시트(21a)를 핀 등으로 위치 결정하면서 배치한다. 격자형상의 절연층 형성용 시트(21a)는 예를 들면, 에폭시계 수지 등의 열경화성 수지 중에 보강재를 분산시키고, 열경화성 수지를 반경화 상태로 해서 시트형상으로 이루고, 펀칭 등에 의해, 복수의 방형상의 개구부를 형성한 것이다.
다음에, 반도체구성체(2) 및 절연층 형성용 시트(21a)의 상면에 상층절연막 형성용 시트(22a)를 배치한다. 상층절연막 형성용 시트(22a)는 예를 들면, 유리포 등에 에폭시계 수지 등의 열경화성 수지를 함침시키고, 열경화성 수지를 반경화 상태로 해서 시트형상으로 이룬 것이다.
다음에, 한 쌍의 가열 가압판(42, 43)을 이용해서 상하로부터 절연층 형성용 시트(21a) 및 상층절연막 형성용 시트(22a)를 가열 가압한다. 그리고, 그 후의 냉각에 의해, 반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에 방형 프레임형상의 절연층(21)이 형성되고, 또, 반도체구성체(2) 및 절연층(21)의 상면에 상층절연막(22)이 형성된다. 이 경우, 상층절연막(22)의 상면은 상측의 가열 가압판(42)의 하면에 의해서 꽉 눌러지기 때문에, 평탄면으로 된다.
다음에, 도 32에 나타내는 바와 같이, 레이저 빔을 조사하는 레이저가공에 의해, 반도체구성체(2)의 4개의 주상전극(13a)을 포함하는 평면 방형상의 영역에 대응하는 부분에 있어서의 상층절연막(22)에 평면 방형상의 개구부(23a)를 형성하고, 또한 반도체구성체(2)의 주상전극(13c)의 상면 중앙부에 대응하는 부분에 있어서의 상층절연막(22)에 평면 원형상의 개구부(23c)를 형성한다. 이 상태에서는 주상전극(13a)의 주위에 있어서의 밀봉막(14)의 상면은 평면 방형상의 개구부(23a)를 통해 노출되어 있다.
다음에, 도 33에 나타내는 바와 같이, 상층절연막(22)의 개구부(23a)를 통해 노출된 반도체구성체(2)의 주상전극(13a) 및 밀봉막(14)의 상면과 상층절연막(22)의 개구부(23c)를 통해 노출된 반도체구성체(2)의 주상전극(13c)의 상면을 포함하는 상층절연막(22)의 상면 전체에 하지 금속층(44)을 형성한다. 이 경우에도, 하지 금속층(44)은 무전해 도금에 의해 형성된 구리층뿐이라도 좋고, 또 스퍼터에 의해 형성된 구리층뿐이라도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층 상에 스퍼터에 의해 구리층을 형성한 것이라도 좋다.
다음에, 하지 금속층(44)의 상면에 도금 레지스트막(45)을 패턴 형성한다. 이 경우, 상부금속층(26a, 26c) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(45)에는 개구부(46a, 46c)가 형성되어 있다. 다음에, 하지 금속층(44)을 도금 전류로로 한 구리의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(45)의 개구부(46a, 46c)내의 하지 금속층(44)의 상면에 상부금속층(26a, 26c)을 형성한다.
이 경우, 구리도금은 하지 금속층(44)의 상면에 등방적으로 형성되기 때문에, 상층절연막(22)의 개구부(23a)내에 있어서의 하지 금속층(44)의 상면에 형성되는 상부금속층(26a)의 가장 얇은 부분의 두께가 도 20에 나타내는 상부금속층 (26a)의 두께와 동일하거나 그 이상의 두께로 되도록 한다. 다음에, 도금 레지스트막(45)을 박리한다. 다음에, 상부금속층(26a, 26c)의 상면측을 적절히 연삭하고, 도 34에 나타내는 바와 같이, 상부금속층(26a, 26c)의 상면이 면일치로 되도록 한다.
다음에, 상부금속층(26a, 26c)을 마스크로 해서 해당 상부금속층(26a, 26c) 아래 이외의 영역에 있어서의 하지 금속층(44)을 에칭해서 제거하면, 도 35에 나타내는 바와 같이, 상부금속층(26a, 26c) 아래에만 하지 금속층(25a, 25c)이 잔존된다. 이 상태에서는 상부금속층(26a, 26c) 및 그 아래에 잔존된 하지 금속층(25a, 25c)에 의해, 상층배선(24a, 24c)이 형성되어 있다.
다음에, 도 36에 나타내는 바와 같이, 상층배선(24a, 24c)을 포함하는 상층절연막(22)의 상면에, 스크린인쇄법이나 스핀코트법 등에 의해, 솔더 레지스트 등으로 이루어지는 오버코트막(27)을 형성한다. 이 경우, 상층배선(24a)의 상면의 소정의 4개소 및 상층배선(24c)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부(28a, 28c)가 형성되어 있다.
다음에, 오버코트막(27)의 개구부(28a, 28c)내 및 그 위쪽에 땜납 볼(29a, 29c)을 상층배선(24a)의 상면의 소정의 4개소 및 상층배선(24c)의 접속패드부에 접속시켜 형성한다. 다음에, 도 37에 나타내는 바와 같이, 서로 인접하는 반도체구성체(2) 사이에 있어서의 절단라인(41)을 따라, 오버코트막(27), 상층절연막(22), 절연층(21) 및 베이스판(1)을 절단하면, 도 20에 나타내는 반도체장치가 복수개 얻어진다.
(제 3 실시형태)
도 38은 본 발명의 제 3 실시형태로서의 반도체장치의 투과 평면도를 나타내고, 도 39는 도 38에 나타내는 반도체장치의 적당한 부분의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 19 및 도 20에 나타내는 반도체장치와 다른 점은 반도체구성체(2)에 있어서, 부호 '10a', '10b'로 나타내는 평면 방형상의 전원전압용 및 그라운드전압용의 배선의 상면의 주변부 이외의 영역에 평면 방형상의 주상전극(13a, 13b)을 배선(10a, 10b)과 마찬가지로 연속형상으로 설치한 점이다.
이 경우, 상층절연막(22)의 개구부(23a, 23b)는 주상전극(13a, 13b)의 상면의 주변부 이외의 영역에 대응하는 부분에 설치되어 있다. 그리고, 상층배선 (24a, 24b)은 상층절연막(22)의 개구부(23a, 23b)를 통해 주상전극(13a, 13b)의 상면의 주변부 이외의 영역에 접속되어 있다.
이와 같이, 이 반도체장치에서는 반도체구성체(2)의 전원전압용의 주상전극(13a) 및 그라운드전압용의 주상전극(13b)을 연속형상으로 하고 있으므로, 해당 주상전극(13a, 13b)을 저저항화할 수 있으며, 더 나아가서는 전류용량을 가일층 향상시킬 수 있다.
(제 4 실시형태)
도 40은 본 발명의 제 4 실시형태로서의 반도체장치의 투과 평면도를 나타내고, 도 41은 도 40에 나타내는 반도체장치의 적당한 부분의 단면도를 나타낸다. 이 반도체장치는 유리포 기재 에폭시 수지 등으로 이루어지는 평면 방형상의 베이스판(1)을 구비하고 있다. 베이스판(1)의 상면 중앙부에는 베이스판(1)의 사이즈보다도 어느 정도 작은 사이즈의 평면 방형상의 반도체구성체(2)의 하면이 다이본드재로 이루어지는 접착층(3)을 통해 접착되어 있다.
반도체구성체(2)는 일반적으로는 CSP라 불리는 것이며, 실리콘기판(반도체기판)(4)을 구비하고 있다. 실리콘기판(4)의 하면은 접착층(3)을 통해 베이스판(1)의 상면 중앙부에 접착되어 있다. 실리콘기판(4)의 상면에는 소정 기능의 집적회로를 구성하는 소자, 예를 들면 트랜지스터, 다이오드, 저항, 콘덴서 등의 소자(도시하지 않음)가 형성되고, 그 상면 주변부에는 상기 집적회로의 각 소자에 접속된 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(5a, 5b, 5c)가 설치되어 있다.
여기서, 일예로서 도 40에 있어서, 실리콘기판(4)상의 좌상측에 4개 배치된 부호 '5a'로 나타내는 접속패드는 공통의 전원전압용이다. 실리콘기판(4)상의 좌하측에 4개 배치된 부호 '5b'로 나타내는 접속패드는 공통의 그라운드전압용이다. 실리콘기판(4)상의 우상측 및 우하측에 각각 4개씩 배치된 부호 '5c'로 나타내는 접속패드는 그 이외의 통상 전압용이다. 여기서, 도 41에 있어서, 그라운드전압용의 접속패드(5b) 및 그에 관련된 부분에 대해서는 전원전압용의 접속패드(5a) 및 그에 관련된 부분과 거의 마찬가지이므로, 괄호를 붙여 나타낸다.
실리콘기판(4)의 주변부 및 접속패드(5a, 5b, 5c)의 중앙부를 제외한 실리콘기판(4)의 상면에는 산화실리콘 등으로 이루어지는 패시베이션막(절연막)(6)이 설치되고, 접속패드(5a, 5b, 5c)의 중앙부는 패시베이션막(6)에 설치된 개구부(7a, 7b, 7c)를 통해 노출되어 있다. 패시베이션막(6)의 상면에는 폴리이미드계 수지 등으로 이루어지는 보호막(절연막)(8)이 설치되어 있다. 패시베이션막(6)의 개구부(7a, 7b, 7c)에 대응하는 부분에 있어서의 보호막(8)에는 개구부(9a, 9b, 9c)가 설치되어 있다.
보호막(8)의 상면에는 배선(10a, 10b, 10c)이 설치되어 있다. 배선(10a, 10b, 10c)은 보호막(8)의 상면에 설치된 구리 등으로 이루어지는 하지 금속층 (11a, 11b, 11c)과, 하지 금속층(11a, 11b, 11c)의 상면에 설치된 구리로 이루어지는 상부금속층(12a, 12b, 12c)의 2층 구조로 되어 있다.
이 경우, 도 40에 나타내는 바와 같이, 부호 '10a'로 나타내는 배선(공통배선)은 실리콘기판(4)상의 좌상측에 있어서, 4개의 전원전압용의 접속패드(5a)를 포함하는 평면 방형상의 영역에 연속형상으로 배치된 것으로 이루어지고, 패시베이션막(6) 및 보호막(8)의 개구부(7a, 9a)를 통해 4개의 전원전압용의 접속패드(5a)의 모두에 접속되어 있다.
부호 '10b'로 나타내는 배선(공통배선)은 실리콘기판(4)상의 좌하측에 있어서, 4개의 그라운드전압용의 접속패드(5b)를 포함하는 평면 방형상의 영역에 연속형상으로 배치된 것으로 이루어지고, 패시베이션막(6) 및 보호막(8)의 개구부(7b, 9b)를 통해 4개의 그라운드전압용의 접속패드(5b)의 모두에 접속되어 있다.
부호 '10c'로 나타내는 배선은 실리콘기판(4)상의 우측의 영역에 배치되고, 패시베이션막(6) 및 보호막(8)의 개구부(7c, 9c)를 통해 통상 전압용의 접속패드 (5c)에 접속된 접속부(10c-1), 평면 원형상의 접속패드부(10c-2) 및 그 사이의 둘러침선부(10c-3)를 갖는 것으로 이루어져 있다.
부호 '10a'로 나타내는 평면 방형상의 배선의 상면의 소정의 4개소에는 구리로 이루어지는 주상전극(공통 주상전극ㆍ제 1 주상전극)(13a)이 설치되어 있다. 부호 '10b'로 나타내는 평면 방형상의 배선의 상면의 소정의 4개소에는 구리로 이루어지는 주상전극(공통주상전극ㆍ제 1 주상전극)(13b)이 설치되어 있다. 부호 '10c'로 나타내는 배선의 접속패드부(10c-2)의 상면에는 구리로 이루어지는 주상전극(제 2 주상전극)(13c)이 설치되어 있다. 여기서, 도 40에 나타내는 바와 같이, 합계 16개의 주상전극(13a, 13b, 13c)은 매트릭스형상으로 배치되어 있다.
배선(10a, 10b, 10c)을 포함하는 보호막(8)의 상면에 있어서 주상전극(13a, 13b, 13c)의 주위에는 에폭시계 수지 등으로 이루어지는 밀봉막(14)이 설치되어 있다. 주상전극(13a, 13b, 13c)은 그 상면이 밀봉막(14)의 상면과 면 일치 내지 수㎛ 낮아지도록 설치되어 있다. 이상으로, 반도체구성체(2)의 구조에 대한 설명을 종료한다.
반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에는 방형 프레임형상의 절연층(21)이 설치되어 있다. 절연층(21)은 예를 들면, 에폭시계 수지 등의 열경화성 수지 중에 실리카 풀러 등의 무기재료로 이루어지는 보강재를 분산시킨 것, 혹은 에폭시계 수지 등의 열경화성 수지만으로 이루어져 있다.
반도체구성체(2) 및 절연층(21)의 상면에는 상층절연막(22)이 설치되어 있다. 상층절연막(22)은 예를 들면, 유리포 등의 기재에 에폭시계 수지 등의 열경화성 수지를 함침시킨 것, 혹은 에폭시계 수지 등의 열경화성 수지만으로 이루어져 있다. 반도체구성체(2)의 주상전극(13a, 13b, 13c)의 상면 중앙부에 대응하는 부분에 있어서의 상층절연막(22)에는 개구부(23a, 23b, 23c)가 설치되어 있다.
상층절연막(22)의 상면에는 상층배선(24a, 24b, 24c)이 설치되어 있다. 상층배선(24a, 24b, 24c)은 상층절연막(22)의 상면에 설치된 구리 등으로 이루어지는 하지 금속층(25a, 25b, 25c)과, 하지 금속층(25a, 25b, 25c)의 상면에 설치된 구리로 이루어지는 상부금속층(26a, 26b, 26c)의 2층 구조로 되어 있다.
이 경우, 상층배선(24a, 24b, 24c)은 반도체구성체(2)의 부호 '10c'로 나타내는 배선과 마찬가지로, 접속부, 접속패드부 및 그 사이의 둘러침선부를 갖는 것으로 이루어져 있다. 그리고, 상층배선(공통 상층배선ㆍ제 1 상층배선)(24a, 24b)의 접속부는 상층절연막(22)의 개구부(23a, 23b)를 통해 반도체구성체(2)의 주상전극(13a, 13b)의 상면에 접속되어 있다. 상층배선(제 2 상층배선)(24c)의 접속부는 상층절연막(22)의 개구부(23c)를 통해 반도체구성체(2)의 주상전극(13c)의 상면에 접속되어 있다.
상층배선(24a, 24b, 24c)을 포함하는 상층절연막(22)의 상면에는 솔더 레지스트 등으로 이루어지는 오버코트막(27)이 설치되어 있다. 상층배선(24a, 24b, 24c)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부(28a, 28b, 28c)가 설치되어 있다. 개구부(28a, 28b, 28c)내 및 그 위쪽에는 땜납 볼(29a, 29b, 29c)이 상층배선(24a, 24b, 24c)의 접속패드부에 접속되어 설치되어 있다. 여기서, 도 40에 나타내는 바와 같이, 상층배선(24a, 24b, 24c)의 접속패드부 및 땜납 볼(29a, 29b, 29c)은 반도체구성체(2)의 주위에만 배치되어 있다.
이상과 같이, 이 반도체장치에서는 반도체구성체(2)의 전원전압용의 배선 (10a) 및 그라운드전압용의 배선(10b)을 평면 방형상의 연속형상으로 하고, 각각 4개의 접속패드(5a, 5b)의 모두에 접속시키고 있으므로, 전원전압용의 배선(10a) 및 그라운드전압용의 배선(10b)에 과대 전류가 흘러도, 이들 배선(10a, 10b)이 다 타지 않도록 할 수 있다.
여기서, 이 반도체장치의 일부의 치수에 대해 설명한다. 베이스판(1)의 사이즈는 3×3㎜이다. 반도체구성체(2)의 사이즈는 2×2㎜이다. 반도체구성체(2)의 배선(10c)의 둘러침선부(10c-3)의 선 폭은 20㎛이다. 반도체구성체(2)의 주상전극(13a, 13b, 13c)의 직경은 0.2㎜, 피치는 0.4㎜이다. 상층절연막(22)의 개구부(23)의 직경은 100㎛이다. 상층배선(24a, 24b, 24c)의 접속패드부의 직경은 0.3㎜, 피치는 0.65㎜이다.
그런데, 베이스판(1)의 사이즈는 반도체구성체(2)의 사이즈보다도 크므로, 반도체구성체(2)의 통상 전압용의 배선(10c)의 둘러침선부(10c-3)의 선 폭이 20㎛로 비교적 작아도, 상층배선(24a, 24b, 24c)의 둘러침선부의 선 폭을 예를 들면 100㎛로 비교적 크게 할 수 있다. 그 결과, 전원전압용의 상층배선(24a) 및 그라운드전압용의 상층배선(24b)에 과대 전류가 흘러도, 이들 상층배선(24a, 24b)이 다 타는 것을 어렵게 할 수 있다.
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명하는데, 우선, 반도체구성체(2)의 제조방법의 일예에 대해 설명한다. 이 경우, 그라운드전압용의 접속패드(5b) 및 그에 관련된 부분에 대해서는 전원전압용의 접속패드(5a) 및 그에 관련된 부분과 거의 마찬가지이므로, 그 설명은 생략한다.
우선, 도 42에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(이하, 반도체웨이퍼(31)라 함)의 상면에 접속패드(5a, 5c), 패시베이션막(6) 및 보호막(8)이 형성되고, 접속패드(5a, 5c)의 중앙부가 패시베이션막(6)의 개구부(7a, 7c) 및 보호막(8)의 개구부(9a, 9c)를 통해 노출된 것을 준비한다.
이 경우, 반도체웨이퍼(31)의 두께는 도 41에 나타내는 실리콘기판(4)의 두께보다도 두껍게 되어 있다. 또한, 도 42에 있어서, 부호 '32'로 나타내는 영역은 다이싱 스트리트이다. 그리고, 다이싱 스트리트(32) 및 그 양측에 대응하는 부분에 있어서의 패시베이션막(6) 및 보호막(8)은 제거되어 있다.
다음에, 도 43에 나타내는 바와 같이, 패시베이션막(6)의 개구부(7a, 7c) 및 보호막(8)의 개구부(9a, 9c)를 통해 노출된 접속패드(5a, 5c)의 상면을 포함하는 보호막(8)의 상면 전체에 하지 금속층(33)을 형성한다. 이 경우, 하지 금속층(33)은 무전해 도금에 의해 형성된 구리층뿐이라도 좋고, 또 스퍼터에 의해 형성된 구리층뿐이라도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층 상에 스퍼터에 의해 구리층을 형성한 것이라도 좋다.
다음에, 하지 금속층(33)의 상면에 포지티브형의 액상 레지스트로 이루어지는 도금 레지스트막(34)을 패턴 형성한다. 이 경우, 상부금속층(12a, 12c) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(34)에는 개구부(35a, 35c)가 형성되어 있다. 다음에, 하지 금속층(33)을 도금 전류로로 한 구리의 전해 도금을 실행하면, 도금 레지스트막(34)의 개구부(35a, 35c)내의 하지 금속층(33)의 상면에 상부금속층(12a, 12c)이 형성된다. 다음에, 도금 레지스트막(34)을 박리한다.
다음에, 도 44에 나타내는 바와 같이, 하지 금속층(33)의 상면에 네가티브형의 드라이 필름 레지스트로 이루어지는 도금 레지스트막(36)을 패턴 형성한다. 이 경우, 상부금속층(12a)의 소정의 4개소(주상전극(13a) 형성영역) 및 상부금속층(12c)의 접속패드부(주상전극(13c) 형성영역)에 대응하는 부분에 있어서의 도금 레지스트막(36)에는 개구부(37a, 37c)가 형성되어 있다.
다음에, 하지 금속층(33)을 도금 전류로로 한 구리의 전해 도금을 실행하면, 도금 레지스트막(36)의 개구부(37a)내의 상부금속층(12a)의 상면 및 도금 레지스트막(36)의 개구부(37c)내의 상부금속층(12c)의 접속패드부 상면에 주상전극(13a, 13c)이 형성된다. 다음에, 도금 레지스트막(36)을 박리한다.
다음에, 상부금속층(12a, 12c)을 마스크로 해서 해당 상부금속층(12a, 12c) 아래 이외의 영역에 있어서의 하지 금속층(33)을 에칭해서 제거하면, 도 45에 나타내는 바와 같이, 상부금속층(12a, 12c) 아래에만 하지 금속층(11a, 11c)이 잔존된다. 이 상태에서는 상부금속층(12a, 12c)과 그 아래에 잔존된 하지 금속층(11a, 11 c)에 의해, 2층 구조의 배선(10a, 10c)이 형성되어 있다.
다음에, 도 46에 나타내는 바와 같이, 다이싱 스트리트(32) 및 그 양측에 있어서의 반도체웨이퍼(31)의 상면과 배선(10a, 10c) 및 주상전극(13a, 13c)을 포함하는 보호막(8)의 상면에 스핀코트법 등에 의해 에폭시계 수지 등으로 이루어지는 밀봉막(14)을 그 두께가 주상전극(13a, 13c)의 높이보다도 약간 두꺼워지도록 형성한다. 따라서, 이 상태에서는 주상전극(13a, 13c)의 상면은 밀봉막(14)에 의해서 덮여 있다.
다음에, 밀봉막(14)의 상면측을 적절히 연삭하고, 도 47에 나타내는 바와 같이, 주상전극(13a, 13c)의 상면을 노출시키고 또한 이 노출된 주상전극(13a, 13c)의 상면을 포함하는 밀봉막(14)의 상면을 평탄화한다. 다음에, 도 48에 나타내는 바와 같이, 반도체웨이퍼(31)의 하면측을 적절히 연삭하고, 반도체웨이퍼(31)의 두께를 얇게 한다.
다음에, 도 49에 나타내는 바와 같이, 반도체웨이퍼(31)의 하면에 접착층(3)을 접착한다. 접착층(3)은 에폭시계 수지 등의 다이본드재로 이루어지는 것이며, 가열 가압에 의해, 반경화한 상태에서 반도체웨이퍼(31)의 하면에 고착된다. 다음에, 도 50에 나타내는 바와 같이, 밀봉막(14), 반도체웨이퍼(31) 및 접착층(3)을 다이싱 스트리트(32)를 따라 절단하면, 하면에 접착층(3)을 갖는 반도체구성체(2)가 복수개 얻어진다.
다음에, 도 50에 나타내는 반도체구성체(2)를 이용해서, 도 41에 나타내는 반도체장치를 제조하는 경우의 일예에 대해 설명한다. 이 경우에도, 그라운드전압용의 접속패드(5b)에 관련된 부분에 대해서는 전원전압용의 접속패드(5a)에 관련된 부분과 거의 마찬가지이므로, 그 설명은 생략한다.
우선, 도 51에 나타내는 바와 같이, 도 41에 나타내는 완성된 반도체장치를 복수개 형성하는 것이 가능한 면적을 갖는 유리포 기재 에폭시 수지 등으로 이루어지는 베이스판(1)을 준비한다. 베이스판(1)은 한정하는 의미는 아니지만, 예를 들면, 평면 방형상이다. 또한, 도 51에 있어서, 부호 '41'로 나타내는 영역은 개편화하기 위한 절단라인에 대응하는 영역이다.
다음에, 베이스판(1)의 상면의 복수의 반도체구성체 배치영역에 복수의 반도체구성체(2)의 실리콘기판(4)의 하면에 고착된 접착층(3)을 상호 이간시켜 접착한다. 여기에서의 접착은 가열 가압에 의해, 접착층(3)을 본경화시킨다.
다음에, 도 52에 나타내는 바와 같이, 반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에 격자형상의 절연층 형성용 시트(21a)를 핀 등으로 위치 결정하면서 배치한다. 격자형상의 절연층 형성용 시트(21a)는 예를 들면, 에폭시계 수지 등의 열경화성 수지 중에 보강재를 분산시키고, 열경화성 수지를 반경화 상태로 해서 시트형상으로 이루고, 펀칭 등에 의해, 복수의 방형상의 개구부를 형성한 것이다.
다음에, 반도체구성체(2) 및 절연층 형성용 시트(21a)의 상면에 상층절연막 형성용 시트(22a)를 배치한다. 상층절연막 형성용 시트(22a)는 예를 들면, 유리포 등에 에폭시계 수지 등의 열경화성 수지를 함침시키고, 열경화성 수지를 반경화 상태로 해서 시트형상으로 이룬 것이다.
다음에, 한 쌍의 가열 가압판(42, 43)을 이용해서 상하로부터 절연층 형성용 시트(21a) 및 상층절연막 형성용 시트(22a)를 가열 가압한다. 그리고, 그 후의 냉각에 의해, 반도체구성체(2)의 주위에 있어서의 베이스판(1)의 상면에 방형 프레임형상의 절연층(21)이 형성되고, 또 반도체구성체(2) 및 절연층(21)의 상면에 상층절연막(22)이 형성된다. 이 경우, 상층절연막(22)의 상면은 상측의 가열 가압판(42)의 하면에 의해서 꽉 눌러지기 때문에, 평탄면으로 된다.
다음에, 도 53에 나타내는 바와 같이, 반도체구성체(2)의 주상전극(13a, 13c)의 상면 중앙부에 대응하는 부분에 있어서의 상층절연막(22)에, 레이저 빔을 조사하는 레이저가공에 의해 개구부(23a, 23c)를 형성한다.
다음에, 도 54에 나타내는 바와 같이, 상층절연막(22)의 개구부(23a, 23c)를 통해 노출된 반도체구성체(2)의 주상전극(13a, 13c)의 상면을 포함하는 상층절연막(22)의 상면 전체에 하지 금속층(44)을 형성한다. 이 경우에도, 하지 금속층(44)은 무전해 도금에 의해 형성된 구리층뿐이라도 좋고, 또 스퍼터에 의해 형성된 구리층뿐이라도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층 상에 스퍼터에 의해 구리층을 형성한 것이라도 좋다.
다음에, 하지 금속층(44)의 상면에 도금 레지스트막(45)을 패턴 형성한다. 이 경우, 상부금속층(26a, 26c) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(45)에는 개구부(46a, 46c)가 형성되어 있다. 다음에, 하지 금속층(44)을 도금 전류로로 한 구리의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(45)의 개구부(46a, 46c)내의 하지 금속층(44)의 상면에 상부금속층(26a, 26c)을 형성한다.
다음에, 도금 레지스트막(45)을 박리하고, 이어서, 상부금속층(26a, 26c)을 마스크로 해서 해당 상부금속층(26a, 26c) 아래 이외의 영역에 있어서의 하지 금속층(44)을 에칭해서 제거하면, 도 55에 나타내는 바와 같이, 상부금속층(26a, 26c) 아래에만 하지 금속층(25a, 25c)이 잔존된다. 이 상태에서는 상부금속층(26a, 26c) 및 그 아래에 잔존된 하지 금속층(25a, 25c)에 의해, 상층배선(24a, 24c)이 형성되어 있다.
다음에, 도 56에 나타내는 바와 같이, 상층배선(24a, 24c)을 포함하는 상층절연막(22)의 상면에, 스크린인쇄법이나 스핀코트법 등에 의해, 솔더 레지스트 등으로 이루어지는 오버코트막(27)을 형성한다. 이 경우, 상층배선(24a, 24c)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(27)에는 개구부(28a, 28c)가 형성되어 있다.
다음에, 오버코트막(27)의 개구부(28a, 28c)내 및 그 위쪽에 땜납 볼(29a, 29c)을 상층배선(24a, 24c)의 접속패드부에 접속시켜 형성한다. 다음에, 도 57에 나타내는 바와 같이, 상호 인접하는 반도체구성체(2) 사이에 있어서의 절단라인(41)을 따라, 오버코트막(27), 상층절연막(22), 절연층(21) 및 베이스판(1)을 절단하면, 도 41에 나타내는 반도체장치가 복수개 얻어진다.
(제 5 실시형태)
도 58은 본 발명의 제 5 실시형태로서의 반도체장치의 투과 평면도를 나타내고, 도 59는 도 58에 나타내는 반도체장치의 적당한 부분의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 40 및 도 41에 나타내는 반도체장치와 다른 점은 전원전압용의 상층배선(24a) 대신에, 4개의 전원전압용의 주상전극(13a)을 포함하는 동시에 4개의 전원전압용의 땜납 볼(29a) 배치영역을 포함하는 영역에 연속형상의 전원전압용의 상층배선(24a)을 설치하고, 또한 그라운드전압용의 상층배선(24b) 대신에, 4개의 그라운드전압용의 주상전극(13b)을 포함하는 동시에 4개의 그라운드전압용의 땜납 볼(29b) 배치영역을 포함하는 영역에 연속형상의 그라운드전압용의 상층배선(24b)을 설치한 점이다.
이와 같이, 이 반도체장치에서는 전원전압용의 상층배선(24a) 및 그라운드전압용의 상층배선(24b)을 연속형상으로 하고 있으므로, 도 40 및 도 41에 나타내는 반도체장치에 비해, 해당 상층배선(24a, 24b)을 저저항화할 수 있으며, 더 나아가서는 전류용량을 향상시킬 수 있다.
(제 6 실시형태)
도 60은 본 발명의 제 6 실시형태로서의 반도체장치의 투과 평면도를 나타낸다. 이 반도체장치에 있어서, 도 48에 나타내는 반도체장치와 다른 점은 연속형상의 전원전압용의 상층배선(24a)의 상면에 9개의 전원전압용의 주상전극(13a)을 매트릭스형상으로 설치하고, 또한 연속형상의 그라운드전압용의 상층배선(24b)의 상면에 9개의 그라운드전압용의 주상전극(13b)을 매트릭스형상으로 설치한 점이다.
이와 같이, 이 반도체장치에서는 전원전압용의 주상전극(13a) 및 그라운드전압용의 주상전극(13b)을 각각 9개로 하고 있으므로, 도 58 및 도 59에 나타내는 반도체장치에 비해, 해당 주상전극(13a, 13b)의 부분 전체를 저저항화할 수 있으며, 더 나아가서는 전류용량을 향상시킬 수 있다. 이 경우, 일예로서 주상전극(13a, 13b)의 피치는 0.25㎜이다.
(제 7 실시형태)
도 61은 본 발명의 제 7 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 41에 나타내는 반도체장치와 크게 다른 점은 상층절연막 및 상층배선을 2층으로 한 점이다. 즉, 제 1 상층배선(24A)을 포함하는 제 1 상층절연막(22A)의 상면에는 제 1 상층절연막(22A)과 동일한 재료로 이루어지는 제 2 상층절연막(22B)이 설치되어 있다. 제 2 상층절연막(22B)의 상면에는 제 1 상층배선(24A)과 마찬가지의 구조의 제 2 상층배선(24B)이 설치되어 있다.
제 1 상층배선(24A)의 일단부는 제 1 상층절연막(22A)의 개구부(23A)를 통해 주상전극(13)에 접속되어 있다. 제 2 상층배선(24B)의 일단부는 제 2 상층절연막(22B)의 개구부(23B)를 통해 제 1 상층배선(24A)의 접속패드부에 접속되어 있다. 땜납 볼(29)은 오버코트막(27)의 개구부(28)를 통해 제 2 상층배선 (24B)의 접속패드부에 접속되어 있다. 또한, 상층절연막 및 상층배선은 3층 이상으로 해도 좋다.
이 기술의 숙련자에게 있어서 추가의 이점 및 변경은 간단하게 발생할 수 있다. 따라서, 본 발명의 더 넓은 양태는 여기에 나타내고 기술한 구체적인 설명 및 대표의 실시예에 한정되는 것은 아니다. 즉, 첨부한 청구범위 등에 의해 규정된 일반적인 발명의 개념을 정신 및 범위를 이탈하지 않고 각종 변형이 가능하다.
1; 베이스판 2; 반도체 구성체
3; 접착층 4: 실리콘기판
5a, 5b, 5c; 접속패드 6; 패시베이션막
8; 보호막 10a, 10b, 10c; 배선
13a, 13b, 13c; 주상전극 14; 밀봉막
21; 절연막 22; 상층 절연막
23a, 23b, 23c; 개구부 24a, 24b, 24c; 상층배선
27; 오버코트막 29a, 29b, 29c; 땜납 볼

Claims (20)

  1. 반도체기판과,
    상기 반도체기판 상에 설치된 복수의 접속패드와,
    상기 반도체기판 상에 설치되고, 상기 복수의 접속패드에 대응하는 영역이 개구되어 있는 절연막과,
    상기 접속패드 중 공통의 신호용의 복수의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 연속형상으로 설치된 적어도 1개의 공통배선과,
    상기 접속패드 중 상기 공통의 신호용의 복수의 접속패드 이외의 비공통의 신호용의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 설치된 적어도 1개의 배선과,
    상기 공통배선 상에 연속형상으로 설치된 적어도 1개의 제 1 주상전극과,
    상기 배선의 제 2 주상전극용의 접속패드부 상에 설치된 적어도 1개의 제 2 주상전극을 포함하는 것을 특징으로 하는 반도체구성체.
  2. 제 1 항에 있어서,
    상기 제 1 주상전극 및 상기 제 2 주상전극의 주위에 설치된 밀봉막을 더 포함하는 것을 특징으로 하는 반도체구성체.
  3. 제 1 항에 있어서,
    상기 공통배선은 2개이며, 상기 공통배선의 1개는 전원전압용이고, 다른 1개의 공통배선은 그라운드전압용인 것을 특징으로 하는 반도체구성체.
  4. 제 1 항에 있어서,
    상기 제 1 주상전극은 상기 공통배선 상에 1개 설치되어 있는 것을 특징으로 하는 반도체구성체.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 베이스판과,
    상기 베이스판 상에 설치된 청구항 1에 기재된 반도체구성체와,
    상기 반도체구성체 상에 설치된 상층절연막과,
    상기 반도체구성체의 상기 제 1 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 제 1 개구부와,
    상기 반도체구성체의 상기 제 2 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 적어도 1개의 제 2 개구부와,
    상기 제 1 개구부를 통해 상기 반도체구성체의 상기 제 1 주상전극에 접속되어 설치된 제 1 상층배선과,
    상기 제 2 개구부를 통해 상기 반도체구성체의 상기 제 2 주상전극에 접속되어 설치된 적어도 1개의 제 2 상층배선을 포함하는 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 상층절연막에 설치된 상기 제 1 개구부는 복수 있고,
    상기 복수의 제 1 개구부의 수는 상기 공통의 신호용의 복수의 접속패드의 수보다도 많게 되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 8 항에 있어서,
    상기 제 1 상층배선의 접속패드 및 상기 제 2 상층배선의 접속패드를 제외한 부분을 덮는 오버코트막을 더 포함하는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 제 1 상층배선의 접속패드 및 상기 제 2 상층배선의 접속패드 상에 설치된 땜납 볼을 더 포함하는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 제 1 상층배선의 접속패드 상에 설치된 상기 땜납 볼의 수는 상기 공통의 신호용의 복수의 접속패드의 수와 동일한 것을 특징으로 하는 반도체장치.
  13. 삭제
  14. 베이스판과,
    상기 베이스판 상에 설치된 청구항 1에 기재된 반도체구성체와,
    상기 반도체구성체 상에 설치된 상층절연막과,
    상기 반도체구성체의 상기 제 1 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 1개의 제 1 개구부와,
    상기 반도체구성체의 상기 제 2 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 설치된 제 2 개구부와,
    상기 제 1 개구부를 통해 상기 반도체구성체의 상기 제 1 주상전극에 접속되어 설치된 제 1 상층배선과,
    상기 제 2 개구부를 통해 상기 반도체구성체의 상기 제 2 주상전극에 접속되어 설치된 제 2 상층배선을 포함하는 것을 특징으로 하는 반도체장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 복수의 접속패드가 형성된 반도체기판 상에 상기 복수의 접속패드에 대응하는 영역이 개구되어 있는 절연막이 형성된 것을 준비하는 공정과,
    상기 접속패드 중 공통의 신호용의 복수의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 공통배선을 연속형상으로 형성하고, 또한, 상기 접속패드 중 상기 공통의 신호용의 복수의 접속패드 이외의 비공통의 신호용의 접속패드에 상기 절연막의 개구를 통하여 접속되도록 상기 절연막 상에 배선을 형성하는 공정과,
    상기 공통배선 상에 제 1 주상전극을 연속형상으로 형성하고 또한 상기 배선의 제 2 주상전극용의 접속패드부 상에 제 2 주상전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체구성체의 제조방법.
  20. 베이스판 상에, 청구항 1에 기재된 반도체구성체를 상호 이간시켜 복수개 배치하는 공정과,
    상기 반도체구성체 상에 상층절연막을 형성하는 공정과,
    상기 반도체구성체의 상기 제 1 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 제 1 개구부를 형성하고, 또한 상기 반도체구성체의 상기 제 2 주상전극에 대응하는 부분에 있어서의 상기 상층절연막에 제 2 개구부를 형성하는 공정과,
    제 1 상층배선을 상기 제 1 개구부를 통해 상기 반도체구성체의 상기 제 1 주상전극에 접속시켜 형성하고, 또한 제 2 상층배선을 상기 제 2 개구부를 통해 상기 반도체구성체의 상기 제 2 주상전극에 접속시켜 형성하는 공정과,
    상기 반도체구성체 사이에 있어서의 상기 상층절연막 및 상기 베이스판을 절단하여 반도체장치를 복수개 얻는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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