JP3627428B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3627428B2 JP3627428B2 JP05544297A JP5544297A JP3627428B2 JP 3627428 B2 JP3627428 B2 JP 3627428B2 JP 05544297 A JP05544297 A JP 05544297A JP 5544297 A JP5544297 A JP 5544297A JP 3627428 B2 JP3627428 B2 JP 3627428B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- internal
- connection
- connection pad
- internal conduction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
- H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13023—Disposition the whole bump connector protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の属する技術分野】
この発明は半導体装置に関し、特に、半導体チップを回路基板上に搭載してなる半導体装置に関する。
【0002】
【従来の技術】
例えばCSP(chip size package)と呼ばれるLSI等からなる半導体チップの実装技術では、半導体チップを回路基板(メイン回路基板)上に直接実装するのではなく、サブ回路基板を介して実装している。この場合、サブ回路基板の平面サイズは半導体チップの平面サイズとほぼ同じとなっている。
【0003】
図4は従来のこのような半導体装置の一例を示したものである。サブ回路基板1は複数枚(例えば3枚)のセラミック基板1aを積層したものからなっている。このサブ回路基板1の上面周辺部には、導電性ペースト(例えば銀とパラジウムの混合ペースト、以下同じ。)を焼成硬化してなる複数個の第1の接続パッド2が配列形成されている。サブ回路基板1の下面全体には、導電性ペーストを焼成硬化してなる複数個の第2の接続パッド3が格子状に配列形成されている。第1の接続パッド2と第2の接続パッド3との相対応するもの同士は、それぞれ、サブ回路基板1内に形成された、導電性ペーストを焼成硬化してなる内部導通部4を介して接続されている。第1の接続パッド2の上面にはニッケルメッキ層5および金メッキ層6がこの順に形成されている。第2の接続パッド3の下面にはニッケルメッキ層7、金メッキ層8およびハンダバンプ9がこの順で形成されている。
【0004】
半導体チップ11は、チップ本体12の下面周辺部に複数個の接続パッド13が配列形成され、接続パッド13の中央部を除くチップ本体12の下面全体に保護膜(パッシベーション膜)14が形成され、接続パッド13の露出面下に下地金属層15を介して金メッキからなる金バンプ16が形成された構造となっている。そして、半導体チップ11は、その金バンプ16をサブ回路基板1の第1の接続パッド2上の金メッキ層6に金属拡散接合されていることにより、サブ回路基板1上に搭載されている。この場合、半導体チップ11とサブ回路基板1との間にはエポキシ樹脂等からなる樹脂封止材17が設けられている。
【0005】
次に、この半導体装置におけるサブ回路基板1の製造方法の一例について説明する。まず、未焼成の3枚のセラミック基板1aにスルーホールを形成する。次に、スルーホール内に導電性ペーストを充填する。次に、未焼成の3枚のセラミック基板1aの各面に印刷により導電性ペーストからなるパターンを形成する。次に、未焼成の3枚のセラミック基板1aを積層し、加圧しながら焼成することにより、3枚のセラミック基板1aを硬化させるとともに、導電性ペーストを硬化させて、第1、第2の接続パッド2、3および内部導通部4を形成する。この場合、第2の接続パッド3の部分は、実際には、図5に示すようになる。すなわち、印刷により形成された導電性ペーストからなる未焼成の第2の接続パッド3は加圧されて未焼成のセラミック基板1aの下面にめり込むが、焼成後に加圧力が解除されると、多少復元してやや盛り上がる。この結果、第2の接続パッド3の断面形状はかなり薄い楕円に近い形状となり、その上側半分がサブ回路基板1の下面に埋め込まれることになる。次に、第2の接続パッド3の下側半分の表面に無電解メッキによりニッケルメッキ層7を膜厚2〜3μm程度に形成し、また第1の接続パッド2の表面にニッケルメッキ層5を同様に形成する。次に、ニッケルメッキ層7の表面に無電解メッキにより金メッキ層8を膜厚0.2〜1μm程度に形成し、またニッケルメッキ層5の表面に金メッキ層6を同様に形成する。次に、金メッキ層8の表面にハンダバンプ9をリフローによりほぼ球状となるように形成する。かくして、サブ回路基板1が製造される。
【0006】
【発明が解決しようとする課題】
ところで、従来のこのような半導体装置では、導電性ペーストを焼成硬化してなる第2の接続パッド3とセラミック基板1aとの密着性があまり良くないので、第2の接続パッド3が剥離しないようにするためには、第2の接続パッド3と最下層のセラミック基板1aのスルーホールに形成された内部導通部4との接合強度を強くする方が望ましい。この場合、当該接合強度は第2の接続パッド3と当該内部導通部4との接合面積が大きいほど強くなる。したがって、当該接合強度を強くするには当該内部導通部4の外径を大きくすることが考えられる。しかしながら、当該内部導通部4の外径を大きくすると、内部導通部4の線膨張係数とセラミック基板1aの線膨張係数とが互いに異なる関係から、温度変化により、最下層のセラミック基板1aのスルーホールの下端部周辺部に応力集中が生じることになる。このような応力集中が生じると、最下層のセラミック基板1aのスルーホールの下端部周辺部からセラミック基板1a内にかけてクラックが発生することがある。そこで、従来では、当該内部導通部4の外径を最下層のセラミック基板1aにクラックが発生しない範囲でなるべく大きくしている。したがって、当該接合強度に限界があるという問題があった。ここで、寸法の一例を述べると、第2の接続パッド3の外径を0.5mm程度とした場合、当該内部導通部4の外径は0.1mm程度としている。一方、当該内部導通部4の外径を0.1mm程度とした場合、この寸法は実際にはかなり小さいので、当該内部導通部4を形成するときに異物が混入すると、この異物の混入した部分で当該内部導通部4が断線することがあるという問題もあった。
この発明の第1の課題は、回路基板にクラックが発生しない範囲で接続パッドと内部導通部との接合強度をより一層強くすることである。
この発明の第2の課題は、異物が混入しても内部導通部が断線しにくいようにすることである。
【0007】
【課題を解決するための手段】
請求項1記載の発明は、下面に複数の接続パッドが形成された半導体チップが搭載された回路基板の他の面にハンダバンプが形成される複数の外部接続用の接続パッドが形成されてなる半導体装置において、前記回路基板内に少なくとも前記半導体チップの前記複数の接続パッドの何れかにバンプを介して接続された複数の内部導通部が設けられ、該複数の内部導通部のうちの1つの内部導通部が、前記複数の外部接続用の接続パッドのうちの1つの外部接続用の接続パッドの近傍において複数に分岐されて当該外部接続用の接続パッドに接続されたものである。請求項2記載の発明は、下面に複数の接続パッドが形成された半導体チップが一の面に搭載された回路基板の他の面にハンダバンプが形成される複数の外部接続用の接続パッドが形成されてなる半導体装置において、前記回路基板内に少なくとも前記半導体チップの前記複数の接続パッドの何れかにバンプを介して接続された複数の内部導通部が設けられ、該複数の内部導通部のうちの同電位の複数の内部導通部が、前記複数の外部接続用の接続パッドのうちの1つの前記外部接続用の接続パッドに接続されたものである。
【0008】
この発明によれば、1つの接続パッドに対して、当該接続パッドの近傍において回路基板内に設けられた内部導通部を複数接続させているので、当該内部導通部の外径を大きくすることなく当該接続パッドと当該内部導通部との接合面積を大きくすることができ、したがって回路基板にクラックが発生しない範囲で接続パッドと内部導通部との接合強度をより一層強くすることができる。
また、請求項2記載の発明によれば、複数に分岐された状態で1つの接続パッドに接続される内部導通部を形成するとき、複数の分岐部分に同時に異物が混入する確率が極めて少なく、1つの分岐部分に異物が混入しても、残りの分岐部分で導通状態を確保することができ、したがって異物が混入しても内部導通部が断線しにくいようにすることができる。
【0009】
【発明の実施の形態】
図1はこの発明の第1実施形態における半導体装置を示したものであり、図2は同半導体装置の一部を示したものである。これらの図において、図4および図5と同一名称部分には同一の符号を付し、その説明を適宜省略する。この実施形態を説明するに、説明の便宜上、まず、最下層のセラミック基板1aの部分について図2を参照して説明する。最下層のセラミック基板1aには、1つの第2の接続パッド3に対して、2つのスルーホール21、22が互いに平行して形成されている。各スルーホール21、22内には内部導通部4a、4bが共に1つの第2の接続パッド3に接続されて形成されている。この場合、内部導通部4a、4bは、最下層のセラミック基板1aと中間層のセラミック基板1aとの間に形成された1つの内部導通部4Aから分岐されたものである。すなわち、1つの内部導通部4Aと1つの第2の接続パッド3とは2つの内部導通部4a、4bを介して接続されている。
【0010】
このように、この半導体装置では、1つの内部導通部4Aから2つに分岐された内部導通部4a、4bを1つの第2の接続パッド3に接続しているので、内部導通部4a、4bの外径を大きくすることなく第2の接続パッド3と内部導通部4a、4bとの接合面積を2倍にすることができる。したがって、サブ回路基板1にクラックが発生しない範囲で第2の接続パッド3と内部導通部4a、4bとの接合強度をより一層強くすることができる。ここで、寸法の一例を述べると、内部導通部4a、4bの外径を共に0.1mm程度、内部導通部4a、4b間の間隔を0.1mm程度、第2の接続パッド3の外径を0.5mm程度とする。
【0011】
また、2つに分岐された状態で1つの第2の接続パッド3に接続される内部導通部4a、4bを形成するときに、2つの内部導通部4a、4bに同時に異物が混入する確率が極めて少なく、例えば左側の内部導通部4aに異物が混入しても、右側の内部導通部4bが導通状態を確保することができる。したがって、異物が混入しても、内部導通部4a、4bを含む全体の内部導通部4が断線しにくいようにすることができる。
【0012】
ところで、図1に示すように、中間層のセラミック基板1aと最上層のセラミック基板1aとの間に形成された内部導通部4Bから2つに分岐された内部導通部4c、4dを1つの第2の接続パッド3に接続してもよい。また、図示していないが、第1の接続パッド2から2つに分岐された内部導通部を1つの第2の接続パッド3に接続してもよい。これらの場合も、最下層のセラミック基板1aと中間層のセラミック基板1aとの間に形成された内部導通部4Aから2つに分岐された内部導通部4a、4bを1つの第2の接続パッド3に接続した場合と同様の作用効果を有する。
【0013】
なお、上記第1実施形態では、内部導通部4を2つに分岐した状態で第2の接続パッド3に接続した場合について説明したが、これに限定されず、内部導通部4を3つ以上に分岐した状態で第2の接続パッド3に接続してもよい。
【0014】
図3はこの発明の第2実施形態における半導体装置の一部を示したものである。この図において、図2と同一名称部分には同一の符号を付し、その説明を適宜省略する。この実施形態を図3を参照して説明する。最下層のセラミック基板1aには、1つの第2の接続パッド3に対して、2つのスルーホール31、32が互いに平行して形成され、中間層のセラミック基板1aには、スルーホール33がスルーホール32に連続して形成されている。最下層のセラミック基板1aに形成されたスルーホール31、32内には、内部導通部4e、4fが共に1つの第2の接続パッド3に接続されて形成され、中間層のセラミック基板1aに形成されたスルーホール33内には内部導通部4gが内部導通部4fに接続されて形成されている。最下層のセラミック基板1aと中間層のセラミック基板1aとの間には内部導通部4Cが形成され、中間層のセラミック基板1aと最上層のセラミック基板1aとの間には内部導通部4Dが形成されている。内部導通部4Cと第2の接続パッド3とは内部導通部4eを介して接続され、内部導通部4Dと第2の接続パッド3とは内部導通部4f、4gを介して接続されている。この場合、内部導通部4Cと内部導通部4Dとが同電位となっているので、内部導通部4Cを含む全体の内部導通部4と内部導通部4Dを含む全体の内部導通部4とが同電位となっている。
【0015】
このように、この半導体装置では、同電位の2つの内部導通部4、4を1つの第2の接続パッド3に接続しているので、第2の接続パッド3の数を減らすことができ、装置を小型化することができる。また、この半導体装置をメイン回路基板に搭載する場合、サブ回路基板1とメイン回路基板との接合箇所を少なくすることができるので、接合作業の歩留まりを向上させることができ、またメイン回路基板の配線を簡素化することもできる。
【0016】
なお、上記第2実施形態では、同電位の2つの内部導通部4、4を1つの第2の接続パッド3に接続した場合について説明したが、これに限定されず、同電位の3つ以上の内部導通部を1つの第2の接続パッド3に接続するようにしてもよい。また、上記第1および第2実施形態では、サブ回路基板1にセラミック基板を用いたが、これに限定されず、ガラスエポキシ基板等を用いてもよく、またポリイミド基板等のフレキシブル基板を用いてもよい。さらに、半導体チップ1とサブ回路基板1との組合わせは、CSPに限らず、BGA(ball grid array)等としてもよい。
【0017】
【発明の効果】
以上説明したように、請求項1記載の発明によれば、回路基板のハンダバンプが形成される1つの外部接続用の接続パッドに対して、当該外部接続用の接続パッドの近傍において回路基板内に設けられた内部導通部を複数に分岐させて接続させているので、当該内部導通部の外径を大きくすることなく当該外部接続用の接続パッドと当該内部導通部との接合面積を大きくすることができ、したがって回路基板にクラックが発生しない範囲で外部接続用の接続パッドと内部導通部との接合強度をより一層強くすることができ、また、複数に分岐された内部導通部を形成するとき、複数の分岐部分に同時に異物が混入する確率は極めて少ないため、1つの分岐部分に異物が混入しても、残りの分岐部分で導通状態を確保することができ、したがって異物が混入しても内部導通部が断線しにくいようにすることができる。また、請求項2記載の発明によれば、回路基板のハンダバンプが形成される1つの外部接続用の接続パッドに同電位の複数の内部導通部を接続させているので、外部接続用の接続パッドの数を減らして半導体装置を小型化することができるとともに、この半導体装置が搭載される外部回路基板との接合箇所を少なくして接合作業の歩留まりを向上させ、更に、外部回路基板の配線を簡素化することができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態における半導体装置を示す断面図。
【図2】同半導体装置の一部を示す断面図。
【図3】この発明の第2実施形態における半導体装置の一部を示す断面図。
【図4】従来の半導体装置を示す断面図。
【図5】同半導体装置の一部を示す断面図。
【符号の説明】
1 サブ回路基板
2 第1の接続パッド
3 第2の接続パッド
4a、4b 内部導通部
11 半導体チップ
Claims (3)
- 下面に複数の接続パッドが形成された半導体チップが一の面に搭載された回路基板の他の面にハンダバンプが形成される複数の外部接続用の接続パッドが形成されてなる半導体装置において、前記回路基板内に少なくとも前記半導体チップの前記複数の接続パッドの何れかにバンプを介して接続された複数の内部導通部が設けられ、該複数の内部導通部のうちの1つの内部導通部が、前記複数の外部接続用の接続パッドのうちの1つの外部接続用の接続パッドの近傍において複数に分岐されて当該外部接続用の接続パッドに接続されていることを特徴とする半導体装置。
- 下面に複数の接続パッドが形成された半導体チップが一の面に搭載された回路基板の他の面にハンダバンプが形成される複数の外部接続用の接続パッドが形成されてなる半導体装置において、前記回路基板内に少なくとも前記半導体チップの前記複数の接続パッドの何れかにバンプを介して接続された複数の内部導通部が設けられ、該複数の内部導通部のうちの同電位の複数の内部導通部が、前記複数の外部接続用の接続パッドのうちの1つの前記外部接続用の接続パッドに接続されていることを特徴とする半導体装置。
- 前記回路基板の平面サイズは前記半導体チップの平面サイズとほぼ同じであることを特徴とする請求項1または2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05544297A JP3627428B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05544297A JP3627428B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10242332A JPH10242332A (ja) | 1998-09-11 |
JP3627428B2 true JP3627428B2 (ja) | 2005-03-09 |
Family
ID=12998719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05544297A Expired - Fee Related JP3627428B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3627428B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
JP2006190771A (ja) * | 2005-01-05 | 2006-07-20 | Renesas Technology Corp | 半導体装置 |
WO2007040229A1 (ja) | 2005-10-03 | 2007-04-12 | Rohm Co., Ltd. | 半導体装置 |
JP5279180B2 (ja) * | 2005-10-03 | 2013-09-04 | ローム株式会社 | 半導体装置 |
JP5124389B2 (ja) * | 2008-08-27 | 2013-01-23 | 新光電気工業株式会社 | 配線基板 |
WO2010026956A1 (ja) * | 2008-09-02 | 2010-03-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US8525335B2 (en) | 2009-07-03 | 2013-09-03 | Teramikros, Inc. | Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof |
JP2011014765A (ja) * | 2009-07-03 | 2011-01-20 | Casio Computer Co Ltd | 半導体構成体およびその製造方法並びに半導体装置およびその製造方法 |
JP2011014764A (ja) * | 2009-07-03 | 2011-01-20 | Casio Computer Co Ltd | 半導体装置およびその製造方法 |
JP2012018965A (ja) * | 2010-07-06 | 2012-01-26 | Denso Corp | 多層配線基板及びビアホールの製造方法 |
KR101161971B1 (ko) * | 2010-07-21 | 2012-07-04 | 삼성전기주식회사 | 다층 회로 기판 및 다층 회로 기판의 제조 방법 |
JP5690892B2 (ja) * | 2013-09-05 | 2015-03-25 | 新光電気工業株式会社 | コアレス多層配線基板及びその製造方法 |
-
1997
- 1997-02-25 JP JP05544297A patent/JP3627428B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10242332A (ja) | 1998-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6037665A (en) | Mounting assembly of integrated circuit device and method for production thereof | |
US7749806B2 (en) | Fabricating process of a chip package structure | |
JP2001077293A (ja) | 半導体装置 | |
JP2004537841A5 (ja) | ||
JP2002026198A (ja) | 半導体装置及びその製造方法 | |
JPH09298255A (ja) | セラミック回路基板及びこれを用いた半導体装置 | |
KR20050022336A (ko) | 반도체장치 | |
JP3627428B2 (ja) | 半導体装置 | |
US20040046255A1 (en) | Chip package structure | |
JPH0831868A (ja) | Bga型半導体装置 | |
US7847414B2 (en) | Chip package structure | |
US7960214B2 (en) | Chip package | |
KR102050011B1 (ko) | 반도체 패키지용 상호 연결 구조체 및 상호 연결 구조체의 제조 방법 | |
JPH0547842A (ja) | 半導体装置 | |
JP3824545B2 (ja) | 配線基板、それを用いた半導体装置、それらの製造方法 | |
JP2934876B2 (ja) | 半導体装置及びその製造方法 | |
JP4168494B2 (ja) | 半導体装置の製造方法 | |
KR100343454B1 (ko) | 웨이퍼 레벨 패키지 | |
JP3397045B2 (ja) | 半導体装置及びその製造方法 | |
JPH10233417A (ja) | 半導体装置及びその製造方法 | |
JP3912888B2 (ja) | パッケージ型半導体装置 | |
TWI393197B (zh) | 晶片封裝 | |
US20040135252A1 (en) | Arrangement for the protection of three-dimensional structures on wafers | |
KR19980025889A (ko) | 중합체층이 개재된 반도체 칩과 기판 간의 범프 접속 구조 | |
JP3088391B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040708 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041020 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121217 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |