JP6663340B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6663340B2
JP6663340B2 JP2016211435A JP2016211435A JP6663340B2 JP 6663340 B2 JP6663340 B2 JP 6663340B2 JP 2016211435 A JP2016211435 A JP 2016211435A JP 2016211435 A JP2016211435 A JP 2016211435A JP 6663340 B2 JP6663340 B2 JP 6663340B2
Authority
JP
Japan
Prior art keywords
wire
bonding
width
semiconductor chip
set1
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016211435A
Other languages
English (en)
Other versions
JP2018073970A (ja
Inventor
勅子 奥西
勅子 奥西
俊範 清原
俊範 清原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016211435A priority Critical patent/JP6663340B2/ja
Priority to US15/729,715 priority patent/US20180122766A1/en
Priority to CN201711007340.7A priority patent/CN108022900B/zh
Priority to CN201721389338.6U priority patent/CN207474454U/zh
Publication of JP2018073970A publication Critical patent/JP2018073970A/ja
Priority to US16/594,160 priority patent/US10910337B2/en
Application granted granted Critical
Publication of JP6663340B2 publication Critical patent/JP6663340B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48455—Details of wedge bonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48455—Details of wedge bonds
    • H01L2224/48456—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H01L2224/78302—Shape
    • H01L2224/78303—Shape of the pressing surface, e.g. tip or head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85196—Translational movements involving intermediate connecting steps before cutting the wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置に関し、例えば、ワイヤが接続されたリードの一部分が樹脂封止体により封止されている半導体装置に関する。
特開２０１４−２７２９３号公報（特許文献１）には、半導体チップの一つのソース電極パッドに複数のワイヤが接続されたパワー半導体装置、および半導体チップの複数のソース電極パッドのそれぞれにワイヤが接続された半導体装置が記載されている。
また、特開２０１３−１０２２３３号（特許文献２）には、ボンディングツールであるウェッジツールを用いて、半導体チップの複数のパッドおよびリードポストのそれぞれに一つのアルミニウムリボンを接合する方法が記載されている。
特開２０１４−２７２９３号公報 特開２０１３−１０２２３３号公報
本願発明者は、半導体装置の性能向上について検討している。例えば、半導体チップの一つの電極パッドの複数箇所に一つのワイヤを接合する技術がある。半導体チップの電極形成面は、保護膜としての絶縁膜に覆われており、電極パッドの複数箇所にワイヤを接合する場合、保護膜に形成された開口部の開口面積を大きくすることにより、ワイヤが接続し易くなる。ところが、電極パッドを構成する金属材料と、ワイヤを封止する樹脂材料との接合界面の強度が弱いことに起因して、電極パッドのうち、ワイヤが接続されず、かつ保護膜から露出する部分と、ワイヤを封止する樹脂（樹脂封止体）とが剥離することが判った。電極パッドと樹脂封止体とが剥離した場合でも、半導体装置の機能が直ちに損なわれることはない。しかし、半導体装置の製品寿命など、長期間における製品品質を考慮すると、電極パッドと樹脂封止体との剥離が抑制できることが好ましい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体チップの絶縁膜に形成された第１開口部において一つの第１接合面の複数の箇所において接合される第１導電性部材を有している。また、半導体装置は、上記第１接合面に接するように上記半導体チップおよび上記第１導電性部材を封止する封止体を有している。また、第１接合面のうち、上記第１導電性部材と重なっていない部分の面積は小さい。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置が備える回路の一例を模式的に示す説明図である。 図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。 図１に示す半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す透視平面図である。 図５のＡ−Ａ線に沿った断面図である。 図５に示す半導体チップの上面周辺を拡大して示す拡大平面図である。 図７のＡ−Ａ線に沿った拡大断面図である。 図７のＢ−Ｂ線に沿った拡大断面図である。 図７に示す絶縁膜のうち、隣り合う接合面の間に挟まれた領域の範囲を明示した拡大平面図である。 図９に対する検討例を示す拡大断面図である。 図１〜図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１２に示す半導体チップ準備工程で準備する半導体チップの表面（電極露出面）側の平面図である。 図１２に示すリードフレーム準備工程で準備するリードフレームの一部を示す拡大平面図である。 図１４に示すダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。 図１５に示す半導体チップと、リードとを、ワイヤを介して電気的に接続した状態を示す拡大平面図である。 ウェッジツールを用いたワイヤボンド工程の例を示す説明図である。 ウェッジツールを用いたワイヤボンド工程の例を示す説明図である。 図１７に示す第１ボンド工程または第２ボンド工程において、半導体チップの電極パッドにワイヤを圧着する状態を示す拡大断面図である。 図１７に示す第１ボンド工程または第２ボンド工程において、半導体チップの電極パッドにワイヤを圧着する状態を示す拡大断面図である。 図１６に示す半導体チップおよびワイヤを封止する封止体を形成した状態を示す拡大平面図である。 図２１のＡ−Ａ線に沿った断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。 封止工程において、樹脂に封止されたワイヤの周辺を示す拡大断面図である。 図１２に示す個片化工程で、複数のデバイス形成部のそれぞれを分離した状態を示す拡大平面図である。 図７に対する変形例を示す拡大平面図である。 図７に対する他の変形例を示す拡大平面図である。 図８に対する変形例を示す拡大断面図である。 図７に対する他の変形例を示す拡大平面図である。 図７に対する他の変形例を示す拡大平面図である。 図７に対する他の変形例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
以下の説明において、「接触」、「接着」、「接合」、「剥離」、および「接続」という用語を用いるが、以下の意味で用いる。「接触」とは、分離可能な二つの部材の少なくとも一部分が互いに接している状態を言う。「接着」とは、分離可能な二つの部材（被着材）の少なくとも一部分が接着剤を介して互いに結合し、固定された状態を言う。また、「接合」とは、分離可能な二つの部材（被着材）の少なくとも一部分が互いに結合し、固定された状態を言う。上記した「結合」には、アンカー効果などの機械的な結合、分子間力などの物理的相互作用による結合、および共有結合などの化学的相互作用による結合が含まれる。また、「接合」には、被着材の間に他の部材（例えば接着剤）が介在している場合の他、他の部材が介在していない場合も含まれる。すなわち、「接合された状態」には「接着された状態」が含まれる。また、「剥離」とは、上記した「結合」状態が解除され、分離可能な状態に変化することを言う。また、単に「剥離」と記載した場合には、二つの部材の接合部分の全体において結合が解除された場合の他、接合部分の一部において結合が解除された状態も含む。また、「接続」とは、二つの部材が連通した状態（接続経路が途中で分断されず、連続的に繋がった）を言う。二つの部材の間に別の部材が介在しているかどうかは問わない。例えば「Ａ部材とＢ部材とが電気的に接続された状態」とは、Ａ部材とＢ部材とが電気的に導通可能な状態を意味し、Ａ部材とＢ部材との間にＣ部材が介在している場合も含まれる。また、単に、「Ａ部材とＢ部材とが接続された状態」とは、Ａ部材とＢ部材とが固定された状態を意味し、Ａ部材とＢ部材との間にＣ部材が介在している場合も含まれる。また例えば、「Ａ部材とＢ部材とが接続された状態」には、Ａ部材とＢ部材とが分離できない一体物として形成され、形状的または機能的に区別されている場合も含まれる。このように、Ａ部材とＢ部材とが一体物として形成された状態のことを「連結」と記載する場合もある。
また、以下の説明において、半田、半田材、半田材料、あるいは半田成分と記載した場合には、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田を指す。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
本実施の形態では、半導体装置の例として、電源回路等の電力制御回路に組み込まれる、パワーデバイス、あるいはパワー半導体装置と呼ばれる半導体装置を取り上げて説明する。以下で説明する半導体装置は、電力変換回路に組み込まれ、スイッチング素子として機能する。
＜回路構成例＞
図１は、本実施の形態の半導体装置が備える回路の一例を模式的に示す説明図である。また、図２は、図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。
パワー半導体装置と呼ばれる電力制御用の半導体装置には、例えばダイオード、サイリスタ、あるいは、トランジスタなどの半導体素子を有するものがある。トランジスタは、様々な分野に利用されているが、本実施の形態のように、例えば１Ａ（アンペア）以上の大電流が流れる電力制御回路内に組み込まれ、スイッチング素子として動作するトランジスタは、パワートランジスタと呼ばれる。本実施の形態の半導体装置ＰＫＧ１は、図１に示すように、パワートランジスタであるトランジスタＱ１が形成された半導体チップ１０を有している。図１および図２に示す例では、半導体チップ１０に形成されているトランジスタＱ１は、電界効果トランジスタ、詳しくは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。パワー半導体装置では、トランジスタは例えばスイッチング素子として利用される。パワー半導体装置に用いられるＭＯＳＦＥＴは、パワーＭＯＳＦＥＴと呼ばれる。
上記したＭＯＳＦＥＴは、ゲート絶縁膜上に導電性材料からなるゲート電極が配置された構造の電界効果トランジスタを広く表わす用語として記載している。したがって、ＭＯＳＦＥＴと記載した場合でも、酸化膜以外のゲート絶縁膜を除外するものではない。また、ＭＯＳＦＥＴと記載した場合でも、例えばポリシリコンなど、金属以外のゲート電極材料を除外するものではない。
また、図１に示すトランジスタＱ１は、例えば、図２に示すようなｎチャネル型の電界効果トランジスタにより形成されている。図２は、図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。
図２に示す例では、例えばｎ型単結晶シリコンから成る半導体基板ＷＨの主面ＷＨｔ上に、ｎ−型のエピタキシャル層ＥＰが形成されている。この半導体基板ＷＨおよびエピタキシャル層ＥＰは、ＭＯＳＦＥＴのドレイン領域（図１に示すドレインＤに相当する領域）を構成する。このドレイン領域は、半導体チップ１０の裏面側に形成されたドレイン電極ＤＥと電気的に接続されている。
エピタキシャル層ＥＰ上には、ｐ＋型の半導体領域であるチャネル形成領域ＣＨが形成され、このチャネル形成領域ＣＨ上には、ｎ＋型の半導体領域であるソース領域（図１に示すソースＳに相当する領域）ＳＲが形成されている。ソース領域ＳＲは、引出配線を介して、半導体チップ１０の主面側に形成されたソース電極パッド（電極、ソース電極）ＳＥと電気的に接続されている。また、半導体基板ＷＨ上に積層された半導体領域には、ソース領域ＳＲの上面からチャネル形成領域ＣＨを貫通し、エピタキシャル層ＥＰの内部に達するトレンチ（開口部、溝）ＴＲ１が形成されている。
また、トレンチＴＲ１の内壁にはゲート絶縁膜ＧＩが形成されている。また、ゲート絶縁膜ＧＩ上には、トレンチＴＲ１を埋め込むように積層されたゲート電極Ｇが形成されている。ゲート電極Ｇは、引出配線を介して、半導体チップ１０のゲート電極パッド（電極、ゲート電極）ＧＥと電気的に接続されている。
また、トランジスタＱ１は、チャネル形成領域ＣＨを挟んで、厚さ方向にドレイン領域とソース領域ＳＲが配置されるので、厚さ方向にチャネルが形成される（以下、縦型チャネル構造と呼ぶ）。この場合、主面ＷＨｔに沿ってチャネルが形成される電界効果トランジスタと比較して、平面視における、素子の占有面積を低減できる。このため、半導体チップ１０の平面サイズを低減できる。
また、上記した縦型チャネル構造の場合、平面視において、単位面積当たりのチャネル幅を増加できるので、オン抵抗を低減することができる。なお、図２は、電界効果トランジスタの素子構造を示す図であって、図１に示す半導体チップ１０では、例えば図２に示すような素子構造を有する複数（多数）のトランジスタＱ１が、並列接続されている。これにより、例えば１アンペアを越えるような大電流が流れるパワーＭＯＳＦＥＴを構成することができる。
上記のように、縦型チャネル構造の複数のトランジスタＱ１を並列接続してＭＯＳＦＥＴを構成する場合、ＭＯＳＦＥＴの電気的特性（主に耐圧特性、オン抵抗特性、容量特性）は、半導体チップ１０の平面サイズに応じて変化する。例えば、半導体チップ１０の平面積を大きくすれば、並列接続されたトランジスタＱ１のセル数（すなわち素子の数）が増加するので、オン抵抗は低下し、容量は増大する。
なお、図１および図２では、パワー半導体装置が備えるパワートランジスタの例として、ＭＯＳＦＥＴを例示したが、種々の変形例を適用できる。例えば、ＭＯＳＦＥＴに代えて、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ；Insulated Gate Bipolar Transistor)を備えていても良い。
＜半導体装置＞
次に、図１に示す半導体装置ＰＫＧ１のパッケージ構造について説明する。図３は、図１に示す半導体装置の上面図である。また、図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す透視平面図である。また、図６は、図５のＡ−Ａ線に沿った断面図である。
本実施の形態の半導体装置ＰＫＧ１は、半導体チップ１０（図５、図６参照）、半導体チップ１０が搭載されるダイパッド（金属板、チップ搭載部、放熱板）２０（図３〜図６参照）、および外部端子である複数のリード（端子）３０を有している。半導体チップ１０と複数のリード３０とは、複数のワイヤ１２（図５、図６参照）を介して電気的に接続されている。また、半導体チップ１０、ダイパッド２０の上面２０ｔおよび複数のリード３０のインナ部（インナリード部、被封止部）３０Ｍ（図５、図６参照）は、封止体（樹脂封止体、樹脂体、モールド樹脂）４０により、封止されている。
本実施の形態では、図５に示すように、平面視において、複数のリード３０のそれぞれは、Ｙ方向に沿ってダイパッド２０と並んで配置され、かつ、Ｙ方向と交差（図５の例では直交）するＸ方向に沿って並ぶように配置されている。また、図５に示す例では、平面視において、Ｘ方向に沿って、複数のソース用のリード（ソースリード、ソース端子）３０Ｓ、ドレイン用のリード（ドレインリード、ドレイン端子）３０Ｄ、およびゲート用のリード（ゲートリード、ゲート端子）３０Ｇが順に並ぶように配列されている。複数のリード３０のそれぞれは、封止体４０に封止されるインナ部３０Ｍと、封止体４０から露出するアウタ部（アウタリード部、露出部）３０Ｘと、を備えている。また、図６に示すように複数のリード３０のそれぞれは、上面３０ｔおよび上面３０ｔの反対側の下面３０ｂを有している。
また、図６に示すように、半導体チップ１０は、表面（面、上面）１０ｔと、表面１０ｔの反対側に位置する裏面（面、下面）１０ｂを有している。また、図５に示すように半導体チップ１０の表面１０ｔ（または図６に示す裏面１０ｂ）は平面視において四角形を成し、周縁部に四つの側面１０ｓを有している。図５に示す例では半導体チップ１０は平面視において長方形を成し、長辺がＸ方向に沿って配置されている。
また、図５に示すように半導体チップ１０の表面１０ｔには、ゲート電極Ｇ（図１参照）と電気的に接続されるゲート電極パッドＧＥと、ソースＳ（図１参照）と電気的に接続されるソース電極パッドＳＥが形成されている。また、図６に示すように、半導体チップ１０の裏面１０ｂには、ドレインＤ（図１参照）と電気的に接続されるドレイン電極（電極）ＤＥが形成されている。図６に示す例では、半導体チップ１０の裏面１０ｂ全体が、ドレイン電極ＤＥになっている。
図２に示すように、半導体チップ１０を縦型チャネル構造とした場合、半導体チップ１０の厚さを薄く（図６に示す表面１０ｔと裏面１０ｂの距離を小さく）することにより、オン抵抗を低減することができる。一方、ダイパッド２０の熱容量を大きくする観点、あるいは、電流が流れる導電経路の断面積を大きくする観点からは、ダイパッド２０の厚さは厚い方が良い。このため、図６に示す例では、ダイパッド２０の厚さは半導体チップ１０の厚さよりも厚い。
また、半導体装置ＰＫＧ１は、半導体チップ１０が搭載されるダイパッド（金属板、チップ搭載部、放熱板）２０を有する。図６に示すように、ダイパッド２０は、半導体チップ１０がダイボンド材１１を介して搭載された上面（面、主面、表面、チップ搭載面）２０ｔと、上面２０ｔとは反対側の下面（面、主面、裏面、露出面、実装面）２０ｂを有している。図５に示す例では、半導体チップ１０の平面サイズ（表面１０ｔの面積）は、ダイパッド２０の平面サイズ（上面２０ｔの面積）よりも小さい。また、図４に示すようにダイパッド２０は、周縁部に下面２０ｂに連なる複数の側面２０ｓを有している。
また、図５に示すように、ダイパッド２０は、ドレイン端子であるリード３０Ｄと一体に形成されている。リード３０Ｄは、図１に示すドレインＤと電気的に接続される外部端子である。図６に示すように、半導体チップ１０の裏面１０ｂには、ＭＯＳＦＥＴであるトランジスタＱ１（図１参照）のドレインＤに接続されるドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、導電性材料から成るダイボンド材１１を介してダイパッド２０と電気的に接続される。ダイボンド材１１は、例えば半田、あるいは、銀（Ａｇ）粒子などの導電性粒子と樹脂との混合物の硬化物である、導電性樹脂である。リード３０Ｄは、ダイパッド２０に接続されており、ダイパッド２０およびダイボンド材１１を介して半導体チップ１０のドレイン電極ＤＥと電気的に接続される。また、リード３０Ｄは、ダイパッド２０に接続（連結）されており、後述する半導体装置の製造工程において、ダイパッド２０を支持する吊りリードとしての機能を備えている。
なお、本実施の形態では、ダイパッド２０の下面２０ｂが封止体４０から露出しているので、ダイパッド２０自身を、ドレイン端子として扱っても良い。また、本実施の形態では、パワートランジスタの例として、ＭＯＳＦＥＴを利用した実施態様を取り上げて説明しているので、リード３０およびダイパッド２０は、回路上では、半導体装置ＰＫＧ１のドレイン端子として動作する。しかし、変形例として、パワートランジスタにＩＧＢＴを用いる場合には、半導体チップの裏面には、コレクタ電極が形成される。このため、パワートランジスタがＩＧＢＴである場合には、リード３０およびダイパッド２０は、回路上では、半導体装置ＰＫＧ１のコレクタ端子として動作する。
また、図５に示すように、ダイパッド２０の複数の側面２０ｓは、平面視において、複数のリード３０のそれぞれと対向した状態で設けられ、封止体４０により封止された側面２０ｓ１を含む。また、複数の側面２０ｓは、側面２０ｓ１の反対側に設けられ、封止体４０から露出し、かつ、金属膜２２（図６参照）に覆われる側面２０ｓ２を含む。
また、図４および図６に示すように、ダイパッド２０の下面２０ｂは、封止体４０の下面４０ｂ側において、封止体４０から露出している。図４に示す例では、ダイパッド２０の下面２０ｂの面積は、封止体４０の下面４０ｂの面積以上である。また、図３に示すように、ダイパッド２０の一部分は、ダイパッド２０の上面２０ｔ側から視た平面視において、封止体４０が有する複数の側面４０ｓのうちの一つの側面４０ｓから外側に向かって突出している。そして、図３および図６に示すように、ダイパッド２０の上面２０ｔの一部分、および複数の側面２０ｓのうちの一部（少なくとも側面２０ｓ２）は、封止体４０から露出している。本実施の形態のようにダイパッド２０の平面サイズを大きくし、かつ、ダイパッド２０の一部を封止体４０から露出させることにより、半導体チップ１０で発生した熱の放熱効率を向上させることができる。
また、外部端子であるリード３０Ｄに接続されるダイパッド２０の下面２０ｂが封止体４０から露出していることにより、電流が流れる導通経路の断面積を大きくすることができる。このため、導通経路中のインピーダンスを低減することができる。特に、リード３０Ｄが、半導体装置ＰＫＧ１が有する回路の出力ノードに対応する外部端子になっている場合には、リード３０Ｄに接続される導通経路のインピーダンス成分を低減することにより、出力配線の電力損失を直接的に低減できる点で好ましい。
ダイパッド２０は、複数のリード３０と同じ金属材料、例えば、銅（Ｃｕ）、または銅（Ｃｕ）を主要な成分とする合金材料から成る基材２１を有する。また、複数のリード３０のそれぞれは、ダイパッド２０と同じ金属材料、例えば、銅（Ｃｕ）、または銅（Ｃｕ）を主要な成分とする合金材料から成る基材３１を有する。
また、ダイパッド２０のうち、封止体４０から露出する部分（アウタ部、露出部）は、金属膜２２に覆われている。同様に、リード３０のうち、封止体４０から露出する部分（アウタ部３０Ｘ）は、金属膜３２に覆われている。この金属膜２２および金属膜３２は、半導体装置ＰＫＧ１を実装基板に実装する際に、接続材料として用いる半田材の濡れ性を向上させるための金属膜である。金属膜２２および金属膜３２は、例えば、電解めっき法により形成されためっき金属膜である。詳細は後述するが、金属膜２２および金属膜３２は、例えば、錫（Ｓｎ）を含む半田材料から成る。
また、図５および図６に示すダイボンド材（接着材）１１は、半導体チップ１０をダイパッド２０上に固定し、かつ半導体チップ１０とダイパッド２０を電気的に接続するための導電性部材（ダイボンド材）である。ダイボンド材１１は例えば、半田材料を用いても良い。あるいは、ダイボンド材１１は、複数の銀（Ａｇ）粒子（Ａｇフィラ）を含有する所謂、銀（Ａｇ）ペーストと呼ばれる導電性の樹脂接着材であっても良い。なお、図示は省略するが、ダイパッド２０の基材である銅（Ｃｕ）または銅合金よりもダイボンド材１１との接着性が高い金属膜（図示は省略）がダイパッド２０の上面２０ｔの一部分に形成されていても良い。これにより、ダイボンド材１１とダイパッド２０との接着強度を向上させることができる。
また、図５に示すように、半導体チップ１０のゲート電極パッドＧＥとリード３０Ｇ
は、ワイヤ１２（詳しくはワイヤ１２Ｇ）を介して電気的に接続されている。同様に、半導体チップ１０のソース電極パッドＳＥとリード３０Ｓは、ワイヤ（導電性部材、金属線）１２（詳しくはワイヤ１２Ｓ）を介して電気的に接続されている。ワイヤ１２は、半導体チップ１０の表面１０ｔ側の電極パッドとリード３０とを接続する導電性部材であって、例えばアルミニウム（Ａｌ）を主成分としている。なお、ワイヤ１２の構成材料には種々の変形例があり、例えば、銅（Ｃｕ）、銀（Ａｇ）、あるいは金（Ａｕ）などの金属材料が主成分であっても良い。
図５に示すように、ワイヤ１２Ｇの一端は、半導体チップ１０のゲート電極パッドＧＥに接合される。一方、ワイヤ１２Ｇの上記一端とは反対側の他端は、リード３０Ｇの一部に形成されたワイヤ接合部（リードポスト、パッド、ボンディングパッド、ワイヤ接続部、接合部）３０Ｗの上面３０ｔに接合される。
また、図５および図６に示すように、ワイヤ１２Ｓの一端は、半導体チップ１０のソース電極パッドＳＥに接合される。一方、ワイヤ１２Ｓの上記一端とは反対側の他端は、リード３０Ｓの一部に形成されたワイヤ接合部（リードポスト、パッド、ボンディングパッド、ワイヤ接続部、接合部）３０Ｗの上面３０ｔに接合される。
また、パワー半導体装置では、ソース電極パッドＳＥに接続される配線経路には、ゲート電極パッドＧＥに接続される配線経路より大きな電流が流れる。このため、図５に示す例では、ワイヤ１２Ｓの太さは、ワイヤ１２Ｇの太さよりも太い。なお、ワイヤ１２の形状や本数は、図５に示す態様には限定されず、種々の変形例がある。例えば、ワイヤ１２Ｇとワイヤ１２Ｓの太さが同じであっても良い。また例えば、ソース電極パッドＳＥとリード３０Ｓとが、複数のワイヤ１２Ｓを介して電気的に接続されていても良い。詳細は後述するが、本実施の形態では、半導体チップ１０のソース電極パッドＳＥには、複数のワイヤ１２Ｓが接続されている。このように、ソース電極パッドＳＥに複数本の太いワイヤ１２Ｓを接続することで、図１に示すソースＳに繋がる導電経路のインピーダンスを低減できる。
また、半導体チップ１０、複数のリード３０、および複数のワイヤ１２は、封止体４０により封止される。封止体４０は、半導体チップ１０、および複数のワイヤ１２を封止する樹脂体である。詳しくは、封止体４０は、後述する図７に示す、ソース電極パッドＳＥの露出面である、接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれに接するように、半導体チップ１０、および複数のワイヤ１２を封止する樹脂体である。封止体４０は、上面４０ｔ（図３、図６参照）および上面４０ｔの反対側に位置する下面（実装面）４０ｂ（図４、図６参照）を有する。また、図３および図４に示すように封止体４０の上面４０ｔ（図３参照）および下面４０ｂ（図４参照）のそれぞれは、周縁部に複数の側面４０ｓを有している。また、封止体４０は、例えば、主としてエポキシ系樹脂などの熱硬化性樹脂により構成されている。また、本実施の形態では、封止体４０の特性（例えば熱影響による膨張特性）を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラ粒子が樹脂材料中に混合されている。
＜ワイヤと電極パッドとの接続部分の詳細＞
ここで、半導体チップの電極パッドと、ワイヤとが接続される部分の詳細について説明する。図７は、図５に示す半導体チップの上面周辺を拡大して示す拡大平面図である。また、図８は、図７のＡ−Ａ線に沿った拡大断面図である。図９は、図７のＢ−Ｂ線に沿った拡大断面図である。図８では、半導体チップ１０が備える多数のトランジスタＱ１のうち、二個のトランジスタＱ１を代表的に示している。
図７に示すように半導体チップ１０の表面１０ｔには、絶縁膜１３が形成されている。絶縁膜１３は、半導体チップ１０の表面１０ｔ側を保護する保護膜である。表面１０ｔの大部分は、絶縁膜（保護膜）１３に覆われている。本実施の形態の場合、絶縁膜１３は、有機材料から成る有機膜であって、例えばポリイミド膜である。絶縁膜１３が有機膜である場合、絶縁膜１３と樹脂から成る封止体４０との接合強度が特に高くなる。ただし、絶縁膜１３の構成材料としては、種々の変形例がある。例えば、ポリイミド膜以外の有機膜であっても良い。また例えば、二酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）などの無機絶縁膜であっても良い。封止体４０との接合強度を考慮すると、有機膜の方が無機絶縁膜よりも好ましい。しかし、金属材料と封止体４０との接合強度と比較すると、無機絶縁膜と封止体４０との接合強度の方が高い。
絶縁膜１３には、複数の開口部が形成されている。図７に示す例では、絶縁膜１３には、開口部１３Ｈ１、開口部１３Ｈ２、および開口部１３Ｈ３が形成されている。開口部１３Ｈ１、１３Ｈ２、１３Ｈ３のそれぞれにおいて、絶縁膜１３の下層に形成された導体パターンの一部分が露出している。詳しくは、開口部１３Ｈ１において、ソース電極パッドＳＥの一部分である接合面（露出面、接合部）ＳＥｔ１が絶縁膜１３から露出している。また、開口部１３Ｈ２において、ソース電極パッドＳＥの他の一部分である接合面（露出面、接合部）ＳＥｔ２が絶縁膜１３から露出している。また、開口部１３Ｈ３において、ゲート電極パッドＧＥの一部分である接合面ＧＥｔが絶縁膜１３から露出している。
接合面ＳＥｔ１にはワイヤ（ソースワイヤ）１２Ｓ１が接合され、接合面ＳＥｔ２にはワイヤ（ソースワイヤ）１２Ｓ２が接合されている。また、接合面ＧＥｔには、ワイヤ（ゲートワイヤ）１２Ｇが接合されている。詳しくは、ワイヤ１２Ｓ１は、接合面ＳＥｔ１に接合する接続部（接合部、ステッチ部）１２Ｂ１、接合面ＳＥｔ１に接合する接続部（接合部、ステッチ部）１２Ｂ２、および平面視のＹ方向において、接続部１２Ｂ１と接続部１２Ｂ２の間に位置するループ部１２Ｌ１を有している。接続部１２Ｂ１および接続部１２Ｂ２のそれぞれは、ワイヤ１２のうち、半導体チップ１０の電極パッドに熱圧着された部分であって、接続部１２Ｂ１および接続部１２Ｂ２のそれぞれの下面が同一の（共通する）接合面ＳＥｔ１に接合されている。また、ループ部１２Ｌ１は、接続部１２Ｂ１と接続部１２Ｂ２とを連結する部分であって、接合面ＳＥｔ１と離間している（図８参照）。また、ワイヤ１２Ｓ１は、図５に示すリード３０Ｓのワイヤ接合部３０Ｗに接合される部分である接続部（接合部、ステッチ部）１２Ｂ３を有する。また、ワイヤ１２Ｓ１は、図７に示す接続部１２Ｂ２と接続部１２Ｂ３（図５参照）の間に位置し、接続部１２Ｂ２と接続部１２Ｂ３とを連結するループ部１２Ｌ２を有している。
図７では、ワイヤ１２Ｓ２には符号は付していないが、ワイヤ１２Ｓ２は、ワイヤ１２Ｓ１と同様の構成になっている。すなわち、ワイヤ１２Ｓ２は、接合面ＳＥｔ２に接合する接続部（接合部、ステッチ部）１２Ｂ１、接合面ＳＥｔ２に接合する接続部（接合部、ステッチ部）１２Ｂ２、および平面視のＹ方向において、接続部１２Ｂ１と接続部１２Ｂ２の間に位置するループ部１２Ｌ１を有している。接続部１２Ｂ１および接続部１２Ｂ２のそれぞれの下面は、同一の（共通する）接合面ＳＥｔ２に接合されている。また、ループ部１２Ｌ１は、接合面ＳＥｔ２と離間している（図８参照）。また、ワイヤ１２Ｓ２は、図５に示すリード３０Ｓのワイヤ接合部３０Ｗに接合される部分である接続部（接合部、ステッチ部）１２Ｂ３を有する。また、図７に示すように、ワイヤ１２Ｓ２は、接続部１２Ｂ２と接続部１２Ｂ３（図５参照）の間に位置し、接続部１２Ｂ２と接続部１２Ｂ３とを連結するループ部１２Ｌ２を有している。
言い換えれば、ソース電極パッドＳＥに接続されるワイヤ１２Ｓ１およびワイヤ１２Ｓ２のそれぞれは、一つの接合面ＳＥｔ１（または接合面ＳＥｔ２）に複数箇所で接合されている。この場合、ワイヤ１２Ｓ１、１２Ｓ２と接合面ＳＥｔ１、ＳＥｔ２の接合面積（合計値）が大きくなるので、ワイヤ１２Ｓ１、１２Ｓ２を介して供給される電位の供給経路のインピーダンスを低減できる。
ゲート電極パッドＧＥに接続されるワイヤ１２Ｇは、ワイヤ１２Ｓ１、１２Ｓ２とは構造が異なる。すなわち、ワイヤ１２Ｇは、一つの接合面ＧＥｔに一箇所で接合されている。詳しくは、ワイヤ１２Ｇは、接合面ＧＥｔに接合する接続部（接合部、ステッチ部）１２Ｂ２、リード３０Ｇ（図５参照）のワイヤ接合部３０Ｗ（図５参照）に接合される接続部（接合部、ステッチ部）１２Ｂ３（図５参照）、および接続部１２Ｂ２と接続部１２Ｂ３の間に位置するループ部１２Ｌ２を有している。しかし、ワイヤ１２Ｇは、ワイヤ１２Ｓ１およびワイヤ１２Ｓ２における接続部１２Ｂ１およびループ部１２Ｌ１に相当する部分を有していない。ワイヤ１２Ｇには、トランジスタＱ１（図１参照）のスイッチング動作を制御する信号（ゲート信号）が伝送される。ワイヤ１２Ｇを経由する伝送経路は、ワイヤ１２Ｓ１、１２Ｓ２を経由する伝送経路と比較して、伝送経路中のインピーダンスが大きくなっても、スイッチング回路の性能に与える影響が相対的に小さい。このため、ワイヤ１２Ｇは、一つの接合面ＧＥｔに一箇所で接合されている。ワイヤ１２Ｇと半導体チップ１０との接続部分の構造を単純化することにより、製造工程が簡略化できる。
ところで、図８に示すように、本実施の形態の場合、接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれは、一つの導体パターンである、ソース電極パッドＳＥの一部分である。言い換えれば、接合面ＳＥｔ１は、ソース電極パッドＳＥの第１の部分であり、接合面ＳＥｔ２は、ソース電極パッドＳＥの第２の部分である。一つのソース電極パッドＳＥに複数のワイヤ１２を接続する場合、例えば、開口部１３Ｈ１の開口面積を大きくして、一つの開口部１３Ｈ１において露出する接合面ＳＥｔ１に、ワイヤ１２Ｓ１およびワイヤ１２Ｓ２の両方を接合する方法が考えられる。この場合、ワイヤ１２を接合面ＳＥｔ１に接合する際の位置ズレのマージンが大きくなる。
ところが、本願発明者の検討によれば、有機系の材料を主成分とする封止体４０（図６参照）と金属材料（例えばアルミニウム）を主成分とするソース電極パッドＳＥとの接合強度が低いことに起因して、封止体４０とソース電極パッドＳＥとの接合界面に剥離が生じ易いことが判った。また、ソース電極パッドＳＥと封止体４０とでは、線膨張係数の差が大きいので、封止体４０を形成した後のパッケージに印加される温度変化に起因して、剥離が生じやすい。上記したように、封止体４０には、シリカ粒子などのフィラ粒子が樹脂材料中に混合されている。このため、半導体基板であるシリコン（Ｓｉ）と同程度の線膨張係数にすることはできる。しかし、この場合でも、金属材料から成るソース電極パッドＳＥとの線膨張係数の差は、大きいので、剥離が生じやすい。
ソース電極パッドＳＥと封止体４０とが剥離した場合でも、半導体装置ＰＫＧ１（図６参照）の機能が直ちに損なわれることはない。しかし、半導体装置ＰＫＧ１の製品寿命など、長期間における製品品質を考慮すると、ソース電極パッドＳＥと封止体４０との剥離が抑制できることが好ましい。
上記したように、絶縁膜１３と封止体４０との接合界面は、金属膜であるソース電極パッドＳＥと封止体４０との接合界面と比較して、剥離が生じ難い。例えば、絶縁膜１３が有機系材料であるポリイミドから成る場合、封止体４０との密着性が高く、接合強度を向上させることができる。また、変形例として絶縁膜１３が二酸化珪素や窒化珪素などの無機絶縁膜から成る場合でも、金属膜の場合よりは封止体４０との密着性を向上させることができる。また、絶縁膜１３の材料が二酸化珪素や窒化珪素などの無機絶縁膜である場合、封止体４０との線膨張係数差を低減できるので、剥離が生じ難くなる。
以上より、ソース電極パッドＳＥと封止体４０との剥離を抑制する観点からは、ソース電極パッドＳＥが絶縁膜１３から露出する部分の面積を小さくすることが好ましい。図７に示すように、本実施の形態では、ワイヤ１２Ｓ１が接合される接合面ＳＥｔ１と、ワイヤ１２Ｓ２が接合される接合面ＳＥｔ２は、異なる開口部１３Ｈ１、１３Ｈ２において絶縁膜１３から露出している。このため、平面視において、接合面ＳＥｔ１と接合面ＳＥｔ２との間に位置する領域１３Ｒ１は、ソース電極パッドＳＥが絶縁膜１３に覆われている（図８参照）。詳しくは、平面視において、接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれの周縁部は、Ｙ方向に沿って延びる辺（部分）ＨＳ１と、Ｙ方向に沿って延び、かつ、辺ＨＳ１の反対側にある辺（部分）ＨＳ２と、を有している。また、平面視のＹ方向と交差するＸ方向において、接合面ＳＥｔ１の辺ＨＳ２と、接合面ＳＥｔ２の辺ＨＳ１とは、絶縁膜１３の領域１３Ｒ１を介して互いに隣り合うように配置されている。また、接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれは、Ｙ方向と交差するＸ方向に沿って延びる辺（部分）ＨＳ３および辺（部分）ＨＳ４を有している。本実施の形態の場合、接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれは、長方形であり、Ｙ方向に沿って延びる辺ＨＳ１および辺ＨＳ２は、上記長方形の長辺である。
言い換えれば、平面視において、絶縁膜１３の開口部１３Ｈ１および開口部１３Ｈ２のそれぞれは、Ｘ方向に沿って延びる辺ＨＳ３と、Ｘ方向に沿って延び、かつ、辺ＨＳ３の反対側にある辺ＨＳ４と、Ｘ方向に交差するＹ方向に沿って延びる辺ＨＳ１と、Ｙ方向に沿って延び、かつ、辺ＨＳ１の反対側にある辺ＨＳ２と、を有している。また、平面視において、開口部１３Ｈ１の辺ＨＳ２と、開口部１３Ｈ２の辺ＨＳ１とは、絶縁膜１３の領域１３Ｒ１を介して互いに隣り合うように位置している。
図７に示す接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれの周縁部の構成は以下のように定義することもできる。すなわち、平面視において、接合面ＳＥｔ１および接合面ＳＥｔ２は、Ｙ方向と交差（図７では直交）するＸ方向に沿って並ぶように配置されている。接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれの周縁部は、Ｘ方向において、各接合面（接合面ＳＥｔ１および接合面ＳＥｔ２）に接合されるワイヤ（ワイヤ１２Ｓ１およびワイヤ１２Ｓ２）の一方の側（Ｘ１側）にある部分（辺ＨＳ１）と、ワイヤの他方の側（Ｘ２側）にある部分（辺ＨＳ２）と、を有している。
また、本実施の形態では、接合面ＳＥｔ１と接合面ＳＥｔ２の離間距離（言い換えれば開口部１３Ｈ１と開口部１３Ｈ２の離間距離）が広い。例えば、図７に示す例では、Ｘ方向において、領域１３Ｒ１の幅（太さ）Ｐ１は、５００μｍである。この幅Ｐ１の値は、ワイヤ１２Ｓ１およびワイヤ１２Ｓ２の線径の値（例えば４００μｍ）より大きい。また、Ｘ方向において、領域１３Ｒ１の幅（太さ）Ｐ１は、ワイヤ１２Ｓ１の接続部１２Ｂ１の幅（太さ）ＷＷ１より大きい。接続部１２Ｂ１の幅（太さ）ＷＷ１は、ワイヤ１２を接続面ＳＥｔ１、ＳＥｔ２に接合する際に接続部１２Ｂ１を押しつぶす条件により規定され、本実施の形態では、例えば４７０μｍである。本実施の形態では、ワイヤ１２Ｓ１の接続部１２Ｂ１、１２Ｂ２、およびワイヤ１２Ｓ２の接続部１２Ｂ１、１２Ｂ２のそれぞれが、同様の条件で接合されており、Ｘ方向におけるこれらの接続部の幅は、それぞれ４７０μｍである。
また、本実施の形態では、ワイヤ１２Ｓ１およびワイヤ１２Ｓ２のそれぞれのループ部１２Ｌ１は、Ｘ方向と直交するＹ方向に沿って延びている。したがって、Ｘ方向におけるループ部１２Ｌ１の幅（太さ）ＷＷ２は、ワイヤ１２Ｓ１、１２Ｓ２の直径とほぼ等しく、本実施の形態の場合には、幅（太さ）ＷＷ２は、４００μｍである。すなわち、Ｘ方向において、領域１３Ｒ１の幅（太さ）Ｐ１は、ワイヤ１２Ｓ１のループ部１２Ｌ１の幅（太さ）ＷＷ２より大きい。
ワイヤ１２Ｓ１およびワイヤ１２Ｓ２のそれぞれのループ部１２Ｌ１の幅（太さ）ＷＷ２は、以下のように定義することができる。すなわち、平面視において、ワイヤ１２Ｓ１のループ部１２Ｌ１、およびワイヤ１２Ｓ２のループ部１２Ｌ１のそれぞれは、Ｙ方向に沿って、接続部１２Ｂ１から接続部１２Ｂ２に延びる辺ＬＳ１と、辺ＬＳ１の反対側に位置する辺ＬＳ２と、を有している。のループ部１２Ｌ１の幅（太さ）ＷＷ２は、Ｘ方向において、辺ＬＳ１と辺ＬＳ２に挟まれた部分の幅（長さ）として定義できる。
このように、接合面ＳＥｔ１と接合面ＳＥｔ２とに挟まれた領域１３Ｒ１の幅Ｐ１を広くとることで、Ｘ方向における接合面ＳＥｔ１の露出部分の幅、言い換えれば開口部１３Ｈ１の開口幅を低減できる。例えば、図７に示す例では、Ｘ方向において、接合面ＳＥｔ１の幅ＷＨ１（言い換えれば、開口部１３Ｈ１の開口幅）は、５７０μｍである。この幅ＷＨ１の値は、領域１３Ｒ１の幅Ｐ１の値よりは大きい。しかし、接合面ＳＥｔ１のうち、ワイヤ１２が接合されている部分では、接合面ＳＥｔ１と封止体４０（図６参照）が接触しないので、この部分での剥離は生じない。また、図９に示すように、ループ部１２Ｌ１と接合面ＳＥｔ１とは離間しているので、ループ部１２Ｌ１と接合面ＳＥｔ１との間には、封止体４０が設けられる。しかし、本願発明者の検討によれば、ワイヤ１２のループ部１２Ｌ１と接合面ＳＥｔ１に挟まれた領域では、他の露出領域と比較して封止体４０の剥離が発生し難い。このため、封止体４０と接合面ＳＥｔ１との剥離を抑制する観点からは、接合面ＳＥｔ１のうち、図７に示す平面視において、ワイヤ１２Ｓ１と重なっていない部分の幅や面積が小さいことが重要である。
本実施の形態の場合、Ｘ方向において、接合面ＳＥｔ１のうち、ワイヤ１２Ｓ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域の最大幅は、絶縁膜１３の領域１３Ｒ１の幅Ｐ１より小さい。なお、上記した最大幅とは、接合面ＳＥｔ１のうち、ワイヤ１２Ｓ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域に複数の幅が存在する場合に、その最大値を意味している。例えば、図７に示す例では、ワイヤ１２Ｓ１のループ部１２Ｌ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域の幅ＷＲ１の値は、ワイヤ１２Ｓ１の接続部１２Ｂ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域の幅ＷＲ２の値より大きい。ワイヤ１２Ｓ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域のうち、幅ＷＲ１の値は他のどの部分の幅の値よりも大きい。この場合、幅ＷＲ１の値が上記した最大幅になる。
図７に示す例では、Ｘ方向において、ワイヤ１２Ｓ１のループ部１２Ｌ１の中心が接合面ＳＥｔ１の中心と重なるように配置されており、幅ＷＲ１および幅ＷＲ３の値は、それぞれ８５μｍである。一方、幅ＷＲ２および幅ＷＲ４の値は、それぞれ５０μｍである。ワイヤ１２Ｓ１を接合する際に幅ＷＲ２および幅ＷＲ４の値が大きい方が、ワイヤボンディングの位置精度のマージンが大きくなる。Ｙ方向に沿って辺ＨＳ２が延在している場合、幅ＷＲ１の値が最大幅になる場合が多い。
また、本実施の形態の場合、Ｘ方向において、接合面ＳＥｔ１のうち、ワイヤ１２Ｓ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域の最大幅（幅ＷＲ１）、およびワイヤ１２Ｓ１と接合面ＳＥｔ１の辺ＨＳ１に挟まれた領域の最大幅（幅ＷＲ３）の合計値は、絶縁膜１３の領域１３Ｒ１の幅Ｐ１より小さい。本実施の形態によれば、幅ＷＲ１や幅ＷＲ３の値が小さくなっていることにより、接合面ＳＥｔ１と封止体４０（図６参照）との剥離を抑制することができる。
また、本実施の形態では、図７に示す接合面ＳＥｔ２とワイヤ１２Ｓ２との接合構造は、接合面ＳＥｔ１とワイヤ１２Ｓ１との接合構造と同様である。例えば、ワイヤ１２Ｓ２の線径（直径）は、ワイヤ１２Ｓ１の直径と同じであり、例えば４００μｍである。また、図７に示すＸ方向において、ワイヤ１２Ｓ２の接続部１２Ｂ１の幅ＷＷ３（およびワイヤ１２Ｓ２の接続部１２Ｂ２の幅）は、ワイヤ１２Ｓ１の接続部１２Ｂ１の幅ＷＷ１と同じ値であり、例えば４７０μｍである。また例えば、重複する説明は省略するが、本実施の形態の場合、上記した幅ＷＲ１、ＷＲ２、ＷＲ３、ＷＲ４、と領域１３Ｒ１の幅Ｐ１との大小関係は、接合面ＳＥｔ２についても同様である。
また、接合面ＳＥｔ２とワイヤ１２Ｓ２との接合構造が、接合面ＳＥｔ１とワイヤ１２Ｓ１との接合構造と同様である場合、以下のことが言える。すなわち、Ｘ方向において、ワイヤ１２Ｓ１とワイヤ１２Ｓ２に挟まれた領域のうち、ワイヤ１２Ｓ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域の最大幅（幅ＷＲ１）、およびワイヤ１２Ｓ２と接合面ＳＥｔ２の辺ＨＳ１に挟まれた領域の最大幅（幅ＷＲ５）、の合計値は、絶縁膜１３の領域１３Ｒ１の幅Ｐ１より小さい。
また、図７に示す幅ＷＲ１、ＷＲ２、ＷＲ３、ＷＲ４のそれぞれの値は、ワイヤ１２Ｓ１の線径（ループ部１２Ｌ１の幅ＷＷ２）より小さい。また、本実施の形態の場合、幅ＷＲ１と幅ＷＲ３の合計値は、ワイヤ１２Ｓ１の線径（すなわちｍループ部１２Ｌ１の幅ＷＷ２）より小さい。例えば、上記した例では、幅ＷＲ１と幅ＷＲ３の合計値は、ワイヤ１２Ｓ１の線径（ループ部１２Ｌ１の幅ＷＷ２）の半分以下である。
このように、本実施の形態によれば、長方形を成す接合面ＳＥｔ１、ＳＥｔ２の短辺方向であるＸ方向において、接合面ＳＥｔ１、ＳＥｔ２のうち、ワイヤ１２と重ならない部分の幅を小さくしている。これにより、図６に示す封止体４０と剥離し易い部分の面積を低減できるので、剥離の発生を抑制できる。
また、本実施の形態のように、ワイヤ１２Ｓ１、１２Ｓ２の線径（直径）に対して、開口部１３Ｈ１の開口面積および開口部１３Ｈ２の開口面積が小さい状態で、領域１３Ｒ１の幅Ｐ１が小さくなると、隣り合うワイヤ１２Ｓ１、１２Ｓ２の離間距離が短くなる。隣り合うワイヤ１２Ｓ１、１２Ｓ２の離間距離が短いことにより、ソース電極パッドＳＥにより多くのワイヤ１２を接合できれば、導電経路の断面積が大きくなるので、インピーダンス低減の観点から好ましい。しかし、隣り合うワイヤ１２Ｓ１、１２Ｓ２の離間距離が極端に短くなると、ワイヤボンディングを行う際に、ボンディングツール（例えば後述する図１９に示すウェッジツールＷＴ）が隣のワイヤに接触する可能性がある。
本実施の場合、図７に示すワイヤ１２Ｓ１の接続部１２Ｂ１と接合面ＳＥｔ１の辺ＨＳ２に挟まれた領域の幅ＷＲ２や、ワイヤ１２Ｓ２の接続部１２Ｂ１と接合面ＳＥｔ２の辺ＨＳ１に挟まれた領域の幅ＷＲ６の値が、例えばそれぞれ５０μｍ程度と小さい。しかし、領域１３Ｒ１の幅Ｐ１が、ワイヤ１２Ｓ１の接続部１２Ｂ１の幅ＷＷ１より大きいので、Ｘ方向において互いに隣り合うワイヤ１２Ｓ１とワイヤ１２Ｓ２の離間距離（最小値）は、少なくとも接続部１２Ｂ１の幅ＷＷ１より大きい。このため、例えばワイヤ１２Ｓ１のワイヤボンディングを行う際に、ボンディングツールが隣のワイヤ１２Ｓ２に接触することを抑制できる。
また、本実施の形態において、接合面ＳＥｔ１、ＳＥｔ２の露出面積が小さくなっていることに関し、図１０に示すように、領域１３Ｒ１の面積を定義すると、以下のように表現できる。図１０は、図７に示す絶縁膜のうち、隣り合う接合面の間に挟まれた領域の範囲を明示した拡大平面図である。図１０では、領域１３Ｒ１の範囲を二点鎖線で示し、接合面ＳＥｔ１、接合面ＳＥｔ２、および領域１３Ｒ１のそれぞれにハッチングを付している。
図１０に示すように、領域１３Ｒ１の外周は、開口部１３Ｈ１（接合面ＳＥｔ１）の辺ＨＳ２と、開口部１３Ｈ２（接合面ＳＥｔ２）の辺ＨＳ１と、を有している。また、領域１３Ｒ１の外周は、開口部１３Ｈ１（接合面ＳＥｔ１）の辺ＨＳ３と辺ＨＳ２の交点から開口部１３Ｈ２（接合面ＳＥｔ２）の辺ＨＳ３と辺ＨＳ１の交点まで延びる辺ＨＳ５と、開口部１３Ｈ１（接合面ＳＥｔ１）の辺ＨＳ４と辺ＨＳ２の交点から開口部１３Ｈ２（接合面ＳＥｔ２）の辺ＨＳ４と辺ＨＳ１の交点まで延びる辺ＨＳ６と、を有している。本実施の形態の例では、開口部１３Ｈ１の開口面積（接合面ＳＥｔ１の面積）と、開口部１３Ｈ２の開口面積（接合面ＳＥｔ２の面積）は互いに等しい。また、開口部１３Ｈ１の開口面積（接合面ＳＥｔ１の面積）は、領域１３Ｒ１の面積より大きい。しかし、開口部１３Ｈ１の開口面積（接合面ＳＥｔ１の面積）のうち、ワイヤ１２Ｓ１と重なっていない部分の面積（すなわち、剥離が発生し易い領域の面積）は、領域１３Ｒ１の面積より小さい。同様に、開口部１３Ｈ２の開口面積（接合面ＳＥｔ２の面積）は、領域１３Ｒ１の面積より大きい。しかし、開口部１３Ｈ２の開口面積（接合面ＳＥｔ２の面積）のうち、ワイヤ１２Ｓ２と重なっていない部分の面積（すなわち、剥離が発生し易い領域の面積）は、領域１３Ｒ１の面積より小さい。
このように、太いワイヤ１２Ｓ１、１２Ｓ２をソース電極パッドＳＥに接合するためには、接合面ＳＥｔ１、ＳＥｔ２の面積は大きくなる。しかし、本実施の形態の場合、接合面ＳＥｔ１、ＳＥｔ２のうち、剥離発生の原因となり易い領域、すなわち、平面視において、ワイヤ１２Ｓ１、１２Ｓ２と重ならない部分の面積を低減することにより、封止体４０（図６参照）と接合面ＳＥｔ１、ＳＥｔ２との剥離を抑制できる。
また、ソース電極パッドＳＥの露出面積を低減させる観点からは、図１１に示す検討例のような構造も考えられる。図１１は、図９に対する検討例を示す拡大断面図である。図１１に示す検討例の場合、一つのワイヤ１２Ｓが、絶縁膜１３を介して分離された、接合面ＳＥｔ３および接合面ＳＥｔ４に接合されている点で、図９に示す実施態様と相違する。言い換えれば、図１１に示す例では、半導体チップ１０の表面１０ｔにおいて、ワイヤ１２Ｓは、ソース電極パッドＳＥに二箇所で接合されており、かつ、ワイヤ１２Ｓが接合される接合面ＳＥｔ３および接合面ＳＥｔ４は、離間している。さらに言い換えれば、図１１に示す例では、ワイヤ１２Ｓのループ部１２Ｌ１とソース電極パッドＳＥとの間に絶縁膜１３が介在している。図９に示す例では、ワイヤ１２Ｓ１のループ部１２Ｌ１とソース電極パッドＳＥとの間に絶縁膜１３が介在していない。図１１に示す例の場合、表面１０ｔにおいて、接合面ＳＥｔ３、ＳＥｔ４は絶縁膜１３を介して分離されているので、ソース電極パッドＳＥの露出面積を図９に示す本実施の形態の例と比較して、さらに低減できる。
しかし、図９と図１１を比較して判る、以下の点においては、図９に示す例の方が好ましい。すなわち、図１１に示す例の場合、ワイヤ１２Ｓのループ部１２Ｌ１は、絶縁膜１３と接触しないような形状になっている必要がある。このため、ループ部１２Ｌ１のうち、ソース電極パッドＳＥの露出面からの距離が最も遠い位置までの距離をループ高さＨＴ１と規定すると、図９に示す例のループ高さＨＴ１は、図１１に示す例のループ高さＨＴ１よりも低くできる。また、ループ部１２Ｌ１のＹ方向の長さ（言い換えれば、接続部１２Ｂ１と接続部１２Ｂ２の離間距離）をループ長さＬＥ１と定義すると、図９に示す例のループ長さＬＥ１は、図１１に示す例のループ長さＬＥ１より短くできる。これは、図９に示す例の方が、ループ高さＨＴ１を低くできることにより実現される。また、ループ長さＬＥ１が短くできれば、Ｙ方向におけるソース電極パッドＳＥの長さＬＥ２（絶縁膜１３に覆われた部分も含む）を短くすることができる。
したがって、図９に示す例によれば、図１１に示す例と比較して、ソース電極パッドＳＥの大きさを小さくできるので、半導体チップ１０の平面積（表面１０ｔの面積）を低減できる。半導体チップ１０の平面積を小さくできれば、種々のメリットが得られる。例えば、半導体チップ１０が搭載される半導体装置ＰＫＧ１（図５参照）の平面積を小さくできる。また例えば、半導体チップを製造する際に、一枚の半導体ウエハから取得可能な半導体チップの数（取得効率）が向上するので、半導体チップの製造効率が向上する。
また、ソース電極パッドＳＥのＹ方向の長さＬＥ２が短くなることは、以下の点で好ましい。すなわち、ソース電極パッドＳＥと封止体４０の線膨張係数差に起因して生じる応力は、ソース電極パッドＳＥの長さに比例して大きくなる。したがって、図９に示すように、本実施の形態によれば、Ｙ方向におけるソース電極パッドＳＥの長さＬＥ２を短くできるので、ソース電極パッドＳＥと封止体４０の線膨張係数差に起因して生じる応力を低減できる。この結果、その応力に起因して生じるソース電極パッドＳＥと封止体４０の剥離を抑制できる。
また、図６に示す封止体４０は、図１０に示すゲート電極パッドＧＥの露出面である接合面ＧＥｔに接するように、形成されている。したがって、接合面ＧＥｔと封止体４０との剥離を抑制する観点からは、接合面ＧＥｔのうち、ワイヤ１２Ｇと重なっていない領域の面積を小さくすることが好ましい。ただし、本実施の形態の場合、ワイヤ１２Ｇの線径（直径）は、ワイヤ１２Ｓ１、１２Ｓ２の線径より細く、例えば１２５〜１５０μｍ程度である。また、ゲート電極パッドＧＥには、ワイヤ１２Ｇが一箇所で接合され、他の箇所では接合されていない。このため、ゲート電極パッドＧＥの接合面ＧＥｔの面積は、ソース電極パッドＳＥの接合面ＳＥｔ１、ＳＥｔ２のそれぞれの面積より小さい。例えば、図１０に示す例では、ゲート電極パッドＧＥの接合面ＧＥｔの面積は、ソース電極パッドＳＥの接合面ＳＥｔ１、ＳＥｔ２のそれぞれの面積に対して、１／４以下である。言い換えれば、接合面ＳＥｔ１、ＳＥｔ２のそれぞれの面積は、接合面ＧＥｔの面積の４倍以上である。このように、接合面ＧＥｔは、ソース電極パッドＳＥの接合面ＳＥｔ１、ＳＥｔ２と比較して面積が十分に小さいので、接合面ＳＥｔ１、ＳＥｔ２より封止体４０と剥離し難い。したがって、半導体チップ１０の表面１０ｔにおいて、封止体４０との剥離対策を行う箇所は、ソース電極パッドＳＥの接合面ＳＥｔ１、ＳＥｔ２の方がゲート電極パッドＧＥの接合面ＧＥｔよりも優先順位が高い。
＜半導体装置の製造方法＞
次に、図１〜図１０を用いて説明した半導体装置ＰＫＧ１の製造工程について説明する。半導体装置ＰＫＧ１は、図１２に示すフローに沿って製造される。図１２は、図１〜図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。以下の説明では、半導体装置ＰＫＧ１の構成部品の説明に際し、必要に応じて既に説明した図１〜図１１を参照して説明する場合がある。
＜半導体チップ準備工程＞
図１２に示す半導体チップ準備工程では、図１３に示す半導体チップ１０を準備する。図１３は、図１２に示す半導体チップ準備工程で準備する半導体チップの表面（電極露出面）側の平面図である。
本工程で準備する半導体チップ１０は、絶縁膜１３および絶縁膜１３から一部分が露出するソース電極パッド（電極）ＳＥが形成された表面１０ｔを有している。ソース電極パッドＳＥは、絶縁膜１３に形成された開口部１３Ｈ１において絶縁膜１３から露出する接合面ＳＥｔ１と、絶縁膜１３に形成された開口部１３Ｈ２において絶縁膜１３から露出する接合面ＳＥｔ２と、を有している。また、半導体チップ１０の表面１０ｔには、ゲート電極パッド（電極）ＧＥが形成されている。ゲート電極パッドＧＥは、絶縁膜１３に形成された開口部１３Ｈ３において、絶縁膜から露出する接合面ＧＥｔを有している。また、半導体チップ１０は、図６に示すように、表面１０ｔの反対側にある裏面１０ｂを有している。半導体チップ１０の裏面１０ｂには、ドレインＤ（図１参照）と電気的に接続されるドレイン電極（電極）ＤＥが形成されている。図６に示す例では、半導体チップ１０の裏面１０ｂ全体が、ドレイン電極ＤＥになっている。
図１３に示すように、平面視において、開口部１３Ｈ１と開口部１３Ｈ２とは、Ｘ方向に沿って並ぶように配置されている。また、平面視において、絶縁膜１３の開口部１３Ｈ１、１３Ｈ２のそれぞれは、Ｘ方向に沿って延びる辺ＨＳ３と、Ｘ方向に沿って延び、かつ、辺ＨＳ３の反対側にある辺ＨＳ４と、Ｘ方向に交差するＹ方向に沿って延びる辺ＨＳ１と、Ｙ方向に沿って延び、かつ、辺ＨＳ１の反対側にある辺ＨＳ２を有している。平面視において、開口部１３Ｈ１の辺ＨＳ２と、開口部１３Ｈ２の辺ＨＳ１とは、絶縁膜１３の領域１３Ｒ１を介して互いに隣り合うように位置している。また、本実施の形態の例では、開口部１３Ｈ１および開口部１３Ｈ２の平面形状、言い換えれば、接合面ＳＥｔ１および接合面ＳＥｔ２の形状は、互いに同じである。例えば、Ｘ方向において、開口部１３Ｈ１の幅ＷＨ１は、開口部１３Ｈ２の幅ＷＨ２と同じであって、領域１３Ｒ１の幅Ｐ１より大きい。幅ＷＨ１の値を大きくすることにより、図１２に示すワイヤボンド工程において、線径の太いワイヤ１２Ｓ１（図７参照）を接合することができる。また、幅ＷＨ２の値を大きくすることにより、図１２に示すワイヤボンド工程において、線径の太いワイヤ１２Ｓ２（図７参照）を接合することができる。
図１３に示す半導体チップ１０は、例えば以下のように製造される。例えばｎ型単結晶シリコンから成る半導体基板ＷＨ（図２参照）の主面ＷＨｔ（図２参照）上に、ｎ−型のエピタキシャル層ＥＰが形成された半導体ウエハ（図示は省略）を準備して、図８に示すようにエピタキシャル層ＥＰ上に複数のトランジスタＱ１を形成する。半導体ウエハには多数のチップ領域が含まれており、複数のチップ領域の夫々に対して複数のトランジスタＱ１が形成される。また、トランジスタＱ１上にソース電極パッドＳＥおよびゲート電極パッドＧＥを形成する。ソース電極パッドＳＥは、複数のソース領域ＳＲに接続され、ゲート電極パッドＧＥは、複数のゲート電極Ｇに接続される。図８に示す例では、ソース領域ＳＲとソース電極パッドＳＥとが直接的に接続されている例を示しているが、変形例として、ソース領域とソース電極パッドＳＥとの間に、引出配線（ソース配線）が介在していても良い。また、図８では図示を省略したが、ゲート電極パッドＧＥとゲート電極Ｇは、図示しない引出配線（ゲート配線）を介して接続されている。次に、ソース電極パッドＳＥおよびゲート電極パッドＧＥの全体を覆うように絶縁膜１３を形成する。その後、絶縁膜１３に図１３に示す開口部１３Ｈ１、１３Ｈ２、１３Ｈ３を形成し、ソース電極パッドＳＥの一部分（接合面ＳＥｔ１、ＳＥｔ２）およびゲート電極パッドＧＥの一部分（接合面ＧＥｔ）を絶縁膜１３から露出させる。その後、回路に対する電気的試験など、必要な試験（ウエハテスト）を行った後、ウエハを複数の半導体チップ１０に分割する。なお、図６に示すドレイン電極ＤＥとして、裏面１０ｂに金属膜が形成される場合には、ドレイン電極ＤＥとして利用される金属膜は、半導体ウエハを準備する工程から半導体ウエハを分割する工程の間の任意のタイミングで形成される。例えば、開口部１３Ｈ１、１３Ｈ２、１３Ｈ３を形成した後、ウエハテストの前に、半導体ウエハの裏面を研磨して半導体チップ１０の厚さを薄くする場合には、裏面を研磨した後に、裏面１０ｂ（図６参照）にドレイン電極ＤＥである金属膜が形成される。ドレイン電極ＤＥとして金属膜を用いない場合には、この工程は省略できる。
＜リードフレーム準備工程＞
また、図１２に示すリードフレーム準備工程では、図１４に示すリードフレームＬＦを準備する。また、図１４は、図１２に示すリードフレーム準備工程で準備するリードフレームの一部を示す拡大平面図である。
図１４に示すように、本工程で準備するリードフレームＬＦは、枠部（フレーム部）ＬＦｆに接続されるデバイス形成部ＬＦｄを備えている。一つのデバイス形成部ＬＦｄは、図５に示す一つの半導体装置ＰＫＧ１に相当する。図１４では、１個分のデバイス形成部ＬＦｄを図示しているが、リードフレームＬＦは、枠部ＬＦｆを介して連結される複数のデバイス形成部ＬＦｄを備えている。このように、複数のデバイス形成部ＬＦｄを備えるリードフレームＬＦを用いることで、複数の半導体装置ＰＫＧ１（図３参照）を一括して製造することができるので、製造効率を向上させることができる。
リードフレームＬＦは、例えば銅（Ｃｕ）を主成分とする金属材料から成り、例えば厚さが１２５μｍ〜４００μｍ程度である。また、複数のデバイス形成部ＬＦｄのそれぞれは、枠部ＬＦｆに接続されている。枠部ＬＦｆは、図１２に示すリード分離工程までの間、デバイス形成部ＬＦｄ内に形成された各部材を支持する支持部である。
また、図１４に示すようにデバイス形成部ＬＦｄには、ダイパッド２０および複数のリード３０が形成されている。ダイパッド２０は複数のリード３０のうちの一つ（リード３０Ｄ）を介して枠部ＬＦｆと連結され、枠部ＬＦｆに支持されている。また、ダイパッド２０は、チップ搭載面である上面２０ｔを備えている。
また、複数のリード３０は、それぞれ枠部ＬＦｆに連結され、枠部ＬＦｆに支持されている。複数のリード３０のそれぞれは、Ｙ方向に沿って延び、Ｘ方向において互いに隣り合うように並んで配列されている。複数のリード３０のそれぞれは、タイバーＬＦｔを介して互いに連結されている。
複数のリード３０にはソース用のリードである複数のリード３０Ｓが含まれている。複数のリード３０Ｓのそれぞれは、Ｘ方向において互いに隣り合って並ぶように配列され、ワイヤ接合部（リードポスト、パッド、ボンディングパッド、ワイヤ接続部、接合部）３０Ｗに連結されている。また、複数のリード３０には、ゲート用のリードであるリード３０Ｇが含まれている。リード３０Ｇのダイパッド２０側の先端部分には、ワイヤ接合部３０Ｗが設けられている。また、複数のリード３０には、ドレイン用のリードであるリード３０Ｄが含まれている。リード３０Ｄは、Ｘ方向においてリード３０Ｇとリード３０Ｓの間に配置され、Ｙ方向においてダイパッド２０側の先端はダイパッド２０に連結されている。
本実施の形態ではダイパッド２０の上面２０ｔは、リード３０のワイヤ接合部３０Ｗの上面３０ｔとは異なる高さに配置されている。ダイパッド２０を支持するリード３０Ｄ、およびダイパッド２０と枠部ＬＦｆとを接続する部分には曲げ加工が施され、ダイパッド２０はオフセットされている。本実施の形態では、ダイパッド２０は、リードフレームＬＦの他の部材に対してダウンセットされている。このため、図６に示すように、ダイパッド２０の上面２０ｔはリード３０の上面３０ｔより下方に配置されている。このようにダイパッド２０をダウンセットすることにより、図６に示すようにダイパッド２０の下面２０ｂが封止体４０から露出する。
＜半導体チップ搭載工程＞
次に、図１２に示す半導体チップ搭載工程では、図１５に示すように、リードフレームＬＦのダイパッド２０に半導体チップ１０を搭載する。図１５は、図１４に示すダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。
本工程では、ドレイン端子であるリード３０Ｄと一体に形成されたダイパッド２０の上面２０ｔにダイボンド材１１を介して半導体チップ１０を搭載（接着固定）する。また、半導体チップ１０はドレイン電極ＤＥ（図６参照）が形成された裏面１０ｂ（図６参照）が、ダイパッド２０のチップ搭載面である上面２０ｔと対向するように、ダイボンド材１１を介して接着固定される。これにより、半導体チップ１０のドレイン電極ＤＥは、導電性の接続材料であるダイボンド材１１を介してダイパッド２０と電気的に接続される。
本工程では、ダイパッド２０の上面２０ｔ上にダイボンド材１１を塗布した後、ダイボンド材１１上に半導体チップ１０を配置する。そして、ダイボンド材を硬化させることで半導体チップ１０とダイパッド２０とを固定する。
ダイボンド材１１は例えば、半田材料を用いても良い。あるいは、ダイボンド材１１は、複数の銀（Ａｇ）粒子（Ａｇフィラ）を含有する所謂、銀（Ａｇ）ペーストと呼ばれる導電性の樹脂接着材であっても良い。ダイボンド材１１が半田材料である場合、ダイボンド材を硬化させる方法としてリフロー処理を行う。また、ダイボンド材１１が導電性の樹脂接着材である場合、ダイボンド材１１に含まれる熱硬化性樹脂成分を加熱して硬化させる。
＜ワイヤボンド工程＞
次に、図１２に示すワイヤボンド工程では、図１６に示すように、半導体チップ１０の複数の電極パッド（ゲート電極パッドＧＥおよびソース電極パッドＳＥ）と複数のリード３０のそれぞれをワイヤ（金属ワイヤ）１２を介して電気的に接続する。図１６は、図１５に示す半導体チップと、リードとを、ワイヤを介して電気的に接続した状態を示す拡大平面図である。図１７および図１８は、ウェッジツールを用いたワイヤボンド工程の例を示す説明図である。図１９および図２０は、図１７に示す第１ボンド工程または第２ボンド工程において、半導体チップの電極パッドにワイヤ１２を圧着する状態を示す拡大断面図である。図１７および図１８に示す拡大断面は、図１６のＡ−Ａ線に沿った断面に対応している。また、図１９および図２０は、図１６のＸ方向に沿った拡大断面に対応する。
図１６に示すように、本工程では、半導体チップ１０のゲート電極パッドＧＥとリード３０Ｇとをワイヤ１２Ｇを介して電気的に接続する。また、本工程では、半導体チップ１０のソース電極パッドＳＥとリード３０Ｓを、ワイヤ１２Ｓを介して電気的に接続する。詳しくは、ゲート電極パッドＧＥの一部分である接合面ＧＥｔ（図７参照）にワイヤ１２Ｇの接続部１２Ｂ２を接合し、リード３０Ｇのワイヤ接続部３０Ｗの上面（接合面）３０ｔにワイヤ１２Ｇの接続部１２Ｂ３を接合する。また、ソース電極パッドＳＥの一部分である接合面ＳＥｔ１（図７参照）にワイヤ１２Ｓ１（図７参照）の接続部１２Ｂ１および接続部１２Ｂ２を接合し、リード３０Ｓのワイヤ接続部３０Ｗの上面（接合面）３０ｔにワイヤ１２Ｓ１の接続部１２Ｂ３を接合する。また、ソース電極パッドＳＥの他の一部分である接合面ＳＥｔ２（図７参照）にワイヤ１２Ｓ２（図７参照）の接続部１２Ｂ１および接続部１２Ｂ２を接合し、リード３０Ｓのワイヤ接続部３０Ｗの上面（接合面）３０ｔにワイヤ１２Ｓ２の接続部１２Ｂ３を接合する。
ワイヤ１２の接続方法には種々の変形例が適用可能であるが、本実施の形態では、図１７〜図２０に示すウェッジツールＷＴと呼ばれるボンディングツールを用いて、アルミニウム製のワイヤ１２をボンディングしている。図１７〜図２０では、ウェッジボンディング方法の例として、図１６に示すワイヤ１２Ｓ１または１２Ｓ２を介して、ソース電極パッドＳＥとリード３０Ｓとを電気的に接続する方法を取り上げて説明する。
まず、ワイヤボンド工程は、図１７に示す第１ボンド工程を有する。第１ボンド工程では、ウェッジツールＷＴを用いて、ワイヤ１２の接続部１２Ｂ１（図９参照）とソース電極パッドＳＥのうち、開口部１３Ｈ１（図９参照）において露出する接合面ＳＥｔ１（図９参照）とを接合する。また、図７に示すワイヤ１２Ｓ２を形成する場合には、第１ボンド工程では、ウェッジツール（ボンディングツール）ＷＴを用いて、ワイヤ１２の接続部１２Ｂ１（図１６参照）とソース電極パッドＳＥのうち、開口部１３Ｈ２（図７参照）において露出する接合面ＳＥｔ２（図７参照）とを接合する。ウェッジツールＷＴは、本体部（ヘッダ）ＷＴｈ、ワイヤガイドＷＴｇ、およびワイヤカッタ（カッタブレード）ＷＴｃを備えている。
ウェッジボンディング方法の場合、図１９に示すようにウェッジツールＷＴの本体部ＷＴｈの先端面（先端部、ヒール部、押圧面）ＷＴｈｂと接合面ＳＥｔ１、ＳＥｔ２との間にワイヤ１２を挟み、本体部ＷＴｈから圧力および熱を印加することにより、ワイヤ１２を接合面ＳＥｔ１、ＳＥｔ２に熱圧着する。また、この時、本体部ＷＴｈから超音波を印加することにより、ワイヤ１２を接合させ易くなる。本体部ＷＴｈに押圧されたワイヤ１２は、図２０に示すように変形し、接続部１２Ｂ１（図１７の第２ボンド工程の場合には、接続部１２Ｂ２）が形成される。このように円形の断面を持つ状態のワイヤ１２を変形させることにより形成された接続部１２Ｂ１は、ステッチ部と呼ばれる。
ところで、接続部１２Ｂ１の断面形状は、本体部ＷＴｈの先端面ＷＴｈｂの高さと、ソース電極パッドＳＥとの離間距離に応じて決定される。例えば、図１９および図２０に示すＸ方向において、接合面ＳＥｔ１の幅ＷＨ１（または、接合面ＳＥｔ２の幅ＷＨ２）が先端面ＷＴｈｂの幅ＷＷＴよりも広い場合、先端面ＷＴｈｂの位置が絶縁膜１３の上面（表面１０ｔ）と同程度の位置になるまで下げることができる。
しかし、本実施の形態の場合、図７を用いて説明したように、幅ＷＲ２および幅ＷＲ４を小さくすることにより、封止体４０（図６参照）の剥離を抑制する。このため、接合面ＳＥｔ１の幅ＷＨ１（および、接合面ＳＥｔ２の幅ＷＨ２）は、先端面ＷＴｈｂの幅ＷＷＴより小さい。したがって、図１９および図２０に示すように第１ボンド工程では、ウェッジツールＷＴの先端面ＷＴｈｂの一部は、絶縁膜１３の一部を覆う位置に配置されている。言い換えれば、平面視において、ウェッジツールＷＴの先端面ＷＴｈｂの一部は、絶縁膜１３の一部と重なっている。逆に言えば、本実施の形態の半導体装置の製造方法の場合、第１ボンド工程において、ウェッジツールＷＴの先端面ＷＴｈｂの一部が絶縁膜１３の一部を覆う程、接合面ＳＥｔ１の幅ＷＨ１（または、接合面ＳＥｔ２の幅ＷＨ２）が小さい。これにより、封止体４０（図６参照）の剥離を抑制することができる。
なお、ウェッジツールＷＴの先端面（先端部）ＷＴｈｂとは、ワイヤボンド工程において、少なくともその一部分が、ワイヤ１２に接触し、かつ、絶縁膜１３の表面１０ｔに、互いに向かい合う面であって、最先端の平坦面に連なる側面ＷＴｈｓ（図１９参照）は、先端面ＷＴｈｂには含まれない。また、側面ＷＴｈｓと先端面ＷＴｈｂの境界線がテーパ形状またはラウンド形状になっている場合があるが、この場合、「Ｘ方向における先端面ＷＴｈｂの幅ＷＷＴ」とは、Ｘ方向において、一方の側面ＷＴｈｓの延長面と先端面ＷＴｈｂの延長面とが交差する辺から、他方の側面ＷＴｈｓの延長面と先端面ＷＴｈｂの延長面とが交差する辺までの距離により規定される。
本実施の形態の場合、Ｘ方向における先端面ＷＴｈｂの幅ＷＷＴは６００μｍ〜８００μｍ程度である。したがって、Ｘ方向において、図７に示す領域１３Ｒ１の幅Ｐ１は、図１９および図２０に示す先端面ＷＴｈｂの幅ＷＷＴより小さい。
次に、ワイヤボンド工程は、図１７に示す第１ループ形成工程を有する。第１ループ形成工程では、ウェッジツールＷＴを接合面ＳＥｔ１、ＳＥｔ２（図２０参照）から遠ざけた後、Ｙ方向に沿って移動させることにより、図７に示すループ部１２Ｌ１を形成する。言い換えれば、本工程では、ウェッジツールＷＴが、ワイヤ１２を繰り出しながらリードフレームＬＦの上方に上昇することによって、ウェッジツールＷＴと半導体チップ１０との距離を遠ざける。その後、第２ボンドを行う領域に向かってＹ方向に沿って移動させた後、ウェッジツールＷＴを再び下降させる。これにより、図９に示すループ部１２Ｌ１が形成される。この時、図９を用いて説明したように、本実施の形態の場合、ワイヤ１２のループ部１２Ｌ１とソース電極パッドＳＥの間に絶縁膜１３が介在しない。このため、ウェッジツールＷＴを上昇させる高さは低くても良い。これにより、図９に示すループ長さＬＥ１を短くすることができる。
次に、ワイヤボンド工程は、図１７に示す第２ボンド工程を有する。第２ボンド工程では、ウェッジツールＷＴを用いて、ワイヤ１２の接続部１２Ｂ２（図９参照）とソース電極パッドＳＥのうち、開口部１３Ｈ１（図９参照）において露出する接合面ＳＥｔ１（図９参照）とを接合する。また、図７に示すワイヤ１２Ｓ２を形成する場合には、第２ボンド工程では、ウェッジツール（ボンディングツール）ＷＴを用いて、ワイヤ１２の接続部１２Ｂ２（図１６参照）とソース電極パッドＳＥのうち、開口部１３Ｈ２（図７参照）において露出する接合面ＳＥｔ２（図７参照）とを接合する。第２ボンド工程では、第１ボンド工程と同様に、ワイヤ１２を接合面ＳＥｔ１、ＳＥｔ２に熱圧着させる。この時、超音波を印加しても良い。また、図７に示す、接合面ＳＥｔ１のうち、ワイヤ１２の接続部１２Ｂ２と接合面ＳＥｔ１（または接合面ＳＥｔ２）の辺ＨＳ２に挟まれた領域の幅ＷＲ２、およびワイヤ１２の接続部１２Ｂ２と接合面ＳＥｔ１（または接合面ＳＥｔ２）の辺ＨＳ１に挟まれた領域の幅ＷＲ４はそれぞれ小さく、例えば、５０μｍ程度になっている。このため図１９を用いて説明した第１ボンド工程と同様に、第２ボンド工程では、ウェッジツールＷＴの先端面ＷＴｈｂの一部は、絶縁膜１３の一部を覆う位置に配置されている。
次に、ワイヤボンド工程は、図１８に示す第２ループ形成工程を有する。第２ループ形成工程では、ウェッジツールＷＴを接合面ＳＥｔ１、ＳＥｔ２（図２０参照）から遠ざけた後、リード３０Ｓのワイヤ接合部３０Ｗに向かって移動させることにより、ループ部１２Ｌ２（図７参照）を形成する。言い換えれば、本工程では、ウェッジツールＷＴが、ワイヤ１２を繰り出しながらリードフレームＬＦの上方に上昇することによって、ウェッジツールＷＴと半導体チップ１０との距離を遠ざける。その後、第３ボンドを行う領域（すなわちリード３０のワイヤ接続部３０Ｗ）に向かって移動させた後、ウェッジツールＷＴを再び下降させる。これにより、図７に示すループ部１２Ｌ２が形成される。ループ部１２Ｌ２は、半導体チップ１０からリード３０に向かって延びるので、接合面の高低差はループ部１２Ｌ２の形状によって形成される。第２ループ形成工程では、ウェッジツールＷＴは、リード３０Ｓの上面３０ｔよりも高い位置まで上昇した後、ワイヤ３０に向かって移動し、その後、再び下降する。このため、本工程でウェッジツールＷＴが上昇する高さは、第１ループ形成工程でウェッジツールＷＴが上昇する高さより高い。逆に言えば、第１ループ形成工程でウェッジツールＷＴが上昇する高さは、第２ループ形成工程でウェッジツールＷＴが上昇する高さより低い。
また、ループ部１２Ｌ２は、半導体チップ１０からリード３０に向かって延びる。このため、第２ループ形成工程の後は、図７に示すように、平面視において、ループ部１２Ｌ２は、開口部１３Ｈ１（または開口部１３Ｈ２）が有する複数の辺のうちのいずれかと交差する。図７に示す例では、ワイヤ１２Ｓ１のループ部１２Ｌ２は開口部１３Ｈ１の辺ＨＳ４と交差している。また、ワイヤ１２Ｓ２のループ部１２Ｌ２は開口部１３Ｈ２の辺ＨＳ４と交差している。
次に、ワイヤボンド工程は、図１８に示す第３ボンド工程を有する。第３ボンド工程では、ウェッジツールＷＴを用いて、ワイヤ１２の接続部１２Ｂ３（図１６参照）とリード３０Ｓのワイヤ接合部３０Ｗの接合面である上面３０ｔとを接合する。また、図７に示すワイヤ１２Ｓ２を形成する場合には、第３ボンド工程では、ウェッジツール（ボンディングツール）ＷＴを用いて、ワイヤ１２の接続部１２Ｂ３（図１６参照）とリード３０Ｓのワイヤ接合部３０Ｗの接合面である上面３０ｔとを接合する。第３ボンド工程では、第１ボンド工程および第２ボンド工程と同様に、ワイヤ１２をリード３０Ｓの接合面である上面３０ｔに熱圧着させる。この時、超音波を印加しても良い。
次に、ワイヤボンド工程は、図１８に示すワイヤカット工程を有する。ワイヤカット工程では、ワイヤカッタＷＴｃの先端が、ワイヤ１２の切断予定領域上に位置するように移動させた後、ワイヤカッタＷＴｃを下降させることにより、ワイヤ１２を切断する。その後、ウェッジツールＷＴを上昇させ、次の第１ボンドを行う領域、または次の半導体装置に向かって移動する。
なお、図１７〜図２０では、ソース電極パッドＳＥにワイヤ１２を接合する工程を取り上げて説明したが、本実施の形態では、図１６に示すワイヤ１２Ｇは、図１７に示すウェッジツールＷＴを利用して接続されている。ワイヤ１２Ｇを用いたウェッジボンディング方法の場合、図１７に示す第１ボンド工程および第１ループ形成工程を省略できるが、図１７および図１８を用いて説明したウェッジボンディング方法と同様なので、重複する説明は省略する。ただし、本実施の形態のようにワイヤ１２Ｓの線径よりワイヤ１２Ｇの線径が小さい場合、図１７に示すウェッジツールＷＴより、小さいサイズのウェッジツールＷＴを利用することが好ましい。また、ワイヤ１２Ｇは、ゲート電極パッドＧＥに一箇所が接合されていれば良いので、ウェッジボンディング方法に変えて、ボールボンディング方法を利用しても良い。ボールボンディング方法の場合、第１ボンド工程で、ワイヤの先端を熱溶融させてボール部を形成し、ボール部を被接合部に熱圧着することにより接合される。
＜封止工程＞
次に、図１２に示す封止工程では、図１６に示す、半導体チップ１０、ダイパッド２０の一部、複数のリード３０のそれぞれの一部分（図２２に示すインナ部３０Ｍ）、および複数のワイヤ１２を絶縁樹脂で封止し、図２１に示す封止体４０を形成する。図２１は、図１６に示す半導体チップおよびワイヤを封止する封止体を形成した状態を示す拡大平面図である。また、図２２は、図２１のＡ−Ａ線に沿った断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。また、図２３は、封止工程において、樹脂に封止されたワイヤの周辺を示す拡大断面図である。
本工程では、例えば、図２２に示すように上型（第１金型）６２Ｔと、下型（第２金型）６２Ｂを備える成形金型６２を用いて、所謂トランスファモールド方式により封止体４０を形成する。
図２２に示す例では、デバイス形成部ＬＦｄのダイパッド２０および複数のリード３０のそれぞれの一部分が、上型６２Ｔおよび下型６２Ｂに形成されたキャビティ６２Ｃ内に位置するようにリードフレームＬＦを配置する。そしてリードフレームＬＦを、上型６２Ｔと下型６２Ｂでクランプする（挟み込む）。この状態で、軟化（可塑化）させた熱硬化性樹脂（絶縁樹脂）を、成形金型６２のキャビティ６２Ｃに圧入すると、絶縁樹脂はキャビティ６２Ｃと下型６２Ｂで形成された空間内に供給され、キャビティ６２Ｃの形状に倣って成形される。
この時、図２２に示すように、ダイパッド２０の上面２０ｔのうち、オフセットされた部分に連なり、相対的に高い位置に配置されている先端側の一部分は、上型６２Ｔによって押圧されている。また、ダイパッド２０の下面２０ｂは下型６２Ｂによって押圧されている。図２２に示す例では、ダイパッド２０のうち、オフセットされている部分の下面２０ｂが下型６２Ｂと密着している。このため、図２１に示すように、本工程の後、ダイパッド２０の下面２０ｂのうちの一部分は、封止体４０から露出する。
また、図２３に示すように、本工程では封止体４０を構成する樹脂が接合面ＳＥｔ１、ＳＥｔ２に接触するように封止体４０が形成される。また、本工程では、ワイヤ１２のループ部１２Ｌ１と接合面ＳＥｔ１、ＳＥｔ２の間にも樹脂が侵入し、ワイヤ１２のループ部１２Ｌ１と接合面ＳＥｔ１、ＳＥｔ２の間に封止体４０が介在した状態になる。
上記した通り、封止体４０と金属材料からなる接合面ＳＥｔ１、ＳＥｔ２の接触面積が大きい場合、本工程の後、封止体４０と接合面ＳＥｔ１、ＳＥｔ２との接合界面で剥離が生じる場合がある。しかし、本実施の形態によれば、上記した通り、封止体４０と接合面ＳＥｔ１、ＳＥｔ２との接触界面のうち、剥離が生じやすい部分の面積を低減できるので、剥離を抑制できる。
封止体４０が成形された後、封止体４０に含まれる熱硬化性樹脂の一部が硬化するまで加熱される（仮硬化と呼ぶ）。この仮硬化によりリードフレームＬＦを成形金型６２から取り出すことが可能になったら、リードフレームＬＦを成形金型６２から取り出す。そして、加熱炉に搬送してさらに加熱処理（キュアベイク）を行う。これにより、熱硬化性樹脂の残部が硬化して、図２１に示す封止体４０が得られる。
また、封止体４０は、絶縁性の樹脂を主体として構成されるが、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラ粒子を熱硬化性樹脂に混合することで、封止体４０の機能（例えば、反り変形に対する耐性）を向上させることができる。
＜めっき工程＞
次に、図１２に示すめっき工程では、リードフレームＬＦを図示しないめっき溶液に浸し、封止体４０から露出した金属部分（アウタ部）の表面に金属膜（図６に示す金属膜２２および金属膜３２）を形成する。
本工程では、電解めっき法により、樹脂から露出した金属部材の表面に、例えば半田からなる金属膜２２、３２（図６）を形成する。図示は省略するが、電解めっき法では、被めっき加工物であるリードフレームＬＦ（図２１参照）を、めっき液が入っためっき槽内に配置する。このとき、被加工物をめっき槽内のカソードに接続する。例えば、リードフレームＬＦの枠部ＬＦｆ（図２１参照）をカソードと電気的に接続する。そして、このカソードと、同じくめっき槽内に配置されたアノードとの間に例えば直流電圧をかけることによって、リードフレームＬＦの枠部ＬＦｆと接続された金属部材の露出面に金属膜２２、３２を形成する。本実施の形態では所謂、電解めっき法により金属膜２２、３２を形成する。
なお、図１２では、図示を省略しているが、めっき工程では、めっき液にリードフレームＬＦを浸す前に、前処理として、図２１に示すダイパッド２０やリード３０の表面に化学研磨を施しても良い。めっき液にリードフレームＬＦを浸す前に、前処理を施すことで、例えば、封止体４０（図２１参照）から露出するリードフレームＬＦの表面の酸化膜や、微小なバリを除去することができる。
本実施の形態の金属膜２２、３２は、上記したように、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。このため、本めっき工程で使用するめっき液は、例えばＳｎ２＋、あるいはＢｉ３＋などの金属塩が含まれる、電解めっき液である。なお、以下の説明では、鉛フリー半田めっきの例としてＳｎ−Ｂｉの合金化金属めっきについて説明するが、ビスマス（Ｂｉ）を銅（Ｃｕ）や銀（Ａｇ）などの金属に置き換える、あるいは、ビスマス（Ｂｉ）だけでなく銅（Ｃｕ）や銀（Ａｇ）を加えた電解めっき液に置き換えることができる。
本実施の形態では、図２１に示すダイパッド２０（図１６参照）が、リード３０を介して枠部ＬＦｆと電気的に接続された状態で、めっき工程を行う。リードフレームＬＦをめっき液に浸した状態で、アノードとカソードの間に電圧をかけると、カソードに接続されたリード３０およびダイパッド２０と、アノードとの間は、めっき液を介して通電する。この時、めっき液中のＳｎ２＋、およびＢｉ３＋が所定の割合でリード３０およびダイパッド２０のうちの封止体４０からの露出面に析出し、図６に示す金属膜２２、３２が形成される。
＜個片化工程＞
次に、図１２に示す個片化工程では、図２４に示すように、半導体装置ＰＫＧ１（図３参照）に相当する組立体ＰＫＧ０をリードフレームＬＦの枠部ＬＦｆおよびタイバーＬＦｔから分離して、個片化する。図２４は、図１２に示す個片化工程で、複数のデバイス形成部のそれぞれを分離した状態を示す拡大平面図である。
本工程では、ダイパッド２０に連結されている枠部ＬＦｆを切断し、枠部ＬＦｆを介して連結された複数のダイパッド２０をそれぞれ分割する。また、本工程では、タイバーＬＦｔを切断し、かつ、複数のリード３０と枠部ＬＦｆとの境界を切断することで、複数のリード３０のそれぞれを分離させる。
タイバーＬＦｔ、枠部ＬＦｆ、およびリード３０の切断方法には、切断治具を被切断箇所に押し付けることによりせん断する、加工方法（プレス加工）を用いることができる。本工程は、めっき工程の後に行うので、本工程で切断されることにより新たに形成された側面は、めっき膜（図６に示す金属膜２２、３２）から露出している。
本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図３に示す完成品の半導体装置ＰＫＧ１となる。そして、半導体装置ＰＫＧ１は出荷され、あるいは図示しない実装基板に実装される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態や上記実施の形態内で説明した変形例のみに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下では、代表的な変形例について説明する。
＜変形例１＞
上記実施の形態では、図７に示すように、Ｘ方向において、領域１３Ｒ１の幅Ｐ１が、ワイヤ１２Ｓ１の接続部１２Ｂ１の幅ＷＷ１より大きい実施態様について説明した。上記実施の形態で説明したように、ワイヤ１２Ｓ１、１２Ｓ２の線径（直径）に対して、開口部１３Ｈ１の開口面積および開口部１３Ｈ２の開口面積が小さい状態で、領域１３Ｒ１の幅Ｐ１が小さくなると、隣り合うワイヤ１２Ｓ１、１２Ｓ２の離間距離が短くなる。この場合、ワイヤボンディングを行う際に、ボンディングツール（例えば図１９に示すウェッジツールＷＴ）が隣のワイヤに接触する可能性がある。
しかし、半導体チップ１０の平面積の小型化、あるいは、ワイヤ１２の配置密度の向上を考慮すると、領域１３Ｒ１の幅Ｐ１は、ワイヤボンディング時の接触が生じない範囲で小さくすることが好ましい。図２５は、図７に対する変形例を示す拡大平面図である。また、図２６は、図７に対する他の変形例を示す拡大平面図である。図２５に示す半導体チップ１０Ａは、領域１３Ｒ１の幅Ｐ１が４３０μｍであり、ワイヤ１２Ｓ１の接続部１２Ｂ１の幅ＷＷ１より小さい点で、図７に示す半導体チップ１０と相違する。また、半導体チップ１０Ａは、領域１３Ｒ１の幅Ｐ１が小さくなったことに伴い、Ｘ方向における表面１０ｔの長さが図７に示す半導体チップ１０より短くなっている。このように領域１３Ｒ１の幅Ｐ１が小さくなれば、半導体チップ１０Ａのように表面１０ｔのＸ方向の長さを短くできるので、半導体チップ１０Ａの平面積を低減できる点で好ましい。また、領域１３Ｒ１の幅Ｐ１は、ワイヤ１２Ｓ１の線径、言い換えればＸ方向における、ワイヤ１２Ｓ１のループ部１２Ｌ１の幅ＷＷ２より大きい。このため、Ｘ方向において互いに隣り合うワイヤ１２Ｓ１とワイヤ１２Ｓ２の離間距離（最小値）は、少なくともワイヤ１２Ｓ１の線径（ループ部１２Ｌ１の幅ＷＷ２）より大きい。このため、例えばワイヤ１２Ｓ１のワイヤボンディングを行う際に、ボンディングツールが隣のワイヤ１２Ｓ２に接触することを抑制できる。
また、図２６に示す半導体チップ１０Ｂは、ソース電極パッドＳＥに三本のワイヤ１２が接続されている点で、図７に示す半導体チップ１０と相違する。図２６に示す例では、ソース電極パッドＳＥには、ワイヤ１２Ｓ１、１２Ｓ２に加えて、ワイヤ１２Ｓ３が接続されている。詳しくは、絶縁膜１３には、開口部１３Ｈ２と開口部１３Ｈ３の間に開口部１３Ｈ４が形成され、開口部１３Ｈ４において、ソース電極パッドＳＥの接合面ＳＥｔ５が露出している。開口部１３Ｈ４（接合面ＳＥｔ５）は、開口部１３Ｈ１（接合面ＳＥｔ１）と同じ形状になっている。例えば、開口部１３Ｈ４（接合面ＳＥｔ５）は、開口部１３Ｈ１（接合面ＳＥｔ１）と同様に、辺ＨＳ１、辺ＨＳ２、辺ＨＳ３、および辺ＨＳ４を有している。ワイヤ１２Ｓ３は、接合面ＳＥｔ５に、複数箇所（図２６では二箇所）で接合されている。
また、ワイヤ１２Ｓ３は、ワイヤ１２Ｓ１、１２Ｓ２と同様な構造になっている。例えば、ワイヤ１２Ｓ３は、ワイヤ１２Ｓ１と同様に接続部１２Ｂ１、１２Ｂ２、ループ部１２Ｌ１、１２Ｌ２を有している。また、図示は省略するが、ワイヤ１２Ｓ３は、ワイヤ１２Ｓ１、１２Ｓ２と同様に図５に示すリード３０Ｓのワイヤ接合部３０Ｗの上面３０ｔに接合される、接続部１２Ｂ３を有している。
また、絶縁膜１３は、平面視において、接合面ＳＥｔ２と接合面ＳＥｔ５との間に位置する領域１３Ｒ２を有している。図２６に示す例では、Ｘ方向において、接合面ＳＥｔ２の辺ＨＳ２と接合面ＳＥｔ５の辺ＨＳ１の間に位置する領域１３Ｒ２の幅Ｐ２は、領域１３Ｒ１の幅Ｐ１と同じであり、例えば、４３０μｍである。
半導体チップ１０Ｂの場合、Ｘ方向に沿って並ぶ三本のワイヤ１２Ｓ１、１２Ｓ２、１２Ｓ３のそれぞれがソース電極パッドＳＥに接続されるので、表面１０ｔのＸ方向の長さは、図７に示す半導体チップ１０と比較して長い。しかし、半導体チップ１０Ｂの場合、領域１３Ｒ１の幅Ｐ１および領域１３Ｒ２の幅Ｐ２のそれぞれが、ワイヤ１２Ｓ１の接続部１２Ｂ１の幅ＷＷ１より小さいので、接続されるワイヤ１２の数が増加したことによる半導体チップ１０の平面積の増大を抑制できる。
図２５に示す半導体チップ１０Ａおよび図２６に示す半導体チップ１０Ｂのそれぞれは、上記した相違点の他、図７に示す半導体チップ１０と同様である。したがって重複する説明は省略する。
なお、図示は省略するが、例えば図２６に対する変形例として、領域１３Ｒ１の幅Ｐ１および領域１３Ｒ２の幅Ｐ２のそれぞれが、ワイヤ１２Ｓ１の線径（ループ部１２Ｌ１の幅ＷＷ２）より小さい場合もある。この場合、表面１０ｔのＸ方向における長さは、図２５に示す半導体チップ１０Ａと比較して短くできる。また、ウェッジツールＷＴ（図１９参照）の先端部の幅を小さくすることができれば、一つのワイヤ１２のワイヤボンディング時に隣のワイヤ１２にボンディングツールが接触することを抑制できる。ただし、上記図示しない変形例の場合、ワイヤボンディング時の課題を解決する方法として、特殊形状のボンディングツールを用いる必要があるので、製造設備の汎用性を考慮すると、領域１３Ｒ１の幅Ｐ１は、少なくともワイヤ１２Ｓ１の線径（ループ部１２Ｌ１の幅ＷＷ２）より大きいことが好ましい。
また、図示は省略するが、図７に対する他の変形例として、領域１３Ｒ１の幅Ｐ１が接合面ＳＥｔ１の幅ＷＨ１以上であっても良い。この場合、領域１３Ｒ１の面積が接合面ＳＥｔ１の面積と同じ、あるいはそれより大きくなる。この変形例の場合、表面１０ｔの面積は、半導体チップ１０と比較して大きくなる。しかし、電極のレイアウト以外の理由により、表面１０ｔの面積が大きく、電極配置スペースに余裕がある場合には有効である。
また、ソース電極パッドＳＥに接続されるワイヤ１２の数は、二本または三本には限定されず、例えば、四本以上であっても良い。ワイヤ１２の本数を増加させることにより、導電経路のインピーダンスを低減できる。ただし、半導体チップ１０の平面積が大型化することを抑制する観点からは、絶縁膜１３のうち、互いに隣り合う開口部の間のＸ方向の幅（図２６に示す幅Ｐ１や幅Ｐ２）は、上記したワイヤボンディング時の課題が解決可能な範囲内で、小さくすることが好ましい。
＜変形例２＞
また、上記実施の形態では、例えば図８に示すように、一つのソース電極パッドＳＥの複数の部分が絶縁膜１３に設けられた複数の開口部１３Ｈ１において露出している実施態様について説明した。しかし、図２７に示す変形例のように、接合面ＳＥｔ１が、絶縁膜１３に覆われたソース電極パッド（電極、ソース電極）ＳＥ１の一部であり、接合面ＳＥｔ２が、絶縁膜１３に覆われたソース電極パッド（電極、ソース電極）ＳＥ２の一部であっても良い。図２７は、図８に対する変形例を示す拡大断面図である。
図２７に示す半導体チップ１０Ｃは、接合面ＳＥｔ１と接合面ＳＥｔ２のそれぞれが、互いに異なるソース電極パッドＳＥ１、ＳＥ２の一部を構成している点で図８に示す半導体チップ１０と相違する。詳しくは、半導体チップ１０Ｃの場合、ソース電極パッドＳＥ１およびソース電極パッドＳＥ２の間に、配線（ソース配線）ＳＷが介在している。配線ＳＷは、複数のトランジスタＱ１の複数のソース領域ＳＲに接続されている。つまり、ソース電極パッドＳＥ１およびソース電極パッドＳＥ２のそれぞれは、配線ＳＷを介して複数のトランジスタＱ１の複数のソース領域ＳＲに電気的に接続されている。言い換えれば、ソース電極パッドＳＥ１とソース電極パッドＳＥ２とは、互いに離間しているが、配線ＳＷを介して電気的に接続されている。
図２７に示す半導体チップ１０Ｃの場合、ソース電極パッドＳＥ１、ＳＥ２のそれぞれのＸ方向の長さが図８に示す半導体チップ１０のソース電極パッドＳＥと比較して短い。このため、Ｘ方向において、ソース電極パッドＳＥ１、ＳＥ２が熱膨張または熱収縮することにより生じる応力を低減できる。この結果、接合面ＳＥｔ１、ＳＥｔ２のそれぞれと、封止体４０（図６参照）との剥離を抑制できる。
同様に、半導体チップ１０Ｃの場合、ゲート電極パッドＧＥは、配線（ゲート配線）ＧＷを介して複数のトランジスタＱ１の複数のゲート電極Ｇに電気的に接続されている。
図２７に示す半導体チップ１０Ｃは、上記した相違点の他、図８に示す半導体チップ１０と同様である。したがって重複する説明は省略する。
＜変形例３＞
また、上記実施の形態では、例えば図７に示すように、接合面ＳＥｔ１と接合面ＳＥｔ２の構造、およびワイヤ１２Ｓ１とワイヤ１２Ｓ２の構造が同じ構造である実施態様について説明した。この場合、接合面ＳＥｔ１とワイヤ１２Ｓ１とが接続される部分を取り上げて説明した効果と同等の効果が、接合面ＳＥｔ２とワイヤ１２Ｓ２とが接続される部分でも得られる。しかし、例えば図２８に示す変形例の半導体チップ１０Ｄのように、接合面ＳＥｔ１と接合面ＳＥｔ２の構造、あるいはワイヤ１２Ｓ１とワイヤ１２Ｓ２の構造が互いに異なっていても良い。図２８は、図７に対する他の変形例を示す拡大平面図である。
図２８に示す半導体チップ１０Ｄは、Ｘ方向において、接合面ＳＥｔ１の幅ＷＨ１と接合面ＳＥｔ２の幅ＷＨ２とが互いに異なっている。また、半導体チップ１０Ｄは、開口部１３Ｈ１の開口面積（接合面ＳＥｔ１の面積）と開口部１３Ｈ２の開口面積（接合面ＳＥｔ２の面積）とが互いに異なっている。図２８に示す例では、幅ＷＨ２は幅ＷＨ１より大きい。また、半導体チップ１０Ｄは、開口部１３Ｈ１の開口面積（接合面ＳＥｔ１の面積）が開口部１３Ｈ２の開口面積（接合面ＳＥｔ２の面積）より小さい。
また、図２８に示すＸ方向において、半導体チップ１０Ｄに接続されるワイヤ１２Ｓ２の接続部１２Ｂ１の幅ＷＷ３は、領域１３Ｒ１の幅Ｐ１より小さく、かつ、ワイヤ１２Ｓ１の接続部１２Ｂ１の幅ＷＷ１より大きい。なお、ワイヤ１２Ｓ１の接続部１２Ｂ２の幅は、接続部１２Ｂ１の幅ＷＷ１と等しく、ワイヤ１２Ｓ２の接続部１２Ｂ２の幅は、接続部１２Ｂ１の幅ＷＷ３と等しい。
図２８に示す変形例の場合、接合面ＳＥｔ２の幅ＷＨ２が広くなっていることにより、ワイヤ１２Ｓ２を接続するワイヤボンド工程において、図２０に示すウェッジツールＷＴの先端面ＷＴｈｂの位置が、図２０に示す実施態様よりも低い位置になるまで押し付けることができる。これにより、図２８に示すように、ワイヤ１２Ｓ２の接続部１２Ｂ１の幅ＷＷ３が大きくなる。言い換えれば、ワイヤ１２Ｓ２の接続部１２Ｂ１と接合面ＳＥｔ２との接合面積を大きくできる。この場合、ワイヤ１２Ｓ２の接続部１２Ｂ１と接合面ＳＥｔ２との接合面におけるインピーダンスを低減できる。
このように、図２８に示す幅ＷＷ１と幅ＷＷ３を互いに異なる大きさにすることで、全体としてのインピーダンスを低減する方法は、表面１０ｔの限られたスペースの中で、インピーダンスを少しでも低減させる方法として有効である。
なお、図２８に示す例に対する変形例としてワイヤ１２Ｓ１の線径（直径）とワイヤ１２Ｓ２の線径とが互いに異なっていても良い。ただし、ワイヤボンド工程において、ワイヤ１２の種類を切り替えると、製造効率が低下するので、製造効率を向上させる観点からは、ワイヤ１２Ｓ１の線径（直径）とワイヤ１２Ｓ２の線径とが同じであることが好ましい。
図２８に示す例では、ワイヤ１２Ｓ１の線径（直径）とワイヤ１２Ｓ２の線径とは同じである。したがって、Ｘ方向において、ワイヤ１２Ｓ１のループ部１２Ｌ１の幅ＷＷ２は、ワイヤ１２Ｓ２のループ部１２Ｌ１の幅ＷＷ４と等しい。
また、図示は省略するが、図７に対する他の変形例として、ワイヤ１２Ｓ２が接合面ＳＥｔ２に接合される構造と、ワイヤ１２Ｓ１が接合面ＳＥｔ１に接合される構造とが互いに異なっていても良い。例えば、ワイヤ１２Ｓ１は、図７に示す例と同様の構造で接合面ＳＥｔ１に接合され、ワイヤ１２Ｓ２は、ゲート用のワイヤ１２Ｇと同様に、一箇所で接合面ＳＥｔ２に接合されていても良い。この場合、接合面ＳＥｔ２の面積が接合面ＳＥｔ１の面積と同じである場合、接合面ＳＥｔ２のうちワイヤ１２Ｓ２と重ならない領域の面積が大きくなる。したがって、この変形例の場合には、接合面ＳＥｔ２の面積が接合面ＳＥｔ１の面積より小さいことが好ましい。しかしながら、インピーダンスを低減する観点からは、上記実施の形態（図７参照）に示すように、接合面ＳＥｔ１と接合面ＳＥｔ２の構造、およびワイヤ１２Ｓ１とワイヤ１２Ｓ２の構造が同じ構造であることが好ましい。
＜変形例４＞
また、上記実施の形態では、例えば図７に示すように、接合面ＳＥｔ１と接合面ＳＥｔ２の形状が長方形である場合について説明した。しかし、接合面ＳＥｔ１と接合面ＳＥｔ２の形状は長方形には限定されず、例えば、多角形や円形（楕円形を含む）など種々の変形例がある。一例として、図２９を用いて接合面ＳＥｔ１と接合面ＳＥｔ２の輪郭（周縁部）が湾曲した形状である場合の実施態様を取り上げて説明する。図２９は、図７に対する他の変形例を示す拡大平面図である。
図２９に示す半導体チップ１０Ｅが備える接合面ＳＥｔ１、ＳＥｔ２のように、周縁部において、頂点の特定が困難な形状である場合、図７を用いて説明した辺ＨＳ１、辺ＨＳ２、辺ＨＳ３、および辺ＨＳ４の定義が難しい。そこで、このような場合に、図７等に記載される辺ＨＳ１および辺ＨＳ２を用いて説明した定義は、以下のように考えて適用される。
すなわち、平面視において、接合面ＳＥｔ１および接合面ＳＥｔ２は、Ｙ方向と交差するＸ方向に沿って並ぶように配置されている。接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれの周縁部（輪郭）は、Ｘ方向において、各接合面（接合面ＳＥｔ１および接合面ＳＥｔ２）に接合されるワイヤ（ワイヤ１２Ｓ１およびワイヤ１２Ｓ２）の一方の側（Ｘ１側）にある部分ＨＰ１（図７に示す辺ＨＳ１に相当）と、ワイヤの他方の側（Ｘ２側）にある部分ＨＰ２（図７に占め示す辺ＨＳ２に相当）と、を有している。なお、図２９では、接合面ＳＥｔ１および接合面ＳＥｔ２のそれぞれの周縁部（輪郭）のうち、部分ＨＰ１と部分ＨＰ２に相当する部分を太線で示している。
上記のように定義した場合、上記実施の形態で説明した辺ＨＳ１（図７参照）は部分ＨＰ１に置き換えて適用できる。また、上記実施の形態で説明した辺ＨＳ２（図７参照）は部分ＨＰ２に置き換えて適用できる。また、半導体チップ１０Ｅの場合、接合面ＳＥｔ１と接合面ＳＥｔ２の間に挟まれた領域１３Ｒ１のＸ方向における幅Ｐ１が一定ではなく、種々の値がある。上記実施の形態で説明したように幅Ｐ１の値をワイヤ１２Ｓ１の幅ＷＷ１や幅ＷＷ２と比較する場合、複数の値のうちの最小値を幅Ｐ１として比較することが好ましい。
＜変形例５＞
また、図示は省略するが、図７に対する他の変形例として、ワイヤ１２Ｓ１が、三箇所以上で一つの接合面ＳＥｔ１に接合されていても良い。この場合、ワイヤ１２Ｓ１と接合面ＳＥｔ１の接合面積が増えるので、ワイヤ１２Ｓ１を介する導電経路のインピーダンスを低減できる。ワイヤ１２Ｓ２についても同様である。
ただし、ワイヤ１２Ｓ１と接合面ＳＥｔ１の接合箇所数が多い場合、接合面ＳＥｔ１のＹ方向の長さ（例えば図７に示す例では、辺ＨＳ１および辺ＨＳ２の長さ）が長くなる。この場合、封止体４０（図２３参照）とソース電極パッドＳＥの線膨張係数差に起因する応力が、接合面ＳＥｔ１のうち、Ｙ方向における両端部（図７に示す辺ＨＳ３の近傍および辺ＨＳ４の近傍）において、特に大きくなる。このため、Ｙ方向におけるソース電極パッドＳＥの長さを短くする観点からは、図７に示すように、ワイヤ１２Ｓ１が、二箇所で一つの接合面ＳＥｔ１に接合されている態様が特に好ましい。
＜変形例６＞
また、上記実施の形態では、パワー半導体装置が備えるパワートランジスタの例として、ＭＯＳＦＥＴを例示したが、種々の変形例を適用できる。例えば、ＭＯＳＦＥＴに代えて、ＩＧＢＴを備えていても良い。この場合、上記実施の形態で説明したＭＯＳＦＥＴのドレインをＩＧＢＴのコレクタと読み替え、ＭＯＳＦＥＴのソースをＩＧＢＴのエミッタと読み替えて適用できる。また、ＩＧＢＴを利用する場合、負荷電流の流れ方向を制御するダイオード（ＦＷＤ，Free Wheeling Diode）チップがＩＧＢＴチップとは別に搭載される場合が多い。このため、図５に示すダイパッド２０上には、ＩＧＢＴチップおよびＦＷＤチップが搭載される。
また、上記実施の形態では、環境温度や温度サイクル負荷耐性に関し、過酷な条件が要求されやすい半導体装置の例として、パワー半導体装置を取り上げて説明した。しかし、パワー半導体装置以外の半導体装置（例えば、制御系の半導体装置や通信系の半導体装置）などの場合でも、環境温度や温度サイクル負荷耐性に関する要求仕様が高い場合には、上記実施の形態または変形例で説明した技術を適用することにより、これらに関する性能を向上させることができる。また、パワー半導体装置以外の半導体装置では、ワイヤとして金（Ａｕ）ワイヤを用いられ、ワイヤボンディング方式としてボールボンディング方式を用いられる場合が多い。
＜変形例７＞
また、上記実施の形態では、例えば図７に示す半導体チップ１０のように、接合面ＳＥｔ１および接合面ＳＥｔ２の配列方向であるＸ方向と、接合面ＳＥｔ１および接合面ＳＥｔ２の延在方向であるＹ方向とが半導体チップ１０の表面１０ｔの外縁の各辺に沿って延びている実施態様について説明した。しかし、上記した各構成は、Ｘ方向およびＹ方向のそれぞれが半導体チップ１０の表面１０ｔの外縁の各辺に対して、直交以外の角度で交差している場合にも適用可能である。図３０は、図７に対する他の変形例を示す拡大平面図である。
図３０に示す半導体チップ１０Ｆは、接合面ＳＥｔ１および接合面ＳＥｔ２の配列方向であるＸ方向と、接合面ＳＥｔ１および接合面ＳＥｔ２の延在方向であるＹ方向とが、半導体チップ１０Ｆの表面１０ｔの外縁の各辺に対して、直交以外の角度で交差している点で、図７に示す半導体チップ１０と相違する。
図３０に示す変形例の場合、ワイヤ１２Ｓ１およびワイヤ１２Ｓ２のそれぞれは、接続部１２Ｂ１、ループ部１２Ｌ１、および接続部１２Ｂ２の延在方向が、ループ部１２Ｌ２の延在方向と一致する。この場合、図７に示す例と比較して、接続部１２Ｂ２とループ１２Ｌ２の境界において、ワイヤ１２Ｓ１、１２Ｓ２の変形の程度が小さいので、ワイヤ１２Ｓ１、１２Ｓ２のストレスが小さくなっている。
図３０に示すように、接合面ＳＥｔ１および接合面ＳＥｔ２の配列方向および延在方向のそれぞれが、半導体チップ１０の表面１０ｔの各辺に対して傾斜している場合でも、上記実施の形態や変形例において説明した平面視における幅（太さ）は、傾斜したＸ方向に沿った方向において定義することができる。
＜変形例８＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。また、各変形例の一部分を抽出して組み合わせても良い。
また、上記実施の形態で説明した半導体装置およびその製造方法について技術的思想を抽出すれば、下記のように表現することができる。
〔付記１〕
第１主面に形成され、かつ、第１接合面を露出する第１開口部と、第２接合面を露出する第２開口部を備えた絶縁膜を有する半導体チップと、
前記半導体チップの前記第１接合面と接合する第１導電性部材と、
前記半導体チップの前記第２接合面と接合する第２導電性部材と、
前記半導体チップの前記第１接合面および前記第２接合面に接するように、前記半導体チップと、前記第１導電性部材と、前記第２導電性部材とを封止する封止体と、を有し、
前記第１導電性部材は、前記第１接合面に接合する第１接続部、前記第１接合面に接合する第２接続部、および平面視の第１方向において前記第１接続部と前記第２接続部との間に位置し、前記第１接合面と離間する第１ループ部を有し、
前記第２導電性部材は、前記第２接合面に接合する第３接続部、前記第２接合面に接合する第４接続部、および平面視において前記第３接続部と前記第４接続部との間に位置し、前記第２接合面と離間する第２ループ部を有し、
平面視において、前記第１接合面および前記第２接合面は、前記第１方向と交差する第２方向に沿って並ぶように配置され、
前記第１接合面および前記第２接合面のそれぞれの周縁部は、前記第２方向において、各接合面に接合されるワイヤの一方の側にある第１部分（第１辺）と、前記ワイヤの他方の側にある第２部分（第２辺）と、を有し、
前記第２方向において、前記第１接合面の前記第２部分と、前記第２接合面の前記第１部分とは、前記絶縁膜の第１領域を介して互いに隣り合うように配置され、
前記第２方向において、前記第１接合面のうち、前記第１導電性部材と前記第１接合面の前記第２部分に挟まれた領域の最大幅は、前記絶縁膜の前記第１領域の幅より小さい、半導体装置。
〔付記２〕
第１主面に形成され、かつ、第１接合面を露出する第１開口部と、第２接合面を露出する第２開口部を備えた絶縁膜を有する半導体チップと、
前記半導体チップの前記第１接合面と接合する第１導電性部材と、
前記半導体チップの前記第２接合面と接合する第２導電性部材と、
前記半導体チップの前記第１接合面および前記第２接合面に接するように、前記半導体チップと、前記第１導電性部材と、前記第２導電性部材とを封止する封止体と、を有し、
前記第１導電性部材は、前記第１接合面に接合する第１接続部、前記第１接合面に接合する第２接続部、および平面視の第１方向において前記第１接続部と前記第２接続部との間に位置し、前記第１接合面と離間する第１ループ部を有し、
前記第２導電性部材は、前記第２接合面に接合する第３接続部、前記第２接合面に接合する第４接続部、および平面視において前記第３接続部と前記第４接続部との間に位置し、前記第２接合面と離間する第２ループ部を有し、
平面視において、前記第１接合面および前記第２接合面は、前記第１方向と交差する第２方向に沿って並ぶように配置され、
前記第１接合面および前記第２接合面のそれぞれの周縁部は、前記第２方向において、各接合面に接合されるワイヤの一方の側にある第１部分（第１辺）と、前記ワイヤの他方の側にある第２部分（第２辺）と、を有し、
前記第２方向において、前記第１接合面の前記第２部分と、前記第２接合面の前記第１部分とは、前記絶縁膜の第１領域を介して互いに隣り合うように配置され、
平面視において、前記第１接合面の前記第２部分と前記第２接合面の前記第１部分の間に挟まれた前記第１領域の面積は、前記第１接合面のうち、前記第１導電性部材と重なっていない部分の面積より大きい、半導体装置。
〔付記３〕
付記２において、
平面視において、前記絶縁膜の前記第１開口部および前記第２開口部のそれぞれは、前記第１方向に沿って延びる第１辺と、前記第１方向に沿って延び、かつ、前記第１辺の反対側にある第２辺と、前記第１方向に交差する前記第２方向に沿って延びる第３辺と、前記第２方向に沿って延び、かつ、前記第３辺の反対側にある第４辺と、を有し、
平面視において、前記第１領域の外周は、前記第１開口部の前記第２辺と、前記第２開口部の前記第１辺と、前記第１開口部の前記第３辺と前記第２辺の交点から前記第２開口部の前記第３辺と前記第１辺の交点まで延びる第５辺と、前記第１開口部の前記第４辺と前記第２辺の交点から前記第２開口部の前記第４辺と前記第１辺の交点まで延びる第６辺と、を有し、
前記第１領域の面積と、前記第１開口部の面積とは、互いに等しい、半導体装置。
〔付記４〕
付記２において、
平面視において、前記絶縁膜の前記第１開口部および前記第２開口部のそれぞれは、前記第１方向に沿って延びる第１辺と、前記第１方向に沿って延び、かつ、前記第１辺の反対側にある第２辺と、前記第１方向に交差する前記第２方向に沿って延びる第３辺と、前記第２方向に沿って延び、かつ、前記第３辺の反対側にある第４辺と、を有し、
平面視において、前記第１領域の外周は、前記第１開口部の前記第２辺と、前記第２開口部の前記第１辺と、前記第１開口部の前記第３辺と前記第２辺の交点から前記第２開口部の前記第３辺と前記第１辺の交点まで延びる第５辺と、前記第１開口部の前記第４辺と前記第２辺の交点から前記第２開口部の前記第４辺と前記第１辺の交点まで延びる第６辺と、を有し、
前記第１領域の面積と、前記第１開口部の面積とは、互いに異なる、半導体装置。
〔付記５〕
付記２において、
平面視において、前記第１開口部の面積と前記第２開口部の面積は互いに等しい、半導体装置。
〔付記６〕
以下の工程を有する半導体装置の製造方法。
（ａ）絶縁膜と、前記絶縁膜に覆われ、かつ、前記絶縁膜に形成された複数の開口部から露出する接合面を有する第１電極とが形成された第１主面、前記第１主面の反対側にある第１裏面を有する半導体チップを準備する工程と、
（ｂ）前記半導体チップが固定される第２主面を有するチップ搭載部と、前記チップ搭載部から延びる第１リードと、前記第１リードと並んで延びる第２リードを有するリードフレームを準備する工程と、
（ｃ）前記（ａ）工程と、前記（ｂ）工程の後、前記半導体チップの第１裏面と前記チップ搭載部の第２主面が向い合うように前記半導体チップを前記チップ搭載部に搭載する工程と、
（ｄ）前記（ｃ）工程の後、第１ボンディングツールによって、前記半導体チップの前記複数の開口部から露出する前記第１電極の前記接合面と前記第１リードとを、複数の導電性部材を介して、互いに電気的に接続する工程と、
（ｅ）前記（ｄ）工程の後、前記第１電極の前記接合面に接するように、前記半導体チップ、前記チップ搭載部の一部、前記複数の導電性部材、前記第１リードの一部、前記第２リードの一部を樹脂で封止する工程と、を有し、
前記（ａ）工程において、
平面視において、第１方向に沿って前記複数の開口部は配置されており、
平面視において、前記絶縁膜の前記複数の開口部のそれぞれは、前記第１方向に沿って延びる第１辺と、前記第１方向に沿って延び、かつ、前記第１辺の反対側にある第２辺と、前記第１方向に交差する第２方向に沿って延びる第３辺と、前記第２方向に沿って延び、かつ、前記第３辺の反対側にある第４辺を有し、
平面視において、前記複数の開口部のうちの第１開口部の前記第４辺と、前記複数の開口部のうちの第２開口部の前記第３辺とは、前記絶縁膜の第１領域を介して互いに隣り合うように位置しており、
前記（ｄ）工程は、
（ｄ−１）前記複数の開口部のうちの前記第１開口部において、前記複数の導電性部材のうちの第１導電性部材の第１接続部と前記接合面を接合する工程と、
（ｄ−２）前記（ｄ−１）工程の後、前記第１開口部において、前記第１導電性部材の第２接続部と前記接合面を接合する工程と、
（ｄ−３）前記（ｄ−２）工程の後、前記第１導電性部材の第３接続部と前記第１リードを接合する工程と、を有し、
前記第１方向において、前記第１開口部の幅は前記第１ボンディングツールの先端部の幅より小さく、
前記（ｄ−１）工程と前記(ｄ−２)において、
前記第１ボンディングツールの先端部の一部は、前記絶縁膜の一部を覆う位置に配置されている、半導体装置の製造方法。
〔付記７〕
付記６において、
前記（ｄ）工程には、前記（ｄ−１）工程の後、かつ、前記（ｄ−２）工程の前に、前記第１ボンディングツールを前記接合面から遠ざけた後、前記第２方向に沿って移動させる工程が含まれる、半導体装置の製造方法。
〔付記８〕
付記６において、
前記（ｄ）工程には、前記（ｄ−２）工程の後、かつ、前記（ｄ−３）工程の前に、前記第１ボンディングツールを前記接合面から遠ざけた後、前記第１リードに向かって移動させる工程が含まれる、半導体装置の製造方法。
〔付記９〕
付記６において、
前記（ｄ）工程の後、平面視において、前記第１導電性部材は前記第１開口部の複数の辺のうちのいずれかと交差する、半導体装置の製造方法。
〔付記１０〕
付記６において、
前記第１方向において、前記絶縁膜のうち、前記第１開口部が有する前記第４辺と、前記第２開口部が有する前記第３辺に挟まれる前記第１領域の幅は、前記第１ボンディングツールの先端部の幅より小さい、半導体装置の製造方法。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ 半導体チップ
１０ｂ 裏面（面、主面、下面）
１０ｓ 側面（面）
１０ｔ 表面（面、主面、上面）
１１ ダイボンド材（接着材）
１２、１２Ｇ、１２Ｓ，１２Ｓ１，１２Ｓ２，１２Ｓ３ ワイヤ（金属ワイヤ、導電性部材、金属線）
１２Ｂ１，１２Ｂ２，１２Ｂ３ 接続部（接合部、ステッチ部）
１２Ｌ１，１２Ｌ２ ループ部（延在部）
１３ 絶縁膜（保護膜）
１３Ｈ１，１３Ｈ２，１３Ｈ３，１３Ｈ４ 開口部
１３Ｒ１，１３Ｒ２ 領域
２０ ダイパッド（金属板、チップ搭載部、放熱板）
２０ｂ 下面（面、主面、裏面、露出面、実装面）
２０ｓ，２０ｓ１，２０ｓ２ 側面
２０ｔ 上面（面、主面、表面、チップ搭載面）
２１ 基材
２２，３２ 金属膜（めっき膜）
３０，３０Ｄ，３０Ｇ，３０Ｓ リード（端子）
３０ｂ 下面（面）
３０Ｍ インナ部（インナリード部、被封止部）
３０ｓ 側面
３０ｔ 上面（面、ワイヤボンディング面）
３０Ｗ ワイヤ接合部（（リードポスト、パッド、ボンディングパッド、ワイヤ接続部、接合部）
３０Ｘ アウタ部（アウタリード部、露出部）
３１ 基材
４０ 封止体（樹脂封止体、樹脂体、モールド樹脂）
４０ｂ 下面（実装面）
４０ｓ 側面
４０ｔ 上面
６２ 成形金型
６２Ｂ 下型（第２金型）
６２Ｃ キャビティ
６２Ｔ 上型（第１金型）
ＣＨ チャネル形成領域
Ｄ ドレイン
ＤＥ ドレイン電極（電極）
ＥＰ エピタキシャル層
Ｇ ゲート電極
ＧＥ ゲート電極パッド（電極、ゲート電極）
ＧＥｔ，ＳＥｔ１，ＳＥｔ２，ＳＥｔ３，ＳＥｔ４，ＳＥｔ５ 接合面（露出面、接合部）
ＧＩ ゲート絶縁膜
ＧＷ 配線（ゲート配線）
ＨＰ１，ＨＰ２ 部分
ＨＳ１，ＨＳ２，ＨＳ３，ＨＳ４ 辺（部分）
ＨＳ５，ＨＳ６ 辺
ＬＦ リードフレーム
ＬＦｄ デバイス形成部
ＬＦｆ 枠部（フレーム部）
ＬＦｔ タイバー
ＬＳ１，ＬＳ２ 辺
ＰＫＧ０ 組立体
ＰＫＧ１ 半導体装置
Ｑ１ トランジスタ
Ｓ ソース
ＳＥ，ＳＥ１，ＳＥ２ ソース電極パッド（電極、ソース電極）
ＳＲ ソース領域
ＳＷ 配線（ソース配線）
ＴＲ１ トレンチ（開口部、溝）
ＷＨ 半導体基板
ＷＨ１，ＷＨ２，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＷ１，ＷＷ２，ＷＷ３，ＷＷ４，ＷＷＴ 幅（太さ）
ＷＨｔ 主面
ＷＴ ウェッジツール（ボンディングツール）
ＷＴｃ ワイヤカッタ（カッタブレード）
ＷＴｇ ワイヤガイド
ＷＴｈ 本体部（ヘッダ）
ＷＴｈｂ 先端面（先端部、ヒール部、押圧面）
ＷＴｈｓ 側面

Claims (3)

  1. 第１主面に形成され、かつ、第１接合面を露出する第１開口部と、第２接合面を露出する第２開口部を備えた絶縁膜を有する半導体チップと、
    前記半導体チップの前記第１接合面と接合する第１ワイヤと、
    前記半導体チップの前記第２接合面と接合する第２ワイヤと、
    前記半導体チップの前記第１接合面および前記第２接合面に接するように、前記半導体チップと、前記第１ワイヤと、前記第２ワイヤとを封止する封止体と、を有し、
    前記第１接合面および前記第２接合面は、金属材料から成り、
    前記封止体は、樹脂材料から成り、
    前記第１ワイヤは、前記第１接合面に接合する第１接続部、前記第１接合面に接合する第２接続部、および平面視の第１方向において前記第１接続部と前記第２接続部との間に位置し、前記第１接合面と離間する第１ループ部を有し、
    前記第２ワイヤは、前記第２接合面に接合する第３接続部、前記第２接合面に接合する第４接続部、および平面視において前記第３接続部と前記第４接続部との間に位置し、前記第２接合面と離間する第２ループ部を有し、
    平面視において、前記第１接合面および前記第２接合面は、前記第１方向と交差する第２方向に沿って並ぶように配置され、
    前記第１接合面および前記第２接合面のそれぞれの周縁部は、前記第２方向において、各接合面に接合されるワイヤの一方の側にある第１部分と、前記ワイヤの他方の側にある第２部分と、を有し、
    前記第２方向において、前記第１接合面の前記第２部分と、前記第２接合面の前記第１部分とは、前記絶縁膜の第１領域を介して互いに隣り合うように配置され、
    前記第２方向において、前記第１領域の幅は、複数の値を含み、
    前記第１領域の幅が含んでいる複数の値のうちの、最小の値は、前記第１ワイヤの前記第１ループ部の幅より大きく、
    前記第１領域の幅および前記第１ワイヤの前記第１ループ部の幅とは、前記第２方向における長さである、半導体装置。
  2. 請求項１において、
    平面視において、前記第１ワイヤは、前記第１開口部が有する周縁部のうちの一部に交差し、前記第２ワイヤは、前記第２開口部が有する周縁部のうちの一部に交差する、半導体装置。
  3. 請求項１において、
    前記第２方向において、前記第１接合面のうち、前記第１ワイヤと前記第１接合面の前記第２部分に挟まれた領域の最大幅は、前記絶縁膜の前記第１領域の幅より小さい、半導体装置。
JP2016211435A 2016-10-28 2016-10-28 半導体装置 Active JP6663340B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016211435A JP6663340B2 (ja) 2016-10-28 2016-10-28 半導体装置
US15/729,715 US20180122766A1 (en) 2016-10-28 2017-10-11 Semiconductor device
CN201711007340.7A CN108022900B (zh) 2016-10-28 2017-10-25 半导体装置
CN201721389338.6U CN207474454U (zh) 2016-10-28 2017-10-25 半导体装置
US16/594,160 US10910337B2 (en) 2016-10-28 2019-10-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016211435A JP6663340B2 (ja) 2016-10-28 2016-10-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2018073970A JP2018073970A (ja) 2018-05-10
JP6663340B2 true JP6663340B2 (ja) 2020-03-11

Family

ID=62021787

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016211435A Active JP6663340B2 (ja) 2016-10-28 2016-10-28 半導体装置

Country Status (3)

Country Link
US (2) US20180122766A1 (ja)
JP (1) JP6663340B2 (ja)
CN (2) CN108022900B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6663340B2 (ja) * 2016-10-28 2020-03-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6901902B2 (ja) * 2017-04-27 2021-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7334655B2 (ja) * 2020-03-06 2023-08-29 三菱電機株式会社 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404047A (en) * 1992-07-17 1995-04-04 Lsi Logic Corporation Semiconductor die having a high density array of composite bond pads
EP0882308B1 (de) * 1996-11-11 2004-02-11 Infineon Technologies AG Optimierung der leistungsverbindung zwischen chip und leiterrahmen für leistungsschalter
US7053469B2 (en) * 2004-03-30 2006-05-30 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package and manufacturing method thereof
US7944044B2 (en) * 2004-12-20 2011-05-17 Semiconductor Components Industries, Llc Semiconductor package structure having enhanced thermal dissipation characteristics
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7274092B2 (en) * 2005-09-13 2007-09-25 Infineon Technologies, Ag Semiconductor component and method of assembling the same
JP2009231805A (ja) * 2008-02-29 2009-10-08 Renesas Technology Corp 半導体装置
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5271778B2 (ja) * 2009-04-10 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8525335B2 (en) * 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
JP2011216518A (ja) * 2010-03-31 2011-10-27 Rohm Co Ltd ワイヤボンディング構造、半導体装置、ボンディングツールおよびワイヤボンディング方法
JP5868043B2 (ja) * 2011-07-04 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5970316B2 (ja) * 2012-09-26 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5512845B2 (ja) 2013-02-25 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP5665206B2 (ja) 2013-09-11 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2015019115A (ja) * 2014-10-28 2015-01-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6329059B2 (ja) * 2014-11-07 2018-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6663340B2 (ja) * 2016-10-28 2020-03-11 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN108022900B (zh) 2023-05-23
US10910337B2 (en) 2021-02-02
US20200035638A1 (en) 2020-01-30
CN108022900A (zh) 2018-05-11
US20180122766A1 (en) 2018-05-03
JP2018073970A (ja) 2018-05-10
CN207474454U (zh) 2018-06-08

Similar Documents

Publication Publication Date Title
TWI585978B (zh) Semiconductor device and manufacturing method thereof
JP5870200B2 (ja) 半導体装置の製造方法および半導体装置
JP2005191240A (ja) 半導体装置及びその製造方法
JP6129315B2 (ja) 半導体装置
US10504869B2 (en) Semiconductor device
US10777490B2 (en) Semiconductor device and method of manufacturing the same
US10910337B2 (en) Semiconductor device
JP2017117840A (ja) 半導体装置
JP2009267054A (ja) 半導体装置およびその製造方法
US20180226275A1 (en) Method for manufacturing semiconductor device
US20240006275A1 (en) Method of manufacturing semiconductor device and semiconductor device
CN115706014A (zh) 一种改善引脚溢胶的封装方法及封装结构
JP2013128040A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200214

R150 Certificate of patent or registration of utility model

Ref document number: 6663340

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150