CN108022900A - 半导体装置 - Google Patents

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    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H01L2224/78302—Shape
    • H01L2224/78303—Shape of the pressing surface, e.g. tip or head
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
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Abstract

本发明提供一种半导体装置，提高半导体装置的性能。一实施方式的半导体装置具有丝线(12S1)，该丝线(12S1)在半导体芯片(10)的绝缘膜(13)形成的开口部(13H1)处在一个接合面(SEt1)的多个部位接合。而且，半导体装置具有以与接合面(SEt1)相接的方式将半导体芯片(10)及丝线(12S1)密封的密封体。而且，接合面(SEt1)中的与丝线(12S1)未重叠的部分的面积变小。

Description

半导体装置
技术领域
本发明涉及半导体装置，例如，涉及连接有丝线的引线的一部分由树脂密封体密封的半导体装置。
背景技术
在日本特开2014-27293号公报(专利文献1)中记载了在半导体芯片的一个源电极焊盘连接有多个丝线的功率半导体装置、及在半导体芯片的多个源电极焊盘分别连接有丝线的半导体装置。
另外，在日本特开2013-102233号(专利文献2)中记载了使用作为焊头的楔形工具在半导体芯片的多个焊盘及引线柱分别接合一个铝带的方法。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2014-27293号公报
【专利文献2】日本特开2013-102233号公报
发明内容
【发明要解决的课题】
本申请发明者对于半导体装置的性能提高进行了研讨。例如，存在有在半导体芯片的一个电极焊盘的多个部位接合一个丝线的技术。半导体芯片的电极形成面由作为保护膜的绝缘膜覆盖，在电极焊盘的多个部位接合丝线的情况下，通过增大形成于保护膜的开口部的开口面积而丝线容易连接。然而，已知以构成电极焊盘的金属材料与将丝线密封的树脂材料之间的接合界面的强度弱的情况为起因，电极焊盘中的未连接丝线且从保护膜露出的部分与将丝线密封的树脂(树脂密封体)发生剥离。即使在电极焊盘与树脂密封体发生剥离的情况下，半导体装置的功能也不会立即受损。然而，考虑到半导体装置的产品寿命等长期的产品品质时，优选能够抑制电极焊盘与树脂密封体的剥离。
其他的课题和新特征根据本说明书的记述及附图而变得明确。
【用于解决课题的方案】
一实施方式的半导体装置具有第一导电性构件，该第一导电性构件在半导体芯片的绝缘膜形成的第一开口部处在一个第一接合面的多个部位接合。而且，半导体装置具有以与上述第一接合面相接的方式将上述半导体芯片及上述第一导电性构件密封的密封体。而且，第一接合面中的与上述第一导电性构件不重叠的部分的面积小。
【发明效果】
根据上述一实施方式，能够提高半导体装置的性能。
附图说明
图1是示意性地表示一实施方式的半导体装置具备的电路的一例的说明图。
图2是表示图1所示的场效应晶体管的元件构造例的主要部分剖视图。
图3是图1所示的半导体装置的俯视图。
图4是图3所示的半导体装置的仰视图。
图5是在去除了图3所示的密封体的状态下表示半导体装置的内部构造的透视俯视图。
图6是沿着图5的A-A线的剖视图。
图7是将图5所示的半导体芯片的上表面周边放大表示的放大俯视图。
图8是沿着图7的A-A线的放大剖视图。
图9是沿着图7的B-B线的放大剖视图。
图10是将图7所示的绝缘膜中的夹在相邻的接合面之间的区域的范围明示的放大俯视图。
图11是表示对于图9的研讨例的放大剖视图。
图12是表示使用图1～图10说明的半导体装置的制造工序的概要的说明图。
图13是通过图12所示的半导体芯片准备工序准备的半导体芯片的表面(电极露出面)侧的俯视图。
图14是表示通过图12所示的引线框架准备工序准备的引线框架的一部分的放大俯视图。
图15是表示在图14所示的裸片焊盘上搭载有半导体芯片的状态的放大俯视图。
图16是表示将图15所示的半导体芯片与引线经由丝线进行了电连接的状态的放大俯视图。
图17是表示使用了楔形工具的丝线接合工序的例子的说明图。
图18是表示使用了楔形工具的丝线接合工序的例子的说明图。
图19是表示在图17所示的第一接合工序或第二接合工序中，在半导体芯片的电极焊盘压焊丝线的状态的放大剖视图。
图20是表示在图17所示的第一接合工序或第二接合工序中，在半导体芯片的电极焊盘压焊丝线的状态的放大剖视图。
图21是表示形成有将图16所示的半导体芯片及丝线密封的密封体的状态的放大俯视图。
图22是在沿着图21的A-A线的剖面中，表示在成形模具内配置有引线框架的状态的放大剖视图。
图23是在密封工序中表示由树脂密封的丝线的周边的放大剖视图。
图24是在图12所示的个片化工序中，表示将多个器件形成部分别分离的状态的放大俯视图。
图25是表示对于图7的变形例的放大俯视图。
图26是表示对于图7的另一变形例的放大俯视图。
图27是表示对于图8的变形例的放大剖视图。
图28是表示对于图7的另一变形例的放大俯视图。
图29是表示对于图7的另一变形例的放大俯视图。
图30是表示对于图7的另一变形例的放大俯视图。
【附图标记说明】
10、10A、10B、10C、10D、10E、10F 半导体芯片
10b 背面(面、主面、下表面)
10s 侧面(面)
10t 表面(面、主面、上表面)
11裸片接合件(粘结件)
12、12G、12S、12S1、12S2、12S3 丝线(金属丝线、导电性构件、金属线)
12B1、12B2、12B3 连接部(接合部、针脚部)
12L1、12L2 环部(延伸部)
13绝缘膜(保护膜)
13H1、13H2、13H3、13H4 开口部
13R1、13R2 区域
20 裸片焊盘(金属板、芯片搭载部、散热板)
20b 下表面(面、主面、背面、露出面、安装面)
20s、20s1、20s2 侧面
20t 上表面(面、主面、表面、芯片搭载面)
21 基材
22、32 金属膜(镀敷膜)
30、30D、30G、30S 引线(端子)
30b 下表面(面)
30M 内部(内引线部、被密封部)
30s 侧面
30t 上表面(面、丝线接合面)
30W 丝线接合部((引线柱、焊盘、接合焊盘、丝线连接部、接合部)
30X 外部(外引线部、露出部)
31 基材
40 密封体(树脂密封体、树脂体、模制树脂)
40b 下表面(安装面)
40s 侧面
40t 上表面
62 成形模具
62B 下模(第二模具)
62C 模腔
62T 上模(第一模具)
CH 沟道形成区域
D 漏极
DE 漏电极(电极)
EP 外延层
G 栅电极
GE 栅电极焊盘(电极、栅电极)
GEt、SEt1、SEt2、SEt3、SEt4、SEt5 接合面(露出面、接合部)
GI 栅极绝缘膜
GW 配线(栅极配线)
HP1、HP2 部分
HS1、HS2、HS3、HS4 边(部分)
HS5、HS6 边
LF 引线框架
LFd 器件形成部
LFf 框部(框架部)
LFt 系杆
LS1、LS2 边
PKG0 组装体
PKG1 半导体装置
Q1 晶体管
S 源极
SE、SE1、SE2 源电极焊盘(电极、源电极)
SR 源极区域
SW 配线(源极配线)
TR1 槽栅(开口部、槽)
WH 半导体基板
WH1、WH2、WR1、WR2、WR3、WR4、WR5、WR6、WW1、WW2、WW3、WW4、WWT 宽度(粗细)
WHt 主面
WT 楔形工具(焊头)
WTc 丝线切割器(切割刀)
WTg 丝线引导器
WTh 主体部(头)
WThb 前端面(前端部、底脚部、按压面)
WThs 侧面
具体实施方式
(本申请中的记载形式、基本的用语、用法的说明)
在本申请中，实施形态的记载根据需要并为了简便起见而分成多个部分等进行记载，但是除了特别明示了并非如此的主旨的情况之外，它们并不是相互独立个别的结构，无论记载的前后，单一的例子的各部分、一方是另一方的一部分详情或者一部分或全部的变形例等。而且，在原则上，同样的部分省略重复的说明。而且，实施形态中的各构成要素除了特别明示并非如此的主旨的情况、理论上限定为该数的情况及根据上下文而明显并非如此的情况之外，不是必须的。
同样在实施形态等的记载中，关于材料、组成等，虽然说“由A构成的X”等，除了特别明示并非如此的主旨的情况及根据上下文而明确可知并非如此的情况之外，并未排除包括A以外的要素的情况。例如，关于成分而言，是指“包含A作为主要成分的X”等的意思。例如，虽说是“硅构件”等，没有限定为纯粹的硅，当然也包括含有SiGe(硅·锗)合金、或其他以硅为主要成分的多元合金、其他的添加物等的构件。而且，虽说是镀金、Cu层、镀镍等，除了特别明示了并非如此的主旨的情况之外，不仅是纯粹的材料，也包括分别以金、Cu、镍等为主要成分的构件。
此外，在提及特定的数值、数量时，也是除了特别明示并非如此的情况、理论上限定为该数的情况及根据上下文明确可知并非如此的情况之外，可以是超过该特定的数值的数值，也可以是小于该特定的数值的数值。
另外，在实施方式的各图中，相同或同样的部分由相同或类似的记号或参照编号表示，在原则上不重复说明。
另外，在附图中，在反而变得烦杂的情况或者与空隙的区别明确的情况下，即使是剖面，有时也会省略剖面线等。与之相关联，在根据说明等而明确可知等情况下，即使是在平面上关闭的孔，有时也会省略背景的轮廓线。此外，即使不是剖面，为了明示不是空隙的情况，或者为了明示区域的边界，有时也会标注剖面线或点状图案。
在以下的说明中，虽然使用“接触”、“粘结”、“接合”、“剥离”及“连接”这样的用语，但是在以下的意思下使用。“接触”是指能够分离的两个构件的至少一部分相互相接的状态。“粘结”是指能够分离的两个构件(被接件)的至少一部分经由粘结剂而相互结合、固定的状态。而且，“接合”是指能够分离的两个构件(被接件)的至少一部分相互结合、固定的状态。上述的“结合”包括锚定效果等的机械结合、分子间力等的物理的相互作用的结合、及共有键等的化学的相互作用的结合。而且，“接合”除了包括在被接件之间介有其他的构件(例如粘结剂)的情况之外，也包括未介有其他的构件的情况。即，“被接合的状态”包括“被粘结的状态”。而且，“剥离”是指将上述的“结合”状态解除而变化为能够分离的状态的情况。而且，在仅记载“剥离”的情况下，除了包括在两个构件的接合部分的整体将结合解除的情况之外，也包括在接合部分的局部将结合解除的状态。而且，“连接”是指两个构件连通的状态(连接路径在中途未被截断，连续地相连)。在两个构件之间是否介有其他的构件的情况随意。例如“A构件与B构件电连接的状态”是指A构件与B构件能够电导通的状态，也包括在A构件与B构件之间介有C构件的情况。而且，仅是“A构件与B构件连接的状态”是指A构件和B构件固定的状态，也包括在A构件与B构件之间介有C构件的情况。而且例如，“A构件与B构件连接的状态”也包括A构件与B构件形成作为无法分离的一体物，在形状或功能上无法区分的情况。这样，将A构件与B构件形成作为一体物的状态有时也记载为“连结”。
另外，在以下的说明中，在记载为焊料、焊料材、焊料材料或焊料成分的情况下，是指例如含有铅(Pb)的Sn-Pb焊料或者实质上不含有Pb的所谓无铅焊料。作为无铅焊料的例子，可列举例如仅为锡(Sn)、锡-铋(Sn-Bi)、或者锡-铜-银(Sn-Cu-Ag)、锡-铜(Sn-Cu)等。在此，无铅焊料是指铅(Pb)的含有量为0.1wt％以下的焊料，其含有量被确定作为RoHS(Restriction of Hazardous Substances)指令的基准。
在本实施方式中，作为半导体装置的例子，列举向电源电路等电力控制电路装入的、功率器件或称为功率半导体装置的半导体装置进行说明。以下说明的半导体装置向电力转换电路装入，作为开关元件发挥功能。
<电路构成例>
图1是示意性地表示本实施方式的半导体装置具备的电路的一例的说明图。而且，图2是表示图1所示的场效应晶体管的元件构造例的主要部分剖视图。
称为功率半导体装置的电力控制用的半导体装置中，存在具有例如二极管、闸流晶体管或晶体管等半导体元件的半导体装置。晶体管利用在各种领域中，但是如本实施方式那样，装入到例如流过1A(安培)以上的大电流的电力控制电路内并作为开关元件进行动作的晶体管称为功率晶体管。如图1所示，本实施方式的半导体装置PKG1具有形成了功率晶体管即晶体管Q1的半导体芯片10。在图1及图2所示的例子中，形成于半导体芯片10的晶体管Q1为场效应晶体管，详细而言为MOSFET(Metal Oxide Semiconductor Field EffectTransistor)。在功率半导体装置中，晶体管被利用作为例如开关元件。使用于功率半导体装置的MOSFET被称为功率MOSFET。
上述的MOSFET记载为广泛地表示在栅极绝缘膜上配置有由导电性材料构成的栅电极的构造的场效应晶体管的用语。因此，即使在记载为MOSFET的情况下，也没有将氧化膜以外的栅极绝缘膜排除在外。而且，即使在记载为MOSFET的情况下，也没有将例如多晶硅等金属以外的栅电极材料排除在外。
另外，图1所示的晶体管Q1由例如图2所示那样的n沟道型的场效应晶体管形成。图2是表示图1所示的场效应晶体管的元件构造例的主要部分剖视图。
在图2所示的例子中，在由例如n型单晶硅构成的半导体基板WH的主面WHt上形成有n-型的外延层EP。该半导体基板WH及外延层EP构成MOSFET的漏极区域(相当于图1所示的漏极D的区域)。该漏极区域与在半导体芯片10的背面侧形成的漏电极DE电连接。
在外延层EP上形成有p+型的半导体区域即沟道形成区域CH，在该沟道形成区域CH上形成有n+型的半导体区域即源极区域(相当于图1所示的源极S的区域)SR。源极区域SR经由引出配线而与在半导体芯片10的主面侧形成的源电极焊盘(电极、源电极)SE电连接。而且，在层叠于半导体基板WH上的半导体区域形成有从源极区域SR的上表面贯通沟道形成区域CH并到达外延层EP的内部的槽栅(开口部、槽)TR1。
另外，在槽栅TR1的内壁形成有栅极绝缘膜GI。而且，在栅极绝缘膜GI上形成有以填埋槽栅TR1的方式层叠的栅电极G。栅电极G经由引出配线而与半导体芯片10的栅电极焊盘(电极、栅电极)GE电连接。
另外，晶体管Q1隔着沟道形成区域CH而沿厚度方向配置漏极区域和源极区域SR，因此沿厚度方向形成沟道(以下，称为纵型沟道构造)。在该情况下，与沿主面WHt形成沟道的场效应晶体管相比，能够减少俯视观察下的元件的占有面积。因此，能够减少半导体芯片10的平面尺寸。
另外，在上述的纵型沟道构造时，在俯视观察下，能够增加每单位面积的沟道宽度，因此能够降低接通电阻。需要说明的是，图2是表示场效应晶体管的元件构造的图，在图1所示的半导体芯片10中，具有例如图2所示的元件构造的多个(大量)晶体管Q1并联连接。由此，能够构成例如流动有超过1安培那样的大电流的功率MOSFET。
如上所述，在将纵型沟道构造的多个晶体管Q1并联连接而构成MOSFET时，MOSFET的电气性的特性(主要是耐压特性、接通电阻特性、电容特性)根据半导体芯片10的平面尺寸而变化。例如，如果增大半导体芯片10的平面面积，则并联连接的晶体管Q1的单体数(即元件的个数)增加，因此接通电阻下降，电容增大。
需要说明的是，在图1及图2中，作为功率半导体装置具备的功率晶体管的例子而例示了MOSFET，但是能够适用各种变形例。例如，可以取代MOSFET而具备绝缘栅双极晶体管(IGBT；Insulated Gate Bipolar Transistor)。
<半导体装置>
接下来，说明图1所示的半导体装置PKG1的封装构造。图3是图1所示的半导体装置的俯视图。而且，图4是图3所示的半导体装置的仰视图。而且，图5是去除了图3所示的密封体的状态下，表示半导体装置的内部构造的透视俯视图。而且，图6是沿着图5的A-A线的剖视图。
本实施方式的半导体装置PKG1具有半导体芯片10(参照图5、图6)、搭载半导体芯片10的裸片焊盘(金属板、芯片搭载部、散热板)20(参照图3～图6)、及作为外部端子的多个引线(端子)30。半导体芯片10与多个引线30经由多个丝线12(参照图5、图6)而电连接。而且，半导体芯片10、裸片焊盘20的上表面20t及多个引线30的内部(内引线部、被密封部)30M(参照图5、图6)由密封体(树脂密封体、树脂体、模制树脂)40密封。
在本实施方式中，如图5所示，在俯视观察下，多个引线30分别沿着Y方向与裸片焊盘20并列配置，且沿着与Y方向交叉(在图5的例子中为正交)的X方向并列配置。而且，在图5所示的例子中，在俯视观察下，沿X方向依次并列地配设多个源极用的引线(源极引线、源极端子)30S、漏极用的引线(漏极引线、漏极端子)30D、及栅极用的引线(栅极引线、栅极端子)30G。多个引线30分别具备由密封体40密封的内部30M和从密封体40露出的外部(外引线部、露出部)30X。而且，如图6所示，多个引线30分别具有上表面30t及上表面30t的相反侧的下表面30b。
另外，如图6所示，半导体芯片10具有表面(面、上表面)10t和位于表面10t的相反侧的背面(面、下表面)10b。而且，如图5所示，半导体芯片10的表面10t(或图6所示的背面10b)在俯视观察下呈四边形，在周缘部具有四个侧面10s。在图5所示的例子中，半导体芯片10在俯视观察下呈长方形，长边沿X方向配置。
另外，如图5所示，在半导体芯片10的表面10t形成有与栅电极G(参照图1)电连接的栅电极焊盘GE和与源极S(参照图1)电连接的源电极焊盘SE。而且，如图6所示，在半导体芯片10的背面10b形成有与漏极D(参照图1)电连接的漏电极(电极)DE。在图6所示的例子中，半导体芯片10的背面10b整体成为漏电极DE。
如图2所示，在半导体芯片10为纵型沟道构造的情况下，通过使半导体芯片10的厚度变薄(减小图6所示的表面10t与背面10b的距离)，能够降低接通电阻。另一方面，从增大裸片焊盘20的热电容的观点或者增大电流流过的导电路径的截面积的观点出发，裸片焊盘20的厚度优选较厚。因此，在图6所示的例子中，裸片焊盘20的厚度比半导体芯片10的厚度厚。
另外，半导体装置PKG1具有搭载半导体芯片10的裸片焊盘(金属板、芯片搭载部、散热板)20。如图6所示，裸片焊盘20具有经由裸片接合件11而搭载有半导体芯片10的上表面(面、主面、表面、芯片搭载面)20t和与上表面20t相反的一侧的下表面(面、主面、背面、露出面、安装面)20b。在图5所示的例子中，半导体芯片10的平面尺寸(表面10t的面积)比裸片焊盘20的平面尺寸(上表面20t的面积)小。而且，如图4所示，裸片焊盘20在周缘部具有与下表面20b相连的多个侧面20s。
另外，如图5所示，裸片焊盘20与作为漏极端子的引线30D一体地形成。引线30D是与图1所示的漏极D电连接的外部端子。如图6所示，在半导体芯片10的背面10b形成有与作为MOSFET的晶体管Q1(参照图1)的漏极D连接的漏电极DE。漏电极DE经由由导电性材料构成的裸片接合件11而与裸片焊盘20电连接。裸片接合件11例如是焊料、或者银(Ag)粒子等导电性粒子与树脂的混合物的固化物即导电性树脂。引线30D连接于裸片焊盘20，并经由裸片焊盘20及裸片接合件11而与半导体芯片10的漏电极DE电连接。而且，引线30D连接(连结)于裸片焊盘20，在后述的半导体装置的制造工序中，具备对裸片焊盘20进行支承的作为悬吊引线的功能。
需要说明的是，在本实施方式中，裸片焊盘20的下表面20b从密封体40露出，因此可以将裸片焊盘20自身作为漏极端子来处理。而且，在本实施方式中，作为功率晶体管的例子，列举利用了MOSFET的实施形态进行说明，因此引线30及裸片焊盘20在电路上作为半导体装置PKG1的漏极端子进行动作。然而，作为变形例，在功率晶体管使用IGBT的情况下，在半导体芯片的背面形成集电极。因此，在功率晶体管为IGBT的情况下，引线30及裸片焊盘20在电路上作为半导体装置PKG1的集电极端子进行动作。
另外，如图5所示，裸片焊盘20的多个侧面20s在俯视观察下，以与多个引线30分别相对的状态设置，包括由密封体40密封的侧面20s1。而且，多个侧面20s包含侧面20s2，该侧面20s2设置在侧面20s1的相反侧，从密封体40露出，且由金属膜22(参照图6)覆盖。
另外，如图4及图6所示，裸片焊盘20的下表面20b在密封体40的下表面40b侧从密封体40露出。在图4所示的例子中，裸片焊盘20的下表面20b的面积为密封体40的下表面40b的面积以上。而且，如图3所示，在从裸片焊盘20的上表面20t侧观察的俯视观察下，裸片焊盘20的一部分从密封体40具有的多个侧面40s中的一个侧面40s朝向外侧突出。并且，如图3及图6所示，裸片焊盘20的上表面20t的一部分及多个侧面20s中的一部分(至少侧面20s2)从密封体40露出。如本实施方式那样增大裸片焊盘20的平面尺寸并使裸片焊盘20的一部分从密封体40露出，由此能够提高由半导体芯片10产生的热量的散热效率。
另外，与外部端子即引线30D连接的裸片焊盘20的下表面20b从密封体40露出，由此能够增大电流流过的导通路径的截面积。因此，能够降低导通路径中的阻抗。尤其是引线30D成为与半导体装置PKG1具有的电路的输出节点对应的外部端子的情况下，通过降低与引线30D连接的导通路径的阻抗成分而能够直接降低输出配线的电力损失，在这一点上优选。
裸片焊盘20具有由与多个引线30相同的金属材料例如铜(Cu)或以铜(Cu)为主要成分的合金材料构成的基材21。而且，多个引线30分别具有由与裸片焊盘20相同的金属材料例如铜(Cu)或以铜(Cu)为主要成分的合金材料构成的基材31。
另外，裸片焊盘20中的从密封体40露出的部分(外部、露出部)由金属膜22覆盖。同样，引线30中的从密封体40露出的部分(外部30X)由金属膜32覆盖。该金属膜22及金属膜32是在将半导体装置PKG1安装于安装基板时，用于提高作为连接材料而使用的焊料材的浸润性的金属膜。金属膜22及金属膜32是例如通过电解镀敷法而形成的镀敷金属膜。金属膜22及金属膜32由例如包含锡(Sn)的焊料材料构成，详情在后文叙述。
另外，图5及图6所示的裸片接合件(粘结材)11是将半导体芯片10固定在裸片焊盘20上且用于将半导体芯片10与裸片焊盘20电连接的导电性构件(裸片接合件)。裸片接合件11可以使用例如焊料材料。或者，裸片接合件11可以是含有多个银(Ag)粒子(Ag填料)的称为所谓银(Ag)糊剂的导电性的树脂粘结材料。需要说明的是，虽然图示省略，但是在裸片焊盘20的上表面20t的一部分可以形成与裸片接合件11的粘结性比裸片焊盘20的基材即铜(Cu)或铜合金高的金属膜(图示省略)。由此，能够提高裸片接合件11与裸片焊盘20的粘结强度。
另外，如图5所示，半导体芯片10的栅电极焊盘GE与引线30G经由丝线12(详细而言为丝线12G)而电连接。同样，半导体芯片10的源电极焊盘SE与引线30S经由丝线(导电性构件、金属线)12(详细而言为丝线12S)而电连接。丝线12是将半导体芯片10的表面10t侧的电极焊盘与引线30连接的导电性构件，例如以铝(Al)为主成分。需要说明的是，丝线12的构成材料存在各种变形例，例如可以是铜(Cu)、银(Ag)或金(Au)等金属材料为主成分。
如图5所示，丝线12G的一端接合于半导体芯片10的栅电极焊盘GE。另一方面，丝线12G的与上述一端相反的一侧的另一端接合于在引线30G的一部分形成的丝线接合部(引线柱、焊盘、接合焊盘、丝线连接部、接合部)30W的上表面30t。
另外，如图5及图6所示，丝线12S的一端接合于半导体芯片10的源电极焊盘SE。另一方面，丝线12S的与上述一端相反的一侧的另一端接合于在引线30S的一部分形成的丝线接合部(引线柱、焊盘、接合焊盘、丝线连接部、接合部)30W的上表面30t。
另外，在功率半导体装置中，在与源电极焊盘SE连接的配线路径流过比与栅电极焊盘GE连接的配线路径大的电流。因此，在图5所示的例子中，丝线12S的粗细比丝线12G的粗细更粗。需要说明的是，丝线12的形状或根数没有限定为图5所示的形态，存在各种变形例。例如，丝线12G与丝线12S的粗细也可以相同。而且，例如源电极焊盘SE与引线30S可以经由多个丝线12S电连接。在本实施方式中，在半导体芯片10的源电极焊盘SE连接多个丝线12S，详情在后文叙述。这样，通过在源电极焊盘SE连接多个粗的丝线12S，能够降低与图1所示的源极S相连的导电路径的阻抗。
另外，半导体芯片10、多个引线30及多个丝线12由密封体40密封。密封体40是将半导体芯片10及多个丝线12密封的树脂体。详细而言，密封体40是以与后述的图7所示的源电极焊盘SE的露出面即接合面SEt1及接合面SEt2分别相接的方式将半导体芯片10及多个丝线12密封的树脂体。密封体40具有上表面40t(参照图3、图6)及位于上表面40t的相反侧的下表面(安装面)40b(参照图4、图6)。而且，如图3及图4所示，密封体40的上表面40t(参照图3)及下表面40b(参照图4)分别在周缘部具有多个侧面40s。而且，密封体40例如主要由环氧系树脂等热固化性树脂构成。而且，在本实施方式中，为了提高密封体40的特性(例如热影响的膨胀特性)，而在树脂材料中混合例如硅石(二氧化硅；SiO2)粒子等填料粒子。
<丝线与电极焊盘的连接部分的详情>
在此，说明半导体芯片的电极焊盘与丝线连接的部分的详情。图7是将图5所示的半导体芯片的上表面周边放大表示的放大俯视图。而且，图8是沿图7的A-A线的放大剖视图。图9是沿图7的B-B线的放大剖视图。在图8中，代表性地示出半导体芯片10具备的多个晶体管Q1中的两个晶体管Q1。
如图7所示，在半导体芯片10的表面10t形成有绝缘膜13。绝缘膜13是对半导体芯片10的表面10t侧进行保护的保护膜。表面10t的大部分由绝缘膜(保护膜)13覆盖。在本实施方式的情况下，绝缘膜13是由有机材料构成的有机膜，例如是聚酰亚胺膜。在绝缘膜13为有机膜的情况下，绝缘膜13与由树脂构成的密封体40的接合强度特别升高。但是，作为绝缘膜13的构成材料，存在各种变形例。例如，可以是聚酰亚胺膜以外的有机膜。而且例如，可以是二氧化硅(SiO2)或氮化硅(SiN)等的无机绝缘膜。考虑到与密封体40的接合强度时，有机膜比无机绝缘膜更优选。然而，无机绝缘膜与密封体40的接合强度高于金属材料与密封体40的接合强度。
在绝缘膜13形成有多个开口部。在图7所示的例子中，在绝缘膜13形成有开口部13H1、开口部13H2及开口部13H3。在绝缘膜13的下层形成的导体图案的一部分在开口部13H1、13H2、13H3分别露出。详细而言，在开口部13H1，源电极焊盘SE的一部分即接合面(露出面、接合部)SEt1从绝缘膜13露出。而且，在开口部13H2，源电极焊盘SE的另一部分即接合面(露出面、接合部)SEt2从绝缘膜13露出。而且，在开口部13H3，栅电极焊盘GE的一部分即接合面Get从绝缘膜13露出。
在接合面SEt1上接合丝线(源极丝线)12S1，在接合面SEt2上接合丝线(源极丝线)12S2。而且，在接合面Get上接合丝线(栅极丝线)12G。详细而言，丝线12S1具有与接合面SEt1接合的连接部(接合部、针脚部)12B1、与接合面SEt1接合的连接部(接合部、针脚部)12B2、及在俯视观察的Y方向上位于连接部12B1与连接部12B2之间的环部12L1。连接部12B1及连接部12B2分别是丝线12中的热压焊于半导体芯片10的电极焊盘上的部分，连接部12B1及连接部12B2的各自的下表面与相同的(共用的)接合面SEt1接合。而且，环部12L1是将连接部12B1与连接部12B2连结的部分，且与接合面SEt1分离(参照图8)。而且，丝线12S1具有与图5所示的引线30S的丝线接合部30W接合的部分即连接部(接合部、针脚部)12B3。而且，丝线12S1具有位于图7所示的连接部12B2与连接部12B3(参照图5)之间并将连接部12B2与连接部12B3连结的环部12L2。
在图7中，对丝线12S2未标注符号，但是丝线12S2成为与丝线12S1同样的结构。即，丝线12S2具有与接合面SEt2接合的连接部(接合部、针脚部)12B1、与接合面SEt2接合的连接部(接合部、针脚部)12B2、及在俯视观察的Y方向上位于连接部12B1与连接部12B2之间的环部12L1。连接部12B1及连接部12B2的各自的下表面与相同的(共用的)接合面SEt2接合。而且，环部12L1与接合面SEt2分离(参照图8)。而且，丝线12S2具有与图5所示的引线30S的丝线接合部30W接合的部分即连接部(接合部、针脚部)12B3。而且，如图7所示，丝线12S2具有位于连接部12B2与连接部12B3(参照图5)之间并将连接部12B2与连接部12B3连结的环部12L2。
换言之，与源电极焊盘SE连接的丝线12S1及丝线12S2分别以多个部位接合于一个接合面SEt1(或接合面SEt2)。在该情况下，丝线12S1、12S2与接合面SEt1、SEt2的接合面积(合计值)变大，因此能够降低经由丝线12S1、12S2供给的电位的供给路径的阻抗。
连接于栅电极焊盘GE的丝线12G的构造与丝线12S1、12S2不同。即，丝线12G以一个部位接合于一个接合面GEt。详细而言，丝线12G具有与接合面GEt接合的连接部(接合部、针脚部)12B2、与引线30G(参照图5)的丝线接合部30W(参照图5)接合的连接部(接合部、针脚部)12B3(参照图5)、及位于连接部12B2与连接部12B3之间的环部12L2。然而，丝线12G不具有丝线12S1及丝线12S2的相当于连接部12B1及环部12L1的部分。对晶体管Q1(参照图1)的开关动作进行控制的信号(栅极信号)向丝线12G传送。经由丝线12G的传送路径与经由丝线12S1、12S2的传送路径相比，即使传送路径中的阻抗变大，给开关电路的性能造成的影响也相对小。因此，丝线12G以一个部位接合于一个接合面GEt。通过简化丝线12G与半导体芯片10的连接部分的构造，能够简化制造工序。
然而，如图8所示，在本实施方式的情况下，接合面SEt1及接合面SEt2分别是一个导体图案即源电极焊盘SE的一部分。换言之，接合面SEt1是源电极焊盘SE的第一部分，接合面SEt2是源电极焊盘SE的第二部分。在一个源电极焊盘SE连接多个丝线12的情况下，可考虑例如增大开口部13H1的开口面积，而在一个开口部13H1处露出的接合面SEt1上接合丝线12S1及丝线12S2这两方的方法。在该情况下，将丝线12与接合面SEt1接合时的位置偏离的容限增大。
然而，根据本申请发明者的研讨可知，以将有机系的材料作为主成分的密封体40(参照图6)与将金属材料(例如铝)作为主成分的源电极焊盘SE的接合强度低的情况为起因，在密封体40与源电极焊盘SE的接合界面容易产生剥离。而且，在源电极焊盘SE与密封体40中，线膨胀系数之差大，因此，以向形成了密封体40之后的封装施加的温度变化为起因而容易产生剥离。如上所述，在密封体40中，硅石粒子等填料粒子混合在树脂材料中。因此，能够成为与半导体基板即硅(Si)相同程度的线膨胀系数。然而，在该情况下，与由金属材料构成的源电极焊盘SE的线膨胀系数之差也大，因此容易产生剥离。
即使在源电极焊盘SE与密封体40剥离的情况下，半导体装置PKG1(参照图6)的功能也不会立即受损。然而，当考虑半导体装置PKG1的产品寿命等长期的产品品质时，优选能够抑制源电极焊盘SE与密封体40的剥离。
如上所述，绝缘膜13与密封体40的接合界面比作为金属膜的源电极焊盘SE与密封体40的接合界面难以产生剥离。例如，在绝缘膜13由作为有机系材料的聚酰亚胺构成的情况下，与密封体40的紧贴性高，能够提高接合强度。而且，即使作为变形例而绝缘膜13由二氧化硅或氮化硅等的无机绝缘膜构成的情况下，与金属膜的情况相比也能够提高与密封体40的紧贴性。而且，在绝缘膜13的材料是二氧化硅或氮化硅等的无机绝缘膜的情况下，能够降低与密封体40的线膨胀系数差，因此难以产生剥离。
通过以上所述，从抑制源电极焊盘SE与密封体40的剥离的观点出发，优选减小源电极焊盘SE从绝缘膜13露出的部分的面积。如图7所示，在本实施方式中，接合丝线12S1的接合面SEt1和接合丝线12S2的接合面SEt2在不同的开口部13H1、13H2从绝缘膜13露出。因此，在俯视观察下，位于接合面SEt1与接合面SEt2之间的区域13R1的源电极焊盘SE由绝缘膜13覆盖(参照图8)。详细而言，在俯视观察下，接合面SEt1及接合面SEt2的各自的周缘部具有沿Y方向延伸的边(部分)HS1和沿Y方向延伸且处于边HS1的相反侧的边(部分)HS2。而且，在俯视观察的与Y方向交叉的X方向上，接合面SEt1的边HS2和接合面SEt2的边HS1以隔着绝缘膜13的区域13R1而相互相邻的方式配置。而且，接合面SEt1及接合面SEt2分别具有沿与Y方向交叉的X方向延伸的边(部分)HS3及边(部分)HS4。在本实施方式的情况下，接合面SEt1及接合面SEt2分别为长方形，沿Y方向延伸的边HS1及边HS2是上述长方形的长边。
换言之，在俯视观察下，绝缘膜13的开口部13H1及开口部13H2分别具有沿X方向延伸的边HS3、沿X方向延伸且处于边HS3的相反侧的边HS4、沿与X方向交叉的Y方向延伸的边HS1、以及沿Y方向延伸且处于边HS1的相反侧的边HS2。而且，在俯视观察下，开口部13H1的边HS2与开口部13H2的边HS1以隔着绝缘膜13的区域13R1而相互相邻的方式设置。
图7所示的接合面SEt1及接合面SEt2的各自的周缘部的结构也可以如下进行定义。即，在俯视观察下，接合面SEt1及接合面SEt2沿与Y方向交叉(在图7中为正交)的X方向并列配置。接合面SEt1及接合面SEt2的各自的周缘部具有在X方向上处于与各接合面(接合面SEt1及接合面SEt2)接合的丝线(丝线12S1及丝线12S2)的一方侧(X1侧)的部分(边HS1)和在X方向上处于与各接合面(接合面SEt1及接合面SEt2)接合的丝线的另一方侧(X2侧)的部分(边HS2)。
另外，在本实施方式中，接合面SEt1与接合面SEt2的分离距离(换言之开口部13H1与开口部13H2的分离距离)宽。例如，在图7所示的例子中，在X方向上，区域13R1的宽度(粗细)P1为500μm。该宽度P1的值比丝线12S1及丝线12S2的线径的值(例如400μm)大。而且，在X方向上，区域13R1的宽度(粗细)P1比丝线12S1的连接部12B1的宽度(粗细)WW1大。连接部12B1的宽度(粗细)WW1通过通过将丝线12接合于连接面SEt1、SEt2时压扁连接部12B1的条件来规定，在本实施方式中，例如为470μm。在本实施方式中，丝线12S1的连接部12B1、12B2及丝线12S2的连接部12B1、12B2分别以同样的条件接合，X方向上的上述的连接部的宽度分别为470μm。
另外，在本实施方式中，丝线12S1及丝线12S2的各自的环部12L1沿与X方向正交的Y方向延伸。因此，X方向上的环部12L1的宽度(粗细)WW2与丝线12S1，12S2的直径大致相等，在本实施方式的情况下，宽度(粗细)WW2为400μm。即，在X方向上，区域13R1的宽度(粗细)P1比丝线12S1的环部12L1的宽度(粗细)WW2大。
丝线12S1及丝线12S2的各自的环部12L1的宽度(粗细)WW2可以如下进行定义。即，在俯视观察下，丝线12S1的环部12L1及丝线12S2的环部12L1分别具有沿Y方向从连接部12B1向连接部12B2延伸的边LS1和位于边LS1的相反侧的边LS2。环部12L1的宽度(粗细)WW2在X方向上可以定义作为夹在边LS1和边LS2之间的部分的宽度(长度)。
这样，通过扩宽夹在接合面SEt1与接合面SEt2之间的区域13R1的宽度P1，能够减少X方向上的接合面SEt1的露出部分的宽度，换言之开口部13H1的开口宽度。例如，在图7所示的例子中，在X方向上，接合面SEt1的宽度WH1(换言之，开口部13H1的开口宽度)为570μm。该宽度WH1的值比区域13R1的宽度P1的值大。然而，在接合面SEt1中的接合丝线12的部分，接合面SEt1与密封体40(参照图6)不接触，因此不会产生该部分处的剥离。而且，如图9所示，为了使环部12L1与接合面SEt1分离而在环部12L1与接合面SEt1之间设置密封体40。然而，根据本申请发明者的研讨，在丝线12的夹在环部12L1与接合面SEt1之间的区域，与其他的露出区域相比，难以产生密封体40的剥离。因此，从抑制密封体40与接合面SEt1的剥离的观点出发，接合面SEt1中的在图7所示的俯视观察下与丝线12S1未重叠的部分的宽度或面积小的情况至关重要。
在本实施方式的情况下，在X方向上，接合面SEt1中的夹在丝线12S1与接合面SEt1的边HS2之间的区域的最大宽度比绝缘膜13的区域13R1的宽度P1小。需要说明的是，接合面SEt1中的夹在丝线12S1与接合面SEt1的边HS2之间的区域存在多个宽度的情况下，上述的最大宽度是指其最大值。例如，在图7所示的例子中，夹在丝线12S1的环部12L1与接合面SEt1的边HS2之间的区域的宽度WR1的值大于夹在丝线12S1的连接部12B1与接合面SEt1的边HS2之间的区域的宽度WR2的值。夹在丝线12S1与接合面SEt1的边HS2之间的区域中的宽度WR1的值大于其他的任何部分的宽度的值。在该情况下，宽度WR1的值成为上述的最大宽度。
在图7所示的例子中，在X方向上，丝线12S1的环部12L1的中心以与接合面SEt1的中心重叠的方式配置，宽度WR1及宽度WR3的值分别为85μm。另一方面，宽度WR2及宽度WR4的值分别为50μm。将丝线12S1接合时宽度WR2及宽度WR4的值大的情况下，丝线接合的位置精度的容限变大。在边HS2沿Y方向延伸的情况下，宽度WR1的值成为最大宽度的情况较多。
另外，在本实施方式的情况下，在X方向上，接合面SEt1中的夹在丝线12S1与接合面SEt1的边HS2之间的区域的最大宽度(宽度WR1)及夹在丝线12S1与接合面SEt1的边HS1之间的区域的最大宽度(宽度WR3)的合计值小于绝缘膜13的区域13R1的宽度P1。根据本实施方式，通过宽度WR1、宽度WR3的值减小而能够抑制接合面SEt1与密封体40(参照图6)的剥离。
另外，在本实施方式中，图7所示的接合面SEt2与丝线12S2的接合构造和接合面SEt1与丝线12S1的接合构造相同。例如，丝线12S2的线径(直径)与丝线12S1的直径相同，例如为400μm。而且，在图7所示的X方向上，丝线12S2的连接部12B1的宽度WW3(及丝线12S2的连接部12B2的宽度)是与丝线12S1的连接部12B1的宽度WW1相同的值，例如为470μm。而且例如，虽然省略重复的说明，但是在本实施方式的情况下，上述的宽度WR1、WR2、WR3、WR4与区域13R1的宽度P1的大小关系关于接合面SEt2也同样。
另外，接合面SEt2与丝线12S2的接合构造和接合面SEt1与丝线12S1的接合构造相同的情况可以说是以下的情况。即，在X方向上，夹在丝线12S1与丝线12S2之间的区域中的夹在丝线12S1与接合面SEt1的边HS2之间的区域的最大宽度(宽度WR1)及夹在丝线12S2与接合面SEt2的边HS1之间的区域的最大宽度(宽度WR5)的合计值小于绝缘膜13的区域13R1的宽度P1。
另外，图7所示的宽度WR1、WR2、WR3、WR4的各自的值比丝线12S1的线径(环部12L1的宽度WW2)小。而且，在本实施方式的情况下，宽度WR1与宽度WR3的合计值小于丝线12S1的线径(即m环部12L1的宽度WW2)。例如，在上述的例子中，宽度WR1与宽度WR3的合计值为丝线12S1的线径(环部12L1的宽度WW2)的一半以下。
这样，根据本实施方式，在呈长方形的接合面SEt1、SEt2的短边方向即X方向上，减小接合面SEt1、SEt2中的与丝线12未重叠的部分的宽度。由此，能够减少图6所示的与密封体40容易剥离的部分的面积，因此能够抑制剥离的发生。
另外，如本实施方式那样，在相对于丝线12S1、12S2的线径(直径)而开口部13H1的开口面积及开口部13H2的开口面积小的状态下，区域13R1的宽度P1减小时，相邻的丝线12S1、12S2的分离距离变短。如果由于相邻的丝线12S1、12S2的分离距离短而在源电极焊盘SE能够接合更多的丝线12，则导电路径的截面积变大，因此从阻抗降低的观点出发而优选。然而，如果相邻的丝线12S1、12S2的分离距离极短，则在进行丝线接合时，焊头(例如后述的图19所示的楔形工具WT)可能会与相邻的丝线接触。
在本实施的情况下，图7所示的夹在丝线12S1的连接部12B1与接合面SEt1的边HS2之间的区域的宽度WR2、夹在丝线12S2的连接部12B1与接合面SEt2的边HS1之间的区域的宽度WR6的值例如分别为50μm左右这样较小的值。然而，区域13R1的宽度P1比丝线12S1的连接部12B1的宽度WW1大，因此在X方向上相互相邻的丝线12S1与丝线12S2的分离距离(最小值)至少比连接部12B1的宽度WW1大。因此，在例如进行丝线12S1的丝线接合时，能够抑制焊头与相邻的丝线12S2的接触。
另外，在本实施方式中，如图10所示，当定义区域13R1的面积时，接合面SEt1、SEt2的露出面积的减小可以如下表现。图10是明示了图7所示的绝缘膜中的夹在相邻的接合面之间的区域的范围的放大俯视图。在图10中，区域13R1的范围由双点划线表示，对接合面SEt1、接合面SEt2及区域13R1分别标注剖面线。
如图10所示，区域13R1的外周具有开口部13H1(接合面SEt1)的边HS2和开口部13H2(接合面SEt2)的边HS1。而且，区域13R1的外周具有从开口部13H1(接合面SEt1)的边HS3与边HS2的交点至开口部13H2(接合面SEt2)的边HS3与边HS1的交点延伸的边HS5、从开口部13H1(接合面SEt1)的边HS4与边HS2的交点至开口部13H2(接合面SEt2)的边HS4与边HS1的交点延伸的边HS6。在本实施方式的例子中，开口部13H1的开口面积(接合面SEt1的面积)与开口部13H2的开口面积(接合面SEt2的面积)相互相等。而且，开口部13H1的开口面积(接合面SEt1的面积)比区域13R1的面积大。然而，开口部13H1的开口面积(接合面SEt1的面积)中的与丝线12S1未重叠的部分的面积(即，容易发生剥离的区域的面积)比区域13R1的面积小。同样，开口部13H2的开口面积(接合面SEt2的面积)比区域13R1的面积大。然而，开口部13H2的开口面积(接合面SEt2的面积)中的与丝线12S2未重叠的部分的面积(即，容易发生剥离的区域的面积)比区域13R1的面积小。
这样，为了将粗的丝线12S1、12S2接合于源电极焊盘SE而接合面SEt1、SEt2的面积变大。然而，在本实施方式的情况下，通过减少接合面SEt1、SEt2中的容易成为剥离发生的原因的区域，即，在俯视观察下与丝线12S1、12S2未重叠的部分的面积，从而能够抑制密封体40(参照图6)与接合面SEt1、SEt2的剥离。
另外，从减少源电极焊盘SE的露出面积的观点出发，也考虑了图11所示的研讨例那样的构造。图11是表示对于图9的研讨例的放大剖视图。在图11所示的研讨例的情况下，在一个丝线12S接合于隔着绝缘膜13而分离的接合面SEt3及接合面SEt4的点上与图9所示的实施形态不同。换言之，在图11所示的例子中，在半导体芯片10的表面10t上，丝线12S以两部位接合于源电极焊盘SE，且接合丝线12S的接合面SEt3及接合面SEt4分离。进而换言之，在图11所示的例子中，在丝线12S的环部12L1与源电极焊盘SE之间介有绝缘膜13。在图9所示的例子中，在丝线12S1的环部12L1与源电极焊盘SE之间未介有绝缘膜13。在图11所示的例子的情况下，在表面10t上，接合面SEt3、SEt4隔着绝缘膜13而分离，因此与图9所示的本实施方式的例子相比，能够进一步减少源电极焊盘SE的露出面积。
然而，将图9与图11进行比较可知，在以下的点上，优选图9所示的例子。即，在图11所示的例子的情况下，丝线12S的环部12L1需要成为避免与绝缘膜13接触的形状。因此，将环部12L1中的从源电极焊盘SE的露出面起的直至距离最远的位置的距离规定为环高度HT1时，图9所示的例子的环高度HT1能够低于图11所示的例子的环高度HT1。而且，如果将环部12L1的Y方向的长度(换言之，连接部12B1与连接部12B2的分离距离)定义为环长度LE1，则图9所示的例子的环长度LE1能够短于图11所示的例子的环长度LE1。这通过图9所示的例子能够降低环高度HT1来实现。而且，如果环长度LE1能够缩短，则能够缩短Y方向上的源电极焊盘SE的长度LE2(也包括由绝缘膜13覆盖的部分)。
因此，根据图9所示的例子，与图11所示的例子相比，由于能够减小源电极焊盘SE的大小，因此能够减少半导体芯片10的平面面积(表面10t的面积)。如果能够减小半导体芯片10的平面面积，则能得到各种优点。例如，能够减小搭载半导体芯片10的半导体装置PKG1(参照图5)的平面面积。而且例如在制造半导体芯片时，从一片半导体晶圆能够取得的半导体芯片的个数(取得效率)提高，因此半导体芯片的制造效率提高。
另外，源电极焊盘SE的Y方向的长度LE2变短的情况在以下的点上优选。即，以源电极焊盘SE与密封体40的线膨胀系数差为起因而产生的应力与源电极焊盘SE的长度成比例地增大。因此，如图9所示，根据本实施方式，能够缩短Y方向上的源电极焊盘SE的长度LE2，因此能够降低以源电极焊盘SE与密封体40的线膨胀系数差为起因而产生的应力。其结果是，能够抑制以该应力为起因而产生的源电极焊盘SE与密封体40的剥离。
另外，图6所示的密封体40以与图10所示的栅电极焊盘GE的露出面即接合面Get相接的方式形成。因此，从抑制接合面Get与密封体40的剥离的观点出发，优选减小接合面Get中的与丝线12G不重叠的区域的面积。但是，在本实施方式的情况下，丝线12G的线径(直径)比丝线12S1、12S2的线径细，例如为125～150μm左右。而且，丝线12G以一个部位接合于栅电极焊盘GE，在其他的部位未接合。因此，栅电极焊盘GE的接合面GEt的面积比源电极焊盘SE的接合面SEt1、SEt2的各自的面积小。例如，在图10所示的例子中，相对于源电极焊盘SE的接合面SEt1、SEt2的各自的面积而栅电极焊盘GE的接合面GEt的面积为1/4以下。换言之，接合面SEt1、SEt2的各自的面积为接合面GEt的面积的4倍以上。这样，接合面Get的面积远小于源电极焊盘SE的接合面SEt1、SEt2的面积，因此比接合面SEt1、SEt2难以与密封体40剥离。因此，在半导体芯片10的表面10t上，关于进行与密封体40的剥离对策的部位而言，源电极焊盘SE的接合面SEt1、SEt2比栅电极焊盘GE的接合面Get的优先顺位高。
<半导体装置的制造方法>
接下来，对于使用图1～图10而说明的半导体装置PKG1的制造工序进行说明。半导体装置PKG1遵照图12所示的流程来制造。图12是表示使用图1～图10说明的半导体装置的制造工序的概要的说明图。在以下的说明中，在半导体装置PKG1的构成部件的说明时，根据需要有时参照已经说明的图1～图11进行说明。
<半导体芯片准备工序>
在图12所示的半导体芯片准备工序中，准备图13所示的半导体芯片10。图13是通过图12所示的半导体芯片准备工序准备的半导体芯片的表面(电极露出面)侧的俯视图。
通过本工序准备的半导体芯片10具有表面10t，该表面10t形成有绝缘膜13及一部分从绝缘膜13露出的源电极焊盘(电极)SE。源电极焊盘SE具有：在形成于绝缘膜13的开口部13H1从绝缘膜13露出的接合面SEt1；及在形成于绝缘膜13的开口部13H2从绝缘膜13露出的接合面SEt2。而且，在半导体芯片10的表面10t形成有栅电极焊盘(电极)GE。栅电极焊盘GE具有在形成于绝缘膜13的开口部13H3从绝缘膜露出的接合面GEt。而且，半导体芯片10如图6所示具有处于表面10t的相反侧的背面10b。在半导体芯片10的背面10b形成有与漏极D(参照图1)电连接的漏电极(电极)DE。在图6所示的例子中，半导体芯片10的背面10b整体成为漏电极DE。
如图13所示，在俯视观察下，开口部13H1与开口部13H2沿X方向并列配置。而且，在俯视观察下，绝缘膜13的开口部13H1、13H2分别具有沿X方向延伸的边HS3、沿X方向延伸且处于边HS3的相反侧的边HS4、沿与X方向交叉的Y方向延伸的边HS1、沿Y方向延伸且处于边HS1的相反侧的边HS2。在俯视观察下，开口部13H1的边HS2与开口部13H2的边HS1以隔着绝缘膜13的区域13R1而相互相邻的方式设置。而且，在本实施方式的例子中，开口部13H1及开口部13H2的平面形状，换言之，接合面SEt1及接合面SEt2的形状相互相同。例如，在X方向上，开口部13H1的宽度WH1与开口部13H2的宽度WH2相同，且比区域13R1的宽度P1大。通过增大宽度WH1的值，在图12所示的丝线接合工序中，能够接合线径较粗的丝线12S1(参照图7)。而且，通过增大宽度WH2的值，在图12所示的丝线接合工序中，能够接合线径粗的丝线12S2(参照图7)。
图13所示的半导体芯片10例如如下制造。准备在例如由n型单晶硅构成的半导体基板WH(参照图2)的主面WHt(参照图2)上形成有n-型的外延层EP的半导体晶圆(图示省略)，如图8所示在外延层EP上形成多个晶体管Q1。半导体晶圆包含多个芯片区域，对于多个芯片区域分别形成多个晶体管Q1。而且，在晶体管Q1上形成源电极焊盘SE及栅电极焊盘GE。源电极焊盘SE与多个源极区域SR连接，栅电极焊盘GE与多个栅电极G连接。在图8所示的例子中，示出将源极区域SR与源电极焊盘SE直接连接的例子，但是作为变形例，也可以在源极区域与源电极焊盘SE之间介有引出配线(源极配线)。而且，虽然在图8中省略图示，但是栅电极焊盘GE与栅电极G经由未图示的引出配线(栅极配线)而连接。接下来，以覆盖源电极焊盘SE及栅电极焊盘GE的整体的方式形成绝缘膜13。然后，在绝缘膜13形成图13所示的开口部13H1、13H2、13H3，使源电极焊盘SE的一部分(接合面SEt1、SEt2)及栅电极焊盘GE的一部分(接合面GEt)从绝缘膜13露出。然后，在进行了对于电路的电气性的试验等必要的试验(晶圆测试)之后，将晶圆分割成多个半导体芯片10。需要说明的是，在背面10b形成金属膜作为图6所示的漏电极DE的情况下，在从准备半导体晶圆的工序至分割半导体晶圆的工序之间的任意的定时形成被利用作为漏电极DE的金属膜。例如，在形成了开口部13H1、13H2、13H3之后，在晶圆测试之前，对半导体晶圆的背面进行研磨而减薄半导体芯片10的厚度的情况下，在研磨了背面之后，在背面10b(参照图6)形成作为漏电极DE的金属膜。在未使用金属膜作为漏电极DE的情况下，该工序可以省略。
<引线框架准备工序>
另外，在图12所示的引线框架准备工序中，准备图14所示的引线框架LF。而且，图14是表示通过图12所示的引线框架准备工序准备的引线框架的一部分的放大俯视图。
如图14所示，通过本工序准备的引线框架LF具备与框部(框架部)LFf连接的器件形成部LFd。一个器件形成部LFd相当于图5所示的一个半导体装置PKG1。在图14中，虽然图示1个器件形成部LFd，但是引线框架LF具备经由框部LFf而连结的多个器件形成部LFd。这样，通过使用具备多个器件形成部LFd的引线框架LF，能够一并制造多个半导体装置PKG1(参照图3)，因此能够提高制造效率。
引线框架LF例如由以铜(Cu)为主成分的金属材料构成，例如厚度为125μm～400μm左右。而且，多个器件形成部LFd分别与框部LFf连接。框部LFf是在图12所示的引线分离工序为止期间，对于形成在器件形成部LFd内的各构件进行支承的支承部。
另外，如图14所示，在器件形成部LFd形成裸片焊盘20及多个引线30。裸片焊盘20经由多个引线30中的一个(引线30D)而与框部LFf连结，并支承于框部LFf。而且，裸片焊盘20具备芯片搭载面即上表面20t。
另外，多个引线30分别连结于框部LFf，并支承于框部LFf。多个引线30分别沿Y方向延伸，且在X方向上相互相邻地并列排列。多个引线30分别经由系杆LFt而相互连结。
多个引线30包括源极用的引线即多个引线30S。多个引线30S分别在X方向上相互相邻地并列排列，并与丝线接合部(引线柱、焊盘、接合焊盘、丝线连接部、接合部)30W连结。而且，多个引线30包含栅极用的引线即引线30G。在引线30G的裸片焊盘20侧的前端部分设有丝线接合部30W。而且，多个引线30包含漏极用的引线即引线30D。引线30D在X方向上配置于引线30G与引线30S之间，在Y方向上，裸片焊盘20侧的前端与裸片焊盘20连结。
在本实施方式中，裸片焊盘20的上表面20t配置成与引线30的丝线接合部30W的上表面30t不同的高度。对于支承裸片焊盘20的引线30D、及将裸片焊盘20与框部LFf连接的部分实施弯曲加工，使裸片焊盘20偏置。在本实施方式中，裸片焊盘20相对于引线框架LF的其他的构件而下移安设。因此，如图6所示，裸片焊盘20的上表面20t相比引线30的上表面30t而配置在下方。通过这样对裸片焊盘20进行下移安设，如图6所示，裸片焊盘20的下表面20b从密封体40露出。
<半导体芯片搭载工序>
接下来，在图12所示的半导体芯片搭载工序中，如图15所示，向引线框架LF的裸片焊盘20搭载半导体芯片10。图15是表示在图14所示的裸片焊盘上搭载有半导体芯片的状态的放大俯视图。
在本工序中，在与作为漏极端子的引线30D一体形成的裸片焊盘20的上表面20t经由裸片接合件11而搭载(粘结固定)半导体芯片10。而且，半导体芯片10以使形成有漏电极DE(参照图6)的背面10b(参照图6)与裸片焊盘20的芯片搭载面即上表面20t相对的方式经由裸片接合件11进行粘结固定。由此，半导体芯片10的漏电极DE经由导电性的连接材料即裸片接合件11而与裸片焊盘20电连接。
在本工序中，在裸片焊盘20的上表面20t上涂布了裸片接合件11之后，在裸片接合件11上配置半导体芯片10。并且，通过使裸片接合件固化而将半导体芯片10与裸片焊盘20固定。
裸片接合件11例如可以使用焊料材料。或者，裸片接合件11可以是含有多个银(Ag)粒子(Ag填料)的所谓称为银(Ag)糊剂的导电性的树脂粘结材料。在裸片接合件11为焊料材料的情况下，进行回流焊处理作为使裸片接合件固化的方法。而且，在裸片接合件11为导电性的树脂粘结材料的情况下，对于裸片接合件11包含的热固化性树脂成分进行加热而使其固化。
<丝线接合工序>
接下来，在图12所示的丝线接合工序中，如图16所示，半导体芯片10的多个电极焊盘(栅电极焊盘GE及源电极焊盘SE)与多个引线30分别经由丝线(金属丝线)12而电连接。图16是表示将图15所示的半导体芯片与引线经由丝线进行了电连接的状态的放大俯视图。图17及图18是表示使用了楔形工具的丝线接合工序的例子的说明图。图19及图20是表示在图17所示的第一接合工序或第二接合工序中，在半导体芯片的电极焊盘压焊丝线12的状态的放大剖视图。图17及图18所示的放大剖面对应于沿图16的A-A线的剖面。而且，图19及图20对应于沿图16的X方向的放大剖面。
如图16所示，在本工序中，将半导体芯片10的栅电极焊盘GE与引线30G经由丝线12G进行电连接。而且，在本工序中，将半导体芯片10的源电极焊盘SE与引线30S经由丝线12S进行电连接。详细而言，在栅电极焊盘GE的一部分即接合面GEt(参照图7)上接合丝线12G的连接部12B2，在引线30G的丝线连接部30W的上表面(接合面)30t上接合丝线12G的连接部12B3。而且，在源电极焊盘SE的一部分即接合面SEt1(参照图7)上接合丝线12S1(参照图7)的连接部12B1及连接部12B2，在引线30S的丝线连接部30W的上表面(接合面)30t上接合丝线12S1的连接部12B3。而且，在源电极焊盘SE的另一部分即接合面SEt2(参照图7)上接合丝线12S2(参照图7)的连接部12B1及连接部12B2，在引线30S的丝线连接部30W的上表面(接合面)30t上接合丝线12S2的连接部12B3。
丝线12的连接方法可以适用各种变形例，但是在本实施方式中，使用图17～图20所示的称为楔形工具WT的焊头，将铝制的丝线12接合。在图17～图20中，作为楔形接合方法的例子，列举图16所示的经由丝线12S1或12S2将源电极焊盘SE与引线30S电连接的方法进行说明。
首先，丝线接合工序具有图17所示的第一接合工序。在第一接合工序中，使用楔形工具WT，将丝线12的连接部12B1(参照图9)与源电极焊盘SE中的在开口部13H1(参照图9)露出的接合面SEt1(参照图9)接合。而且，在形成图7所示的丝线12S2的情况下，在第一接合工序中，使用楔形工具(焊头)WT，将丝线12的连接部12B1(参照图16)与源电极焊盘SE中的在开口部13H2(参照图7)露出的接合面SEt2(参照图7)接合。楔形工具WT具备主体部(头)WTh、丝线引导器WTg及丝线切割器(切割刀)WTc。
在楔形接合方法的情况下，如图19所示在楔形工具WT的主体部WTh的前端面(前端部、底脚部、按压面)WThb与接合面SEt1、SEt2之间夹持丝线12，从主体部WTh施加压力及热量，由此将丝线12热压焊于接合面SEt1、SEt2。而且，此时，通过从主体部WTh施加超声波，而容易使丝线12接合。被按压于主体部WTh的丝线12如图20所示变形，形成连接部12B1(在图17的第二接合工序的情况下为连接部12B2)。通过使这样具有圆形的剖面的状态的丝线12变形而形成的连接部12B1称为针脚部。
然而，连接部12B1的剖面形状根据主体部WTh的前端面WThb的高度与源电极焊盘SE的分离距离来决定。例如，在图19及图20所示的X方向上，在接合面SEt1的宽度WH1(或者接合面SEt2的宽度WH2)比前端面WThb的宽度WWT宽的情况下，能够将前端面WThb的位置降低至成为与绝缘膜13的上表面(表面10t)相同程度的位置。
然而，在本实施方式的情况下，如使用图7进行说明那样，通过减小宽度WR2及宽度WR4来抑制密封体40(参照图6)的剥离。因此，接合面SEt1的宽度WH1(及接合面SEt2的宽度WH2)比前端面WThb的宽度WWT小。因此，如图19及图20所示，在第一接合工序中，楔形工具WT的前端面WThb的一部分配置在将绝缘膜13的一部分覆盖的位置。换言之，在俯视观察下，楔形工具WT的前端面WThb的一部分与绝缘膜13的一部分重叠。反过来说，在本实施方式的半导体装置的制造方法的情况下，在第一接合工序中，楔形工具WT的前端面WThb的一部分越覆盖绝缘膜13的一部分，则接合面SEt1的宽度WH1(或接合面SEt2的宽度WH2)越小。由此，能够抑制密封体40(参照图6)的剥离。
需要说明的是，楔形工具WT的前端面(前端部)WThb是在丝线接合工序中至少其一部分与丝线12接触且与绝缘膜13的表面10t相互面对的面，与最前端的平坦面相连的侧面WThs(参照图19)不包含在前端面WThb中。而且，存在侧面WThs与前端面WThb的交界线成为锥形形状或圆形形状的情况，但是在该情况下，“X方向上的前端面WThb的宽度WWT”通过在X方向上从一方的侧面WThs的延长面与前端面WThb的延长面交叉的边至另一方的侧面WThs的延长面与前端面WThb的延长面交叉的边的距离来规定。
在本实施方式的情况下，X方向上的前端面WThb的宽度WWT为600μm～800μm左右。因此，在X方向上，图7所示的区域13R1的宽度P1比图19及图20所示的前端面WThb的宽度WWT小。
接下来，丝线接合工序具有图17所示的第一环形成工序。在第一环形成工序中，使楔形工具WT从接合面SEt1、SEt2(参照图20)远离之后，使其沿Y方向移动，由此形成图7所示的环部12L1。换言之，在本工序中，楔形工具WT一边放出丝线12，一边向引线框架LF的上方上升，由此使楔形工具WT与半导体芯片10的距离变远。然后，朝向进行第二接合的区域沿Y方向移动之后，使楔形工具WT再次下降。由此，形成图9所示的环部12L1。此时，如使用图9说明那样，在本实施方式的情况下，在丝线12的环部12L1与源电极焊盘SE之间未介有绝缘膜13。因此，可以降低使楔形工具WT上升的高度。由此，能够缩短图9所示的环长度LE1。
接下来，丝线接合工序具有图17所示的第二接合工序。在第二接合工序中，使用楔形工具WT，将丝线12的连接部12B2(参照图9)与源电极焊盘SE中的在开口部13H1(参照图9)露出的接合面SEt1(参照图9)接合。而且，在形成图7所示的丝线12S2的情况下，在第二接合工序中，使用楔形工具(焊头)WT，将丝线12的连接部12B2(参照图16)与源电极焊盘SE中的在开口部13H2(参照图7)露出的接合面SEt2(参照图7)接合。在第二接合工序中，与第一接合工序同样，将丝线12热压焊于接合面SEt1、SEt2。此时，也可以施加超声波。而且，图7所示的接合面SEt1中的、夹在丝线12的连接部12B2与接合面SEt1(或接合面SEt2)的边HS2之间的区域的宽度WR2、及夹在丝线12的连接部12B2与接合面SEt1(或接合面SEt2)的边HS1之间的区域的宽度WR4分别较小，例如，成为50μm左右。因此与使用图19说明的第一接合工序同样，在第二接合工序中，楔形工具WT的前端面WThb的一部分配置在将绝缘膜13的一部分覆盖的位置。
接下来，丝线接合工序具有图18所示的第二环形成工序。在第二环形成工序中，使楔形工具WT从接合面SEt1、SEt2(参照图20)远离之后，使其朝向引线30S的丝线接合部30W移动，由此形成环部12L2(参照图7)。换言之，在本工序中，楔形工具WT一边放出丝线12，一边向引线框架LF的上方上升，由此使楔形工具WT与半导体芯片10的距离变远。然后，朝向进行第三接合的区域(即引线30的丝线连接部30W)移动之后，使楔形工具WT再次下降。由此，形成图7所示的环部12L2。环部12L2从半导体芯片10朝向引线30延伸，因此通过环部12L2的形状而形成接合面的高低差。在第二环形成工序中，楔形工具WT上升至比引线30S的上表面30t高的位置之后，朝向丝线30移动，然后再次下降。因此，在本工序中楔形工具WT上升的高度比在第一环形成工序中楔形工具WT上升的高度高。反过来说，在第一环形成工序中楔形工具WT上升的高度比在第二环形成工序中楔形工具WT上升的高度低。
另外，环部12L2从半导体芯片10朝向引线30延伸。因此，在第二环形成工序之后，如图7所示，在俯视观察下，环部12L2与开口部13H1(或开口部13H2)具有的多个边中的任一边交叉。在图7所示的例子中，丝线12S1的环部12L2与开口部13H1的边HS4交叉。而且，丝线12S2的环部12L2与开口部13H2的边HS4交叉。
接下来，丝线接合工序具有图18所示的第三接合工序。在第三接合工序中，使用楔形工具WT，将丝线12的连接部12B3(参照图16)与引线30S的丝线接合部30W的接合面即上表面30t接合。而且，在形成图7所示的丝线12S2的情况下，在第三接合工序中，使用楔形工具(焊头)WT，将丝线12的连接部12B3(参照图16)与引线30S的丝线接合部30W的接合面即上表面30t接合。在第三接合工序中，与第一接合工序及第二接合工序同样，将丝线12热压焊于引线30S的接合面即上表面30t。此时，也可以施加超声波。
接下来，丝线接合工序具有图18所示的丝线切割工序。在丝线切割工序中，以使丝线切割器WTc的前端位于丝线12的切断预定区域上的方式进行了移动之后，使丝线切割器WTc下降，由此将丝线12切断。然后，使楔形工具WT上升，朝向下一进行第一接合的区域或者下一半导体装置移动。
需要说明的是，在图17～图20中，列举在源电极焊盘SE接合丝线12的工序进行了说明，但是在本实施方式中，图16所示的丝线12G利用图17所示的楔形工具WT来连接。在使用了丝线12G的楔形接合方法的情况下，可以省略图17所示的第一接合工序及第一环形成工序，但是由于与使用图17及图18说明的楔形接合方法相同，因此省略重复的说明。但是，如本实施方式那样丝线12G的线径比丝线12S的线径小的情况下，优选利用比图17所示的楔形工具WT小的尺寸的楔形工具WT。而且，丝线12G只要在栅电极焊盘GE上接合一个部位即可，因此也可以取代楔形接合方法而利用球形接合方法。在球形接合方法的情况下，在第一接合工序中，使丝线的前端热熔融而形成球形部，并通过将球形部热压焊于被接合部来接合。
<密封工序>
接下来，在图12所示的密封工序中，通过绝缘树脂将图16所示的半导体芯片10、裸片焊盘20的一部分、多个引线30的各自的一部分(图22所示的内部30M)及多个丝线12密封，形成图21所示的密封体40。图21是表示形成有将图16所示的半导体芯片及丝线密封的密封体的状态的放大俯视图。而且，图22是在沿图21的A-A线的剖面中，表示在成形模具内配置有引线框架的状态的放大剖视图。而且，图23是在密封工序中，表示由树脂密封的丝线的周边的放大剖视图。
在本工序中，例如，如图22所示，使用具备上模(第一模具)62T和下模(第二模具)62B的成形模具62，通过所谓传递模制方式形成密封体40。
在图22所示的例子中，以使器件形成部LFd的裸片焊盘20及多个引线30的各自的一部分位于在上模62T及下模62B形成的模腔62C内的方式配置引线框架LF。并且，通过上模62T和下模62B夹紧(夹入)引线框架LF。在该状态下，将软化(可塑化)的热固化性树脂(绝缘树脂)向成形模具62的模腔62C压入时，将绝缘树脂向由模腔62C和下模62B形成的空间内供给，仿形于模腔62C的形状而成形。
此时，如图22所示，裸片焊盘20的上表面20t中的与偏置的部分相连且配置在相对高的位置的前端侧的一部分由上模62T按压。而且，裸片焊盘20的下表面20b由下模62B按压。在图22所示的例子中，裸片焊盘20中的偏置的部分的下表面20b与下模62B紧贴。因此，如图21所示，在本工序之后，裸片焊盘20的下表面20b中的一部分从密封体40露出。
另外，如图23所示，在本工序中以使构成密封体40的树脂与接合面SEt1、SEt2接触的方式形成密封体40。而且，在本工序中，树脂也侵入丝线12的环部12L1与接合面SEt1、SEt2之间，成为在丝线12的环部12L1与接合面SEt1、SEt2之间介有密封体40的状态。
如上所述，在密封体40与由金属材料构成的接合面SEt1、SEt2的接触面积大的情况下，在本工序之后，在密封体40与接合面SEt1、SEt2的接合界面有时会产生剥离。然而，根据本实施方式，如上所述，能够减少密封体40与接合面SEt1、SEt2的接触界面中的容易产生剥离的部分的面积，因此能够抑制剥离。
在成形了密封体40之后，加热至密封体40包含的热固化性树脂的一部分固化为止(称为预固化)。通过该预固化而能够将引线框架LF从成形模具62时，将引线框架LF从成形模具62取出。然后，向加热炉搬运进而进行加热处理(烘焙)。由此，热固化性树脂的其余部分固化，得到图21所示的密封体40。
另外，密封体40以绝缘性的树脂为主体构成，但是例如通过向热固化性树脂中混合硅石(二氧化硅；SiO2)粒子等填料粒子而能够提高密封体40的功能(例如，对于翘曲变形的耐性)。
<镀敷工序>
接下来，在图12所示的镀敷工序中，将引线框架LF浸渍在未图示的镀敷溶液中，在从密封体40露出的金属部分(外部)的表面形成金属膜(图6所示的金属膜22及金属膜32)。
在本工序中，通过电解镀敷法，在从树脂露出的金属构件的表面形成例如由焊料构成的金属膜22、32(图6)。虽然图示省略，但是在电解镀敷法中，将作为被镀敷加工物的引线框架LF(参照图21)配置在放入有镀敷液的镀敷槽内。此时，将被加工物连接于镀敷槽内的阴极。例如，将引线框架LF的框部LFf(参照图21)与阴极进行电连接。并且，通过向该阴极与同样配置在镀敷槽内的阳极之间施加例如直流电压，而在与引线框架LF的框部LFf连接的金属构件的露出面形成金属膜22、32。在本实施方式中，通过所谓电解镀敷法而形成金属膜22、32。
需要说明的是，在图12中，虽然省略图示，但是在镀敷工序中，可以在向镀敷液中浸渍引线框架LF之前，对图21所示的裸片焊盘20或引线30的表面实施化学研磨作为前处理。通过在向镀敷液中浸渍引线框架LF之前实施前处理，能够除去例如从密封体40(参照图21)露出的引线框架LF的表面的氧化膜或微小的毛刺。
如上所述，本实施方式的金属膜22、32由实质上不含有铅(Pb)的所谓无铅焊料构成，例如仅为锡(Sn)、锡-铋(Sn-Bi)、或锡-铜-银(Sn-Cu-Ag)等。因此，本镀敷工序中使用的镀敷液例如是含有Sn2+或Bi3+等的金属盐的电解镀敷液。需要说明的是，在以下的说明中，说明Sn-Bi的合金化金属镀敷作为无铅焊料镀敷的例子，但是也可以将铋(Bi)置换为铜(Cu)或银(Ag)等金属，或者置换为除了铋(Bi)之外还添加有铜(Cu)或银(Ag)的电解镀敷液。
在本实施方式中，在图21所示的裸片焊盘20(参照图16)经由引线30而与框部LFf电连接的状态下，进行镀敷工序。在将引线框架LF浸渍于镀敷液的状态下，当向阳极与阴极之间施加电压时，阳极和与阴极连接的引线30及裸片焊盘20之间经由镀敷液而通电。此时，镀敷液中的Sn2+及Bi3+以规定的比例向引线30及裸片焊盘20中的从密封体40露出的露出面析出，形成图6所示的金属膜22、32。
<个片化工序>
接下来，在图12所示的个片化工序中，如图24所示，将相当于半导体装置PKG1(参照图3)的组装体PKG0从引线框架LF的框部LFf及系杆LFt分离，进行个片化。图24是表示在图12所示的个片化工序中，将多个器件形成部分别分离的状态的放大俯视图。
在本工序中，将与裸片焊盘20连结的框部LFf切断，将经由框部LFf而连结的多个裸片焊盘20分别分割。而且，在本工序中，将系杆LFt切断，并将多个引线30与框部LFf的交界切断，由此使多个引线30分别分离。
系杆LFt、框部LFf及引线30的切断方法可以使用通过将切断用具按压于被切断部位而进行剪切的加工方法(冲压加工)。本工序在镀敷工序之后进行，因此在本工序中通过切断而新形成的侧面从镀敷膜(图6所示的金属膜22、32)露出。
在本工序之后，进行外观检査、电气性的试验等必要的检査、试验，合格的产品成为图3所示的完成品的半导体装置PKG1。然后，半导体装置PKG1出库或者向未图示的安装基板安装。
以上，基于实施方式而具体说明了通过本发明者作出的发明，但是本发明没有限定为上述实施方式或在上述实施方式中说明的变形例，在不脱离其主旨的范围内当然能够进行各种变更。以下，说明代表性的变形例。
<变形例1>
在上述实施方式中，如图7所示，说明了在X方向上，区域13R1的宽度P1比丝线12S1的连接部12B1的宽度WW1大的实施方式。如上述实施方式中说明那样，在相对于丝线12S1、12S2的线径(直径)而开口部13H1的开口面积及开口部13H2的开口面积小的状态下，如果区域13R1的宽度P1减小，则相邻的丝线12S1、12S2的分离距离变短。在该情况下，在进行丝线接合时，焊头(例如图19所示的楔形工具WT)可能会与相邻的丝线接触。
然而，当考虑到半导体芯片10的平面面积的小型化或者丝线12的配置密度的提高时，区域13R1的宽度P1优选在避免产生丝线接合时的接触的范围内减小。图25是表示对于图7的变形例的放大俯视图。而且，图26是表示对于图7的另一变形例的放大俯视图。图25所示的半导体芯片10A在区域13R1的宽度P1为430μm且比丝线12S1的连接部12B1的宽度WW1小的点上，与图7所示的半导体芯片10不同。而且，半导体芯片10A伴随着区域13R1的宽度P1的减小而X方向上的表面10t的长度比图7所示的半导体芯片10变短。如果这样区域13R1的宽度P1小，则如半导体芯片10A那样能够缩短表面10t的X方向的长度，因此在能够降低半导体芯片10A的平面面积的点上优选。而且，区域13R1的宽度P1比丝线12S1的线径，换言之X方向上的丝线12S1的环部12L1的宽度WW2大。因此，在X方向上相互相邻的丝线12S1与丝线12S2的分离距离(最小值)比至少丝线12S1的线径(环部12L1的宽度WW2)大。因此，例如在进行丝线12S1的丝线接合时，能够抑制焊头与相邻的丝线12S2的接触。
另外，图26所示的半导体芯片10B在源电极焊盘SE上连接三根丝线12的点上，与图7所示的半导体芯片10不同。在图26所示的例子中，在源电极焊盘SE上，除了丝线12S1、12S2之外，还连接有丝线12S3。详细而言，在绝缘膜13上，在开口部13H2与开口部13H3之间形成开口部13H4，源电极焊盘SE的接合面SEt5在开口部13H4露出。开口部13H4(接合面SEt5)成为与开口部13H1(接合面SEt1)相同的形状。例如，开口部13H4(接合面SEt5)与开口部13H1(接合面SEt1)同样，具有边HS1、边HS2、边HS3及边HS4。丝线12S3以多个部位(在图26中为两个部位)接合于接合面SEt5。
另外，丝线12S3成为与丝线12S1、12S2同样的构造。例如，丝线12S3与丝线12S1同样具有连接部12B1、12B2、环部12L1、12L2。而且，虽然图示省略，但是丝线12S3与丝线12S1、12S2同样具有与图5所示的引线30S的丝线接合部30W的上表面30t接合的连接部12B3。
另外，绝缘膜13具有在俯视观察下位于接合面SEt2与接合面SEt5之间的区域13R2。在图26所示的例子中，在X方向上，位于接合面SEt2的边HS2与接合面SEt5的边HS1之间的区域13R2的宽度P2与区域13R1的宽度P1相同，例如为430μm。
在半导体芯片10B的情况下，沿X方向排列的三根丝线12S1、12S2、12S3分别与源电极焊盘SE连接，因此表面10t的X方向的长度比图7所示的半导体芯片10长。然而，在半导体芯片10B的情况下，区域13R1的宽度P1及区域13R2的宽度P2分别比丝线12S1的连接部12B1的宽度WW1小，因此能够抑制连接的丝线12的个数增加引起的半导体芯片10的平面面积的增大。
图25所示的半导体芯片10A及图26所示的半导体芯片10B分别除了上述的不同点之外，与图7所示的半导体芯片10相同。因此省略重复的说明。
需要说明的是，虽然图示省略，但是例如作为对于图26的变形例，也存在区域13R1的宽度P1及区域13R2的宽度P2分别比丝线12S1的线径(环部12L1的宽度WW2)小的情况。在该情况下，表面10t的X方向上的长度与图25所示的半导体芯片10A相比能够缩短。而且，只要能够减小楔形工具WT(参照图19)的前端部的宽度，就能够抑制在一个丝线12的丝线接合时焊头与相邻的丝线12接触的情况。但是，在上述未图示的变形例的情况下，作为解决丝线接合时的课题的方法，需要使用特殊形状的焊头，因此如果考虑制造设备的通用性，则区域13R1的宽度P1优选至少比丝线12S1的线径(环部12L1的宽度WW2)大。
另外，虽然图示省略，但是作为对于图7的另一变形例，区域13R1的宽度P1可以为接合面SEt1的宽度WH1以上。在该情况下，区域13R1的面积等于或大于接合面SEt1的面积。在该变形例的情况下，表面10t的面积与半导体芯片10相比而增大。然而，出于电极的布局以外的理由，在表面10t的面积大且电极配置空间存在富余的情况下有效。
另外，与源电极焊盘SE连接的丝线12的根数没有限定为两根或三根，也可以为例如四根以上。通过使丝线12的根数增加，能够降低导电路径的阻抗。但是，从抑制半导体芯片10的平面面积的大型化的观点出发，绝缘膜13中的相互相邻的开口部之间的X方向的宽度(图26所示的宽度P1或宽度P2)优选在能够解决上述的丝线接合时的课题的范围内减小。
<变形例2>
另外，在上述实施方式中，例如图8所示，说明了一个源电极焊盘SE的多个部分在设于绝缘膜13的多个开口部13H1露出的实施形态。然而，也可以如图27所示的变形例那样，接合面SEt1是由绝缘膜13覆盖的源电极焊盘(电极、源电极)SE1的一部分，接合面SEt2是由绝缘膜13覆盖的源电极焊盘(电极、源电极)SE2的一部分。图27是表示对于图8的变形例的放大剖视图。
图27所示的半导体芯片10C在接合面SEt1和接合面SEt2分别构成互不相同的源电极焊盘SE1、SE2的一部分的点上与图8所示的半导体芯片10不同。详细而言，在半导体芯片10C的情况下，在源电极焊盘SE1及源电极焊盘SE2之间介有配线(源极配线)SW。配线SW与多个晶体管Q1的多个源极区域SR连接。即，源电极焊盘SE1及源电极焊盘SE2分别经由配线SW而与多个晶体管Q1的多个源极区域SR电连接。换言之，源电极焊盘SE1与源电极焊盘SE2虽然相互分离，但是经由配线SW而电连接。
在图27所示的半导体芯片10C的情况下，源电极焊盘SE1、SE2的各自的X方向的长度比图8所示的半导体芯片10的源电极焊盘SE短。因此，在X方向上，能够降低由于源电极焊盘SE1、SE2发生热膨胀或热收缩而产生的应力。其结果是，能够抑制接合面SEt1、SEt2分别与密封体40(参照图6)的剥离。
同样，在半导体芯片10C的情况下，栅电极焊盘GE经由配线(栅极配线)GW而与多个晶体管Q1的多个栅电极G电连接。
图27所示的半导体芯片10C除了上述的不同点之外，与图8所示的半导体芯片10相同。因此省略重复的说明。
<变形例3>
另外，在上述实施方式中，例如图7所示，说明了接合面SEt1与接合面SEt2的构造、及丝线12S1与丝线12S2的构造为相同构造的实施形态。在该情况下，在接合面SEt2与丝线12S2连接的部分也能得到和列举接合面SEt1与丝线12S1连接的部分而说明的效果同等的效果。然而，例如也可以如图28所示的变形例的半导体芯片10D那样，接合面SEt1与接合面SEt2的构造、或者丝线12S1与丝线12S2的构造互不相同。图28是表示对于图7的另一变形例的放大俯视图。
图28所示的半导体芯片10D在X方向上，接合面SEt1的宽度WH1与接合面SEt2的宽度WH2互不相同。而且，半导体芯片10D的开口部13H1的开口面积(接合面SEt1的面积)与开口部13H2的开口面积(接合面SEt2的面积)互不相同。在图28所示的例子中，宽度WH2比宽度WH1大。而且，半导体芯片10D的开口部13H1的开口面积(接合面SEt1的面积)比开口部13H2的开口面积(接合面SEt2的面积)小。
另外，在图28所示的X方向上，与半导体芯片10D连接的丝线12S2的连接部12B1的宽度WW3比区域13R1的宽度P1小，且比丝线12S1的连接部12B1的宽度WW1大。需要说明的是，丝线12S1的连接部12B2的宽度与连接部12B1的宽度WW1相等，丝线12S2的连接部12B2的宽度与连接部12B1的宽度WW3相等。
在图28所示的变形例的情况下，接合面SEt2的宽度WH2变宽，由此，在将丝线12S2连接的丝线接合工序中，能够将图20所示的楔形工具WT的前端面WThb的位置按压至比图20所示的实施形态低的位置。由此，如图28所示，丝线12S2的连接部12B1的宽度WW3变大。换言之，能够增大丝线12S2的连接部12B1与接合面SEt2的接合面积。在该情况下，能够降低丝线12S2的连接部12B1与接合面SEt2的接合面的阻抗。
这样，通过使图28所示的宽度WW1与宽度WW3为互不相同的大小而降低整体阻抗的方法作为在表面10t的有限的空间之中使阻抗稍微降低的方法而有效。
需要说明的是，作为对于图28所示的例子的变形例，可以使丝线12S1的线径(直径)与丝线12S2的线径互不相同。但是，在丝线接合工序中切换丝线12的种类时，制造效率下降，因此从提高制造效率的观点出发，优选使丝线12S1的线径(直径)与丝线12S2的线径相同。
在图28所示的例子中，丝线12S1的线径(直径)与丝线12S2的线径相同。因此，在X方向上，丝线12S1的环部12L1的宽度WW2与丝线12S2的环部12L1的宽度WW4相等。
另外，虽然图示省略，但是作为对于图7的另一变形例，也可以使丝线12S2接合于接合面SEt2的构造与丝线12S1接合于接合面SEt1的构造互不相同。例如，可以是丝线12S1以与图7所示的例子同样的构造接合于接合面SEt1，丝线12S2与栅极用的丝线12G同样地以一个部位接合于接合面SEt2。在该情况下，在接合面SEt2的面积与接合面SEt1的面积相同的情况下，接合面SEt2中的与丝线12S2不重叠的区域的面积增大。因此，在该变形例的情况下，优选接合面SEt2的面积比接合面SEt1的面积小。然而，从降低阻抗的观点出发，如上述实施方式(参照图7)所示，优选接合面SEt1与接合面SEt2的构造、及丝线12S1与丝线12S2的构造为相同构造。
<变形例4>
另外，在上述实施方式中，例如图7所示，说明了接合面SEt1和接合面SEt2的形状为长方形的情况。然而，接合面SEt1和接合面SEt2的形状没有限定为长方形，例如，存在多边形或圆形(包括椭圆形)等各种变形例。作为一例，使用图29列举接合面SEt1和接合面SEt2的轮廓(周缘部)弯曲的形状时的实施形态进行说明。图29是表示对于图7的另一变形例的放大俯视图。
如图29所示的半导体芯片10E具备的接合面SEt1、SEt2那样在周缘部处是难以确定顶点的形状的情况下，使用图7说明的边HS1、边HS2、边HS3及边HS4难以定义。因此，在这样的情况下，使用图7等记载的边HS1及边HS2而说明的定义可如下考虑并适用。
即，在俯视观察下，接合面SEt1及接合面SEt2沿与Y方向交叉的X方向并列配置。接合面SEt1及接合面SEt2的各自的周缘部(轮廓)具有在X方向上处于与各接合面(接合面SEt1及接合面SEt2)接合的丝线(丝线12S1及丝线12S2)的一方侧(X1侧)的部分HP1(相当于图7所示的边HS1)和处于丝线的另一方侧(X2侧)的部分HP2(相当于图7所示的边HS2)。需要说明的是，在图29中，接合面SEt1及接合面SEt2的各自的周缘部(轮廓)中的相当于部分HP1和部分HP2的部分由粗线表示。
在如上所述定义的情况下，在上述实施方式中说明的边HS1(参照图7)可以置换为部分HP1来适用。而且，在上述实施方式中说明的边HS2(参照图7)可以置换为部分HP2来适用。而且，在半导体芯片10E的情况下，夹在接合面SEt1与接合面SEt2之间的区域13R1的X方向上的宽度P1不恒定，存在各种值。如上述实施方式中说明那样将宽度P1的值与丝线12S1的宽度WW1或宽度WW2进行比较的情况下，优选将多个值中的最小值作为宽度P1进行比较。
<变形例5>
另外，虽然图示省略，但是作为对于图7的另一变形例，可以是丝线12S1以三个部位以上接合于一个接合面SEt1。在该情况下，丝线12S1与接合面SEt1的接合面积增加，因此能够降低经由丝线12S1的导电路径的阻抗。关于丝线12S2也同样。
但是，在丝线12S1与接合面SEt1的接合部位数多的情况下，接合面SEt1的Y方向的长度(例如在图7所示的例子中，边HS1及边HS2的长度)变长。在该情况下，以密封体40(参照图23)与源电极焊盘SE的线膨胀系数差为起因的应力在接合面SEt1中的Y方向上的两端部(图7所示的边HS3的附近及边HS4的附近)特别增大。因此，从缩短Y方向上的源电极焊盘SE的长度的观点出发，如图7所示，特别优选丝线12S1以两个部位接合于一个接合面SEt1的形态。
<变形例6>
另外，在上述实施方式中，作为功率半导体装置具备的功率晶体管的例子而例示了MOSFET，但是可以适用各种变形例。例如，可以取代MOSFET而具备IGBT。在该情况下，可以将上述实施方式中说明的MOSFET的漏极改读为IGBT的集电极，并将MOSFET的源极改读为IGBT的发射极来适用。而且，在利用IGBT的情况下，对负载电流的流动方向进行控制的二极管(FWD、Free Wheeling Diode)芯片与IGBT芯片另行搭载的情况较多。因此，在图5所示的裸片焊盘20上搭载IGBT芯片及FWD芯片。
另外，在上述实施方式中，关于环境温度或温度循环负载耐性，作为容易要求严苛的条件的半导体装置的例子，列举功率半导体装置进行了说明。然而，即使在功率半导体装置以外的半导体装置(例如，控制系的半导体装置或通信系的半导体装置)等的情况下，在关于环境温度或温度循环负载耐性的要求规格高的情况下，通过适用上述实施方式或变形例中说明的技术，而能够提高与之相关的性能。而且，在功率半导体装置以外的半导体装置中，多适用金(Au)丝线作为丝线，并使用球形接合方式作为丝线接合方式。
<变形例7>
另外，在上述实施方式中，例如图7所示的半导体芯片10那样，说明了接合面SEt1及接合面SEt2的排列方向即X方向和接合面SEt1及接合面SEt2的延伸方向即Y方向沿半导体芯片10的表面10t的外缘的各边延伸的实施形态。然而，上述的各结构也可以适用于X方向及Y方向分别相对于半导体芯片10的表面10t的外缘的各边以正交以外的角度交叉的情况。图30是表示对于图7的另一变形例的放大俯视图。
图30所示的半导体芯片10F在接合面SEt1及接合面SEt2的排列方向即X方向和接合面SEt1及接合面SEt2的延伸方向即Y方向相对于半导体芯片10F的表面10t的外缘的各边以正交以外的角度交叉的点上，与图7所示的半导体芯片10不同。
在图30所示的变形例的情况下，丝线12S1及丝线12S2各自的连接部12B1、环部12L1及连接部12B2的延伸方向与环部12L2的延伸方向一致。在该情况下，与图7所示的例子相比，在连接部12B2与环12L2的交界处，丝线12S1、12S2的变形的程度小，因此丝线12S1、12S2的应力减小。
如图30所示，即使在接合面SEt1及接合面SEt2的排列方向及延伸方向分别相对于半导体芯片10的表面10t的各边而倾斜的情况下，在上述实施方式或变形例中说明的俯视观察下的宽度(粗细)也能够在沿倾斜的X方向的方向上进行定义。
<变形例8>
另外，例如，如上所述说明了各种变形例，但是可以将上述说明的各变形例彼此组合进行适用。而且，也可以将各变形例的一部分提取并组合。
另外，如果关于上述实施方式中说明的半导体装置及其制造方法来提取技术思想，则可以如下述那样表现。
〔附记1〕
一种半导体装置，具有：
半导体芯片，具有绝缘膜，该绝缘膜形成于第一主面，且具备将第一接合面露出的第一开口部和将第二接合面露出的第二开口部；
第一导电性构件，与所述半导体芯片的所述第一接合面接合；
第二导电性构件，与所述半导体芯片的所述第二接合面接合；及
密封体，以与所述半导体芯片的所述第一接合面及所述第二接合面相接的方式将所述半导体芯片、所述第一导电性构件、所述第二导电性构件密封，
所述第一导电性构件具有：接合于所述第一接合面的第一连接部；接合于所述第一接合面的第二连接部；及在俯视观察的第一方向上位于所述第一连接部与所述第二连接部之间，且与所述第一接合面分离的第一环部，
所述第二导电性构件具有：接合于所述第二接合面的第三连接部；接合于所述第二接合面的第四连接部；及在俯视观察下位于所述第三连接部与所述第四连接部之间，且与所述第二接合面分离的第二环部，
在俯视观察下，所述第一接合面及所述第二接合面沿与所述第一方向交叉的第二方向并列配置，
所述第一接合面及所述第二接合面的各自的周缘部具有在所述第二方向上处于与各接合面接合的丝线的一方侧的第一部分(第一边)和处于与各接合面接合的所述丝线的另一方侧的第二部分(第二边)，
在所述第二方向上，所述第一接合面的所述第二部分与所述第二接合面的所述第一部分以隔着所述绝缘膜的第一区域而相互相邻的方式配置，
在所述第二方向上，所述第一接合面中的夹在所述第一导电性构件与所述第一接合面的所述第二部分之间的区域的最大宽度比所述绝缘膜的所述第一区域的宽度小。
〔附记2〕
一种半导体装置，具有：
半导体芯片，具有绝缘膜，该绝缘膜形成于第一主面，且具备将第一接合面露出的第一开口部和将第二接合面露出的第二开口部；
第一导电性构件，与所述半导体芯片的所述第一接合面接合；
第二导电性构件，与所述半导体芯片的所述第二接合面接合；及
密封体，以与所述半导体芯片的所述第一接合面及所述第二接合面相接的方式将所述半导体芯片、所述第一导电性构件、所述第二导电性构件密封，
所述第一导电性构件具有：接合于所述第一接合面的第一连接部；接合于所述第一接合面的第二连接部；及在俯视观察的第一方向上位于所述第一连接部与所述第二连接部之间，且与所述第一接合面分离的第一环部，
所述第二导电性构件具有：接合于所述第二接合面的第三连接部；接合于所述第二接合面的第四连接部；及在俯视观察下位于所述第三连接部与所述第四连接部之间，且与所述第二接合面分离的第二环部，
在俯视观察下，所述第一接合面及所述第二接合面沿与所述第一方向交叉的第二方向并列配置，
所述第一接合面及所述第二接合面的各自的周缘部具有在所述第二方向上处于与各接合面接合的丝线的一方侧的第一部分(第一边)和处于所述丝线的另一方侧的第二部分(第二边)，
在所述第二方向上，所述第一接合面的所述第二部分与所述第二接合面的所述第一部分以隔着所述绝缘膜的第一区域而相互相邻的方式配置，
在俯视观察下，夹在所述第一接合面的所述第二部分与所述第二接合面的所述第一部分之间的所述第一区域的面积大于所述第一接合面中的与所述第一导电性构件不重叠的部分的面积。
〔附记3〕
根据附记2所述的半导体装置，其中，
在俯视观察下，所述绝缘膜的所述第一开口部及所述第二开口部分别具有沿所述第一方向延伸的第一边、沿所述第一方向延伸且处于所述第一边的相反侧的第二边、沿与所述第一方向交叉的所述第二方向延伸的第三边、沿所述第二方向延伸且处于所述第三边的相反侧的第四边，
在俯视观察下，所述第一区域的外周具有所述第一开口部的所述第二边、所述第二开口部的所述第一边、从所述第一开口部的所述第三边与所述第二边的交点延伸至所述第二开口部的所述第三边与所述第一边的交点的第五边、从所述第一开口部的所述第四边与所述第二边的交点延伸至所述第二开口部的所述第四边与所述第一边的交点的第六边，
所述第一区域的面积与所述第一开口部的面积相互相等。
〔附记4〕
根据附记2所述的半导体装置，其中，
在俯视观察下，所述绝缘膜的所述第一开口部及所述第二开口部分别具有沿所述第一方向延伸的第一边、沿所述第一方向延伸且处于所述第一边的相反侧的第二边、沿与所述第一方向交叉的所述第二方向延伸的第三边、沿所述第二方向延伸且处于所述第三边的相反侧的第四边，
在俯视观察下，所述第一区域的外周具有所述第一开口部的所述第二边、所述第二开口部的所述第一边、从所述第一开口部的所述第三边与所述第二边的交点延伸至所述第二开口部的所述第三边与所述第一边的交点的第五边、从所述第一开口部的所述第四边与所述第二边的交点延伸至所述第二开口部的所述第四边与所述第一边的交点的第六边，
所述第一区域的面积与所述第一开口部的面积互不相同。
〔附记5〕
根据附记2所述的半导体装置，其中，
在俯视观察下，所述第一开口部的面积与所述第二开口部的面积相互相等。
〔附记6〕
包括以下的工序的半导体装置的制造方法。
所述半导体装置的制造方法包括：
(a)准备具有第一主面和处于所述第一主面的相反侧的第一背面的半导体芯片的工序，该第一主面形成有绝缘膜和第一电极，该第一电极由所述绝缘膜覆盖且具有从形成于所述绝缘膜的多个开口部露出的接合面；
(b)准备引线框架的工序，该引线框架具有芯片搭载部、第一引线、第二引线，该芯片搭载部具有固定所述半导体芯片的第二主面，该第一引线从所述芯片搭载部延伸，该第二引线与所述第一引线并列地延伸，
(c)在所述(a)工序和所述(b)工序之后，以使所述半导体芯片的第一背面与所述芯片搭载部的第二主面面对的方式将所述半导体芯片向所述芯片搭载部搭载的工序；
(d)在所述(c)工序之后，通过第一焊头，将从所述半导体芯片的所述多个开口部露出的所述第一电极的所述接合面与所述第一引线经由多个导电性构件而相互电连接的工序；及
(e)在所述(d)工序之后，以与所述第一电极的所述接合面相接的方式利用树脂将所述半导体芯片、所述芯片搭载部的一部分、所述多个导电性构件、所述第一引线的一部分、所述第二引线的一部分密封的工序，
在所述(a)工序中，
在俯视观察下，沿第一方向配置所述多个开口部，
在俯视观察下，所述绝缘膜的所述多个开口部分别具有沿所述第一方向延伸的第一边、沿所述第一方向延伸且处于所述第一边的相反侧的第二边、沿与所述第一方向交叉的第二方向延伸的第三边、沿所述第二方向延伸且处于所述第三边的相反侧的第四边，
在俯视观察下，所述多个开口部中的第一开口部的所述第四边与所述多个开口部中的第二开口部的所述第三边以隔着所述绝缘膜的第一区域而相互相邻的方式设置，
所述(d)工序包括：
(d-1)在所述多个开口部中的所述第一开口部，将所述多个导电性构件中的第一导电性构件的第一连接部与所述接合面接合的工序；
(d-2)在所述(d-1)工序之后，在所述第一开口部，将所述第一导电性构件的第二连接部与所述接合面接合的工序；及
(d-3)在所述(d-2)工序之后，将所述第一导电性构件的第三连接部与所述第一引线接合的工序，
在所述第一方向上，所述第一开口部的宽度比所述第一焊头的前端部的宽度小，
在所述(d-1)工序和所述(d-2)工序中，
所述第一焊头的前端部的一部分配置在将所述绝缘膜的一部分覆盖的位置。
〔附记7〕
根据附记6所述的半导体装置的制造方法，其中，
在所述(d)工序中，在所述(d-1)工序之后且在所述(d-2)工序之前，包括在使所述第一焊头从所述接合面远离之后使其沿所述第二方向移动的工序。
〔附记8〕
根据附记6所述的半导体装置的制造方法，其中，
在所述(d)工序中，在所述(d-2)工序之后且所述(d-3)工序之前，包括使所述第一焊头从所述接合面远离之后使其朝向所述第一引线移动的工序。
〔附记9〕
根据附记6所述的半导体装置的制造方法，其中，
在所述(d)工序之后，在俯视观察下，所述第一导电性构件与所述第一开口部的多个边中的任一边交叉。
〔附记10〕
根据附记6所述的半导体装置的制造方法，其中，
在所述第一方向上，所述绝缘膜中的夹在所述第一开口部具有的所述第四边与所述第二开口部具有的所述第三边之间的所述第一区域的宽度比所述第一焊头的前端部的宽度小。

Claims (19)

1.一种半导体装置，具有：
半导体芯片，具有绝缘膜，该绝缘膜形成于第一主面，且具备将第一接合面露出的第一开口部和将第二接合面露出的第二开口部；
第一丝线，与所述半导体芯片的所述第一接合面接合；
第二丝线，与所述半导体芯片的所述第二接合面接合；及
密封体，以与所述半导体芯片的所述第一接合面及所述第二接合面相接的方式将所述半导体芯片、所述第一丝线、所述第二丝线密封，
所述第一接合面及所述第二接合面由金属材料构成，
所述密封体由树脂材料构成，
所述第一丝线具有：接合于所述第一接合面的第一连接部；接合于所述第一接合面的第二连接部；及在俯视观察的第一方向上位于所述第一连接部与所述第二连接部之间，且与所述第一接合面分离的第一环部，
所述第二丝线具有：接合于所述第二接合面的第三连接部；接合于所述第二接合面的第四连接部；及在俯视观察下位于所述第三连接部与所述第四连接部之间，且与所述第二接合面分离的第二环部，
在俯视观察下，所述第一环部具有沿所述第一方向从所述第一连接部延伸至所述第二连接部的第一边和所述第一边的相反侧的第二边，
在俯视观察下，所述第二环部具有沿所述第一方向从所述第三连接部延伸至所述第四连接部的第三边和所述第三边的相反侧的第四边，
在俯视观察下，以使所述第一环部的所述第二边与所述第二环部的所述第三边相互相邻的方式，沿与所述第一方向交叉的第二方向配置所述第一开口部及所述第二开口部，
在俯视观察下，所述绝缘膜中夹在所述第一丝线的所述第二边与所述第二丝线的所述第三边之间的第一区域的宽度比夹在所述第一丝线的所述第一边与所述第二边之间的宽度大，
所述第一区域的宽度及夹在所述第一丝线的所述第一边与所述第二边之间的宽度是所述第二方向上的长度。
2.根据权利要求1所述的半导体装置，其中，
所述第一接合面是形成于所述第一主面且由所述绝缘膜覆盖的第一电极的第一部分，
所述第二接合面是形成于所述第一主面且由所述绝缘膜覆盖的所述第一电极的第二部分。
3.根据权利要求1所述的半导体装置，其中，
所述第一接合面是形成于所述第一主面且由所述绝缘膜覆盖的第一电极的第一部分，
所述第二接合面是形成于所述第一主面且由所述绝缘膜覆盖的第二电极的第一部分。
4.根据权利要求1所述的半导体装置，其中，
在所述第二方向上，所述第二丝线的所述第三连接部的宽度比所述绝缘膜的所述第一区域的宽度小且与所述第一丝线的所述第一连接部的宽度不同。
5.根据权利要求1所述的半导体装置，其中，
在所述第二方向上，所述第二丝线的所述第三连接部的宽度与所述第一丝线的所述第一连接部的宽度相等。
6.根据权利要求1所述的半导体装置，其中，
在所述第二方向上，所述第一接合面中夹在所述第一丝线与所述第一接合面的所述第二边之间的区域的最大宽度比所述绝缘膜的所述第一区域的宽度小。
7.根据权利要求1所述的半导体装置，其中，
在所述第二方向上，所述第一接合面中夹在所述第一丝线与所述第一接合面的所述第二边之间的区域的最大宽度及夹在所述第一丝线与所述第一接合面的所述第一边之间的区域的最大宽度的合计值比所述绝缘膜的所述第一区域的宽度小。
8.根据权利要求1所述的半导体装置，其中，
在所述第二方向上，夹在所述第一丝线与所述第二丝线之间的区域中的夹在所述第一丝线与所述第一接合面的所述第二边之间的区域的最大宽度及夹在所述第二丝线与所述第二接合面的所述第一边之间的区域的最大宽度的合计值比所述绝缘膜的所述第一区域的宽度小。
9.根据权利要求1所述的半导体装置，其中，
在所述第二方向上，所述第一接合面中夹在所述第一丝线与所述第一接合面的所述第二边之间的区域的最大宽度比所述第一丝线的所述第一环部的宽度小。
10.根据权利要求1所述的半导体装置，其中，
在所述第二方向上，所述第一接合面中夹在所述第一丝线与所述第一接合面的所述第二边之间的区域的最大宽度及夹在所述第一丝线与所述第一接合面的所述第一边之间的区域的最大宽度的合计值比所述第一丝线的所述第一环部的宽度小。
11.一种半导体装置，具有：
半导体芯片，具有第一主面，在该第一主面形成有绝缘膜和第一电极，该第一电极由所述绝缘膜覆盖且具有从形成于所述绝缘膜的多个开口部露出的接合面；
芯片搭载部，具有供所述半导体芯片搭载的第二主面；
第一引线，从所述芯片搭载部延伸；
第二引线，沿所述第一引线延伸；
多个导电性构件，将从所述多个开口部分别露出的所述第一电极的所述接合面与所述第二引线相互电连接；及
密封体，以与所述接合面相接的方式，将所述半导体芯片、所述芯片搭载部的一部分、所述第一引线的一部分和所述第二引线的一部分及所述多个导电性构件密封，
所述接合面由金属材料构成，
所述密封体由树脂材料构成，
在俯视观察下，所述多个开口部沿第一方向相互相邻地配置，
在俯视观察下，所述绝缘膜的所述多个开口部各自具有沿所述第一方向延伸的第一边、沿所述第一方向延伸且处于所述第一边的相反侧的第二边、沿与所述第一方向交叉的第二方向延伸的第三边及沿所述第二方向延伸且处于所述第三边的相反侧的第四边，
在俯视观察下，所述多个开口部中的第一开口部的所述第四边与所述多个开口部中的第二开口部的所述第三边隔着所述绝缘膜的第一区域而相互相邻，
所述多个导电性构件中的第一导电性构件具有：在所述绝缘膜的所述第一开口部处与所述第一电极连接的第一连接部；在所述绝缘膜的所述第一开口部处与所述第一电极连接的第二连接部；及位于所述第一连接部与所述第二连接部之间，且与所述第一电极的所述接合面分离的环部，
在所述第一方向上，所述绝缘膜中夹在所述第一开口部的所述第四边与所述第二开口部的所述第三边之间的所述第一区域的粗细比所述第一导电性构件的所述环部的粗细大。
12.根据权利要求11所述的半导体装置，其中，
在所述第一方向上，所述多个导电性构件各自与所述第一电极连接的部分的粗细互不相同。
13.根据权利要求11所述的半导体装置，其中，
在俯视观察下，所述第一开口部的面积与所述第二开口部的面积互不相同。
14.根据权利要求11所述的半导体装置，其中，
所述多个导电性构件各自具有在所述多个开口部的各开口部处与所述第一电极连接的所述第一连接部、所述第二连接部及所述环部。
15.根据权利要求11所述的半导体装置，其中，
在俯视观察下，所述第一区域的外周具有所述第一开口部的所述第四边、所述第二开口部的所述第三边、从所述第一开口部的所述第一边与所述第四边的交点延伸至所述第二开口部的所述第一边与所述第三边的交点的第五边、从所述第一开口部的所述第二边与所述第四边的交点延伸至所述第二开口部的所述第二边与所述第三边的交点的第六边，
在俯视观察下，所述第一开口部中与所述第一导电性构件未重叠的部分的面积比所述第一区域的面积小。
16.一种半导体装置，具有：
半导体芯片，具有绝缘膜，该绝缘膜形成于第一主面，且具备将第一接合面露出的第一开口部和将第二接合面露出的第二开口部；
第一丝线，与所述半导体芯片的所述第一接合面接合；
第二丝线，与所述半导体芯片的所述第二接合面接合；及
密封体，以与所述半导体芯片的所述第一接合面及所述第二接合面相接的方式将所述半导体芯片、所述第一丝线及所述第二丝线密封，
所述第一接合面及所述第二接合面由金属材料构成，
所述密封体由树脂材料构成，
所述第一丝线具有：接合于所述第一接合面的第一连接部；接合于所述第一接合面的第二连接部；及在俯视观察的第一方向上位于所述第一连接部与所述第二连接部之间，且与所述第一接合面分离的第一环部，
所述第二丝线具有：接合于所述第二接合面的第三连接部；接合于所述第二接合面的第四连接部；及在俯视观察下位于所述第三连接部与所述第四连接部之间，且与所述第二接合面分离的第二环部，
在俯视观察下，所述第一接合面及所述第二接合面沿与所述第一方向交叉的第二方向并列配置，
所述第一接合面及所述第二接合面的各自的周缘部具有在所述第二方向上处于与各接合面接合的丝线的一侧的第一部分和在所述第二方向上处于与各接合面接合的所述丝线的另一侧的第二部分，
在所述第二方向上，所述第一接合面的所述第二部分与所述第二接合面的所述第一部分以隔着所述绝缘膜的第一区域而相互相邻的方式配置，
在所述第二方向上，所述第一区域的宽度比所述第一丝线的所述第一环部的宽度大，
所述第一区域的宽度及所述第一丝线的所述第一环部的宽度是所述第二方向上的长度。
17.根据权利要求16所述的半导体装置，其中，
在俯视观察下，所述第一丝线与所述第一开口部具有的周缘部中的一部分交叉，所述第二丝线与所述第二开口部具有的周缘部中的一部分交叉。
18.根据权利要求16所述的半导体装置，其中，
在所述第二方向上，所述第一接合面中夹在所述第一丝线与所述第一接合面的所述第二部分之间的区域的最大宽度比所述绝缘膜的所述第一区域的宽度小。
19.根据权利要求16所述的半导体装置，其中，
在所述第二方向上，所述第一区域的宽度包括多个值，
所述第一区域的宽度所包括的多个值中的最小的值比所述第一环部的宽度大。
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