JP2017117840A - 半導体装置 - Google Patents
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- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29339—Silver [Ag] as principal constituent
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- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
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- H01L2224/45139—Silver (Ag) as principal constituent
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
【解決手段】上面(第1面)20t、上面20tの反対側の下面(第2面)20b、および上面20tと下面20bとの間に位置する複数の側面20sを有する金属板20の一部分で、半導体チップを封止する封止体から露出した部分は、金属膜22で覆ている。また、金属板20の複数の側面は、封止体に覆われる第1側面と、第1側面の反対側に設けられ、封止体から露出する側面(第2側面)20s2と、を含む。また、金属板20の上面20tと、側面20s2との間には、上面20tおよび側面20s2のそれぞれに対して傾斜し、かつ金属膜22で覆う傾斜面20pを形成する。
【選択図】図9
Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
本実施の形態では、実装面側において露出する金属板を有する半導体装置の例として、電源回路等の電力制御回路に組み込まれる、パワーデバイス、あるいはパワー半導体装置と呼ばれる半導体装置を取り上げて説明する。以下で説明する半導体装置は、電力変換回路に組み込まれ、スイッチング素子として機能する。
図1は、本実施の形態の半導体装置が備える回路の一例を模式的に示す説明図である。また、図2は、図1に示す電界効果トランジスタの素子構造例を示す要部断面図である。
次に、図1に示す半導体装置PKG1のパッケージ構造について説明する。図3は、図1に示す半導体装置の上面図である。また、図4は、図3に示す半導体装置の下面図である。また、図5は、図3に示す封止体を取り除いた状態で、半導体装置の内部構造を示す透視平面図である。また、図6は、図3のA−A線に沿った断面図である。
次に、図3〜図6に示す半導体装置PKG1が実装基板に実装された電子装置について説明する。図7は、図3〜図6に示す半導体装置が実装された電子装置のうち、半導体装置が実装された部分の周辺の拡大断面図である。図8は、図7に示すA部の拡大断面図である。また、図9は、図8に示す金属板の部分を実装基板に搭載する前の状態を示す拡大断面図である。また、図33は、図7に対する検討例である半導体装置を実装基板に実装した状態を示す拡大断面図である。図34は、図33のA部の拡大断面図である。
次に、図1〜図12を用いて説明した半導体装置PKG1の製造工程について説明する。半導体装置PKG1は、図13に示すフローに沿って製造される。図13は、図1〜図12を用いて説明した半導体装置の製造工程の概要を示す説明図である。
まず、図13に示すリードフレーム準備工程では、図14〜図16に示すリードフレームLFを準備する。図14は、図13に示すリードフレーム準備工程で準備するリードフレームの一部を示す拡大平面図である。また、図15は、図14に示すデバイス形成部1個分の拡大平面図である。また、図16は、図15のA−A線に沿った拡大断面図である。また、図17は、図13に示す材料板成形工程で成形された材料板の形状の一例を示す拡大斜視図である。また、図18は、図17に示す材料板に形成された溝をプレス加工により形成する状態の一例を示す拡大斜視図である。また、図19は、図13に示すパターニング工程で、材料板の一部分をプレス加工により除去する状態を示す拡大断面図である。
次に、図13に示す半導体チップ搭載工程では、図20に示すように、リードフレームLFの金属板20に半導体チップ10を搭載する。図20は、図15に示すダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。
また、図13に示すワイヤボンディング工程では、図21に示すように、半導体チップ10の複数の電極パッドと複数のリード30のそれぞれをワイヤ(金属ワイヤ)12を介して電気的に接続する。図21は、図20に示す半導体チップと、ゲート用のリードとを、金属ワイヤを介して電気的に接続した状態を示す拡大平面図である。
次に、図13に示す封止工程では、図21に示す、半導体チップ10、金属板20の一部、複数のリード30のそれぞれの一部分、および複数のワイヤ12を絶縁樹脂で封止し、図22に示す封止体40を形成する。図22は、図21に示す半導体チップおよびワイヤを封止する封止体を形成した状態を示す拡大平面図である。また、図23は図22のA−A線に沿った断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。
次に、図13に示すメッキ工程では、図24に示すように、リードフレームLFを図示しないメッキ溶液に浸し、封止体40から露出した金属部分の表面に金属膜22を形成する。図24は、図22に示すリードフレームのうち、封止体からの露出面に金属膜(メッキ膜)を形成した状態を示す拡大断面図である。また、図25は、電解メッキ法によるメッキ工程の概要を示す説明図である。なお、図24では、メッキ工程における電子の流れ方向の例について、矢印を付して模式的に示している。メッキ工程における電流の流れ方向は、電子の流れ方向の反対向きの方向である。
次に、図13に示す金属板分離工程では、図22に示す、タイバーLFt2を切断し、タイバーLFt2を介して連結された複数の金属板20をそれぞれ分割する。本工程では、図26に点線を付して示す切断線66Lに沿ってタイバーLFt2を切断し、金属板20をタイバーLFt2から分離する。図26は、図13に示す金属板分離工程において、タイバーの切断位置を模式的に示す拡大平面図である。なお、図26では、タイバーLFt2のうち、金属板分離工程で切断する切断位置を切断線66Lとして点線を付して示している。また、図26では、次のリード分離工程において、タイバーLFt1を切断する位置を切断線67Lとして一点鎖線を付して示している。また図26では、次のリード分離工程において、複数のリード30のそれぞれを切断する位置を切断線68Lとして二点鎖線を付して示している。
次に、図13に示すリード分離工程では、図26に一点鎖線を付して示す切断線67Lに沿ってタイバーLFt1を切断し、かつ、複数のリード30とフレーム部LFfとを図26に点線を付して示す切断線68Lに沿って分離することで、複数のリード30のそれぞれを分離させる。また、本工程では、複数のリード30のそれぞれに曲げ加工を施してリード30を成形し、例えば図6に示すような形状のリード30を得る。タイバーLFt1の切断方法、複数のリード30の切断方法には、図19を用いて説明した方法と同様に、パンチとダイを用いたプレス加工を用いることができる。また、リード30の成形方法には、例えば図18を用いて説明した金型によるプレス加工を用いることができる。
次に、図13に示すアニーリング工程では、上記したメッキ工程において形成された金属膜22、32(図24参照)に対して加熱処理(アニール処理)を施し、金属膜22、32の内部の歪を低減させる。アニール処理の条件は、例えば150℃で1時間〜2時間程度加熱する条件を例示することができる。本実施の形態に対する変形例としては、アニーリング工程を省略することもできる。ただし、後述するように、本願の発明者の検討によれば、金属膜22、32に対してアニール処理を施すことが、ウィスカの発生を抑制する観点から有効であることが判った。
次に、上記した本実施の形態の半導体装置について、実装時の半田の濡れ性とウィスカの長さについて評価した結果について説明する。表1は、図33に示す半導体装置PKGh1と図8に示す半導体装置PKG1について、実装時の半田の濡れ性とウィスカの長さについて評価した結果を示している。また、表2は、表1に示す条件の変形例としてメッキ工程の前の前処理条件、あるいは、アニーリング工程を行うタイミングを変えた場合の評価結果を示している。また、図27は、表1および表2に示すウィスカの評価において、ウィスカの長さを測定する基準を示す説明図である。
(a)第1金属板、前記第1金属板と並んで配置される複数のリード、および前記第1金属板および前記複数のリードが接続されるフレーム部を有するリードフレームを準備する工程、
(b)前記リードフレームの前記第1金属板の第1面に半導体チップを搭載し、前記半導体チップと前記複数のリードとを電気的に接続する工程、
(c)前記半導体チップの全部、前記第1金属板の一部分、および前記複数のリードのそれぞれの一部分を樹脂で封止して封止体を形成する工程、
(d)前記リードフレームのうち、前記封止体から露出する部分に、電解メッキ法により第1金属膜を形成する工程、
(e)前記(d)工程の後、前記複数のリードのそれぞれを切断し、前記複数のリードと前記フレーム部とを分離する工程、
を有し、
前記第1金属板は、前記第1面の反対側の第2面、および前記第1面と前記第2面との間に位置する複数の側面を有し、
前記第1金属板の前記複数の側面は、
平面視において、前記複数のリードのそれぞれと対向した状態で設けられ、前記(c)工程で前記封止体により封止される第1側面と、
前記第1側面の反対側に設けられ、前記(c)工程で前記封止体から露出し、かつ、前記(d)工程で前記第1金属膜に覆われる第2側面と、
を含み、
前記(d)工程の前に、前記第1金属板の前記第1面のうち、前記(c)工程で前記封止体から露出する第1露出部分と、前記第2側面と、の間に第3面が形成され、
前記第3面と前記第1面とが成す第1角度、および前記第3面と前記第2側面とが成す第2角度のそれぞれは、90度より大きい、半導体装置の製造方法。
付記1において、
(f)前記(e)工程の後、前記第1金属膜を加熱して、前記第1金属膜内部の歪を低減させる工程、
を更に有する、半導体装置の製造方法。
付記1において、
前記第3面は、プレス加工により形成される、半導体装置の製造方法。
付記1において、
前記第1金属板の前記第1面および前記第2面のうち、一方から他方に向かう第1方向において、
前記第3面と前記第1面とが交差する第1辺と、前記第3面と前記第2側面とが交差する第2辺と、の間の第1高さは、
前記第1面と前記第2面の離間距離の10%より大きい、半導体装置の製造方法。
付記1において、
前記第1金属板の前記第1面および前記第2面のうち、一方から他方に向かう第1方向において、
前記第3面と前記第1面とが交差する第1辺と、前記第3面と前記第2側面とが交差する第2辺と、の間の第1高さは、
前記第1面と前記第2面の離間距離の1/4以上である、半導体装置の製造方法。
(a)タイバーを介して連結される複数の第1金属板、前記複数の第1金属板のそれぞれと並んで配置される複数のリード、および前記複数の第1金属板および前記複数のリードが接続されるフレーム部を有するリードフレームを準備する工程、
(b)前記リードフレームの前記複数の第1金属板の第1面に複数の半導体チップをそれぞれ搭載し、前記複数の半導体チップと前記複数のリードとを電気的に接続する工程、
(c)前記複数の半導体チップを樹脂で封止して複数の封止体を形成する工程、
(d)前記リードフレームのうち、前記複数の封止体から露出する部分に、電解メッキ法により第1金属膜を形成する工程、
(e)前記複数の第1金属板を連結するタイバーを切断し、前記複数の第1金属板のそれぞれを分離する工程、
(f)前記(d)工程の後、前記複数のリードのそれぞれを切断し、前記複数のリードと前記フレーム部とを分離する工程、
を有し、
前記複数の第1金属板のそれぞれは、前記第1面の反対側の第2面、および前記第1面と前記第2面との間に位置する複数の側面を有し、
前記複数の第1金属板の前記複数の側面は、
平面視において、前記複数のリードのそれぞれと対向した状態で設けられ、前記(c)工程で前記複数の封止体のそれぞれにより封止される第1側面と、
前記第1側面の反対側に設けられ、前記(c)工程で前記複数の封止体から露出し、かつ、前記(d)工程で前記第1金属膜に覆われる第2側面と、
を含み、
前記(d)工程の前に、前記複数の第1金属板のそれぞれが有する前記第1面と前記第2側面と、の間に第3面が形成され、
前記第3面と前記第1面とが成す第1角度、および前記第3面と前記第2側面とが成す第2角度のそれぞれは、90度より大きい、半導体装置の製造方法。
付記6において、
前記(e)工程は、
(e1)前記(d)工程の後、前記タイバーおよび前記複数の第1金属板の一部を切断し、前記第2側面の一方の端部、および前記第3面の一方の端部に連なる第3側面を露出させる工程、
(e2)前記(d)工程の後、前記タイバーおよび前記複数の第1金属板の他の一部を切断し、前記第2側面の他方の端部、および前記第3面の他方の端部に連なる第4側面を露出させる工程、
を含み、
前記第3側面および前記第4側面のそれぞれは、前記複数の第1金属板のそれぞれが有する前記第1面に連なる、半導体装置の製造方法。
付記7において、
(g)前記(e)工程の後、前記第1金属膜を加熱して、前記第1金属膜内部の歪を低減させる工程、
を更に有する、半導体装置の製造方法。
付記6において、
前記(e)工程は、
(e1)前記(d)工程の前に、前記タイバーおよび前記複数の第1金属板のそれぞれの一部分を切断し、前記第2側面の一方の端部、および前記第3面の一方の端部に連なる第3側面を露出させる工程、
(e2)前記(d)工程の前に、前記タイバーおよび前記複数の第1金属板のそれぞれの他の一部分を切断し、前記第2側面の他方の端部、および前記第3面の他方の端部に連なる第4側面を露出させる工程、
(e3)前記(e1)工程の後、かつ前記(d)工程の前に、前記第1面と前記第3側面との間に第4面を形成する工程、
(e4)前記(e2)工程の後、かつ前記(d)工程の前に、前記第1面と前記第4側面との間に第5面を形成する工程、
を含み、
前記第4面と前記第1面とが成す第3角度、前記第4面と前記第3側面とが成す第4角度、前記第5面と前記第1面とが成す第5角度、および前記第5面と前記第4側面とが成す第6角度、のそれぞれは、90度より大きい、半導体装置の製造方法。
付記9において、
前記第3面、前記第4面、および前記第5面のそれぞれは、プレス加工により形成される、半導体装置の製造方法。
2R1 曲率半径
2T1 厚さ(板厚)
2W1 幅
10 半導体チップ
10b 裏面
10s 側面
10t 表面
11 ダイボンド材(接着材)
12、12g、12s ワイヤ(金属ワイヤ、導電性部材、金属線)
20、20h 金属板(ダイパッド、チップ搭載部、放熱板)
20b 下面(実装面、第2面、第2主面)
20m1、20m2、20m3、20m4、20m5 辺
20p、20p1、20p2、20p3、20p4、20p5 傾斜面(面、C面取り部)
20r 曲面(面、R面取り部)
20s、20s1、20s2、20s3、20s4、20s5、20s6 側面
20t 上面(チップ搭載面、第1面、第1主面)
20TB タイバー
20tC 露出部分(部分)
21、21h 基材
22、22h 金属膜
22P1、22P2、22P3 部分(膜厚部)
30、30D、30G、30S リード(端子)
30b 下面
30t 上面
31 基材
32 金属膜
40 封止体
40b 下面(実装面)
40s 側面
40t 上面
50 実装基板(マザーボード、配線基板)
50t 上面(面、電子部品搭載面)
51 絶縁基板
52 端子(ランド)
52a 端子(リード接続用端子)
52b 端子(金属板接続用端子)
53 半田材
60、61 金型
61D ダイ
61P パンチ
62 成形金型
62B 下型
62C キャビティ
62T 上型
65N カソード
65P アノード
65PL メッキ液
65T メッキ槽
66L、67L、68L 切断線
CH チャネル形成領域
D ドレイン
DE ドレイン電極
ED1 電子装置
EP エピタキシャル層
FLe 方向
G ゲート電極
GE ゲート電極パッド
GI ゲート絶縁膜
LF リードフレーム
LF1、LF2 部分
LFB 材料板
LFd デバイス形成部
LFf フレーム部
LFT 溝
LFs 側面
LFt1、LFt2 タイバー
PKG1、PKG2、PKG3、PKGh1 半導体装置
Q1 トランジスタ
S ソース
SE ソース電極パッド
SR ソース領域
TR1 トレンチ(開口部、溝)
WH 半導体基板
WHt 主面
WIS ウィスカ
θ1、θ2 角
Claims (19)
- 第1面、前記第1面の反対側の第2面、および前記第1面と前記第2面との間に位置する複数の側面を有する第1金属板と、
前記第1金属板の前記第1面上に搭載される半導体チップと、
前記半導体チップと電気的に接続される複数のリードと、
前記半導体チップの全体、前記複数のリードのそれぞれの一部分、および前記第1金属板の一部分を封止する封止体と、
前記第1金属板のうち、前記封止体から露出する部分を覆う第1金属膜と、
を有し、
前記第1金属板の前記複数の側面は、
平面視において、前記複数のリードのそれぞれと対向した状態で設けられ、前記封止体により封止された第1側面と、
前記第1側面の反対側に設けられ、前記封止体から露出し、かつ、前記第1金属膜に覆われる第2側面と、
を含み、
前記第1金属板の前記第1面のうち前記封止体から露出し、かつ、前記第1金属膜に覆われる第1露出部分と、前記第2側面との間には、前記第1面および前記第2側面のそれぞれに対して傾斜し、かつ前記第1金属膜に覆われる第1傾斜面が介在する、半導体装置。 - 請求項1において、
前記第1金属板の前記第2側面は、前記第1金属膜に覆われる前記第2面と連なっている、半導体装置。 - 請求項2において、
前記第1金属膜のうち、前記第1傾斜面を覆う第1部分の厚さは、前記第1金属板の前記第2側面と前記第2面とが交差する部分を覆う第2部分の厚さよりも薄い、半導体装置。 - 請求項1において、
前記第1金属板の前記第1面および前記第2面のうち、一方から他方に向かう第1方向において、
前記第1傾斜面と前記第1面とが交差する第1辺と、前記第1傾斜面と前記第2側面とが交差する第2辺と、の間の第1高さは、
前記第1面と前記第2面の離間距離の10%より大きい、半導体装置。 - 請求項1において、
前記第1金属板の前記第1面および前記第2面のうち、一方から他方に向かう第1方向において、
前記第1傾斜面と前記第1面とが交差する第1辺と、前記第1傾斜面と前記第2側面とが交差する第2辺と、の間の第1高さは、
前記第1面と前記第2面の離間距離の1/4以上である、半導体装置。 - 請求項1において、
前記第1金属板の前記複数の側面は、
前記第2側面の一方の端部、および前記第1傾斜面の一方の端部に連なる第3側面と、
前記第2側面の他方の端部、および前記第1傾斜面の他方の端部に連なる第4側面と、
を含み、
前記第3側面および前記第4側面のそれぞれは、前記第1金属板の前記第1面に連なり、かつ、前記封止体および前記第1金属膜から露出している、半導体装置。 - 請求項6において、
前記第1金属板の前記複数の側面は、
前記第3側面の端部、および前記第1面に連なり、前記封止体から露出する第5側面と、
前記第4側面の端部、および前記第1面に連なり、前記封止体から露出する第6側面と、
を含み、
前記第5側面および前記第6側面のそれぞれは、平面視に置いて前記第1側面と前記第2側面との間に配置され、かつ、前記第1金属膜に覆われている、半導体装置。 - 請求項1において、
前記第1金属板の厚さは、前記複数のリードのそれぞれの厚さより厚い、半導体装置。 - 請求項1において、
前記第1金属膜は、錫およびビスマスを含んでいる、半導体装置。 - 請求項1において、
前記第1金属板の前記複数の側面は、
前記第2側面の一方の端部に連なり、前記第1金属膜に覆われる第3側面と、
前記第2側面の他方の端部に連なり、前記第1金属膜に覆われる第4側面と、
を含み、
前記第1露出部分と、前記第3側面との間には、前記第1面および前記第3側面の両方に対して傾斜し、かつ前記第1金属膜に覆われる第2傾斜面が介在し、
前記第1露出部分と、前記第4側面との間には、前記第1面および前記第4側面の両方に対して傾斜し、かつ前記第1金属膜に覆われる第3傾斜面が介在する、半導体装置。 - 請求項10において、
前記第1金属板の前記複数の側面は、
前記第3側面の端部に連なり、前記第1金属膜に覆われる第5側面と、
前記第4側面の端部に連なり、前記第1金属膜に覆われる第6側面と、
を含み、
前記第1露出部分と、前記第5側面との間には、前記第1面および前記第5側面の両方に対して傾斜し、かつ前記第1金属膜に覆われる第4傾斜面が介在し、
前記第1露出部分と、前記第6側面との間には、前記第1面および前記第6側面の両方に対して傾斜し、かつ前記第1金属膜に覆われる第5傾斜面が介在する、半導体装置。 - 第1面、前記第1面の反対側の第2面、および前記第1面と前記第2面との間に位置する複数の側面を有する第1金属板と、
前記第1金属板の前記第1面上に搭載される半導体チップと、
前記半導体チップと電気的に接続される複数のリードと、
前記半導体チップの全体、前記複数のリードのそれぞれの一部分、および前記第1金属板の一部分を封止する封止体と、
前記第1金属板のうち、前記封止体から露出する部分を覆う第1金属膜と、
を有し、
前記第1金属板の前記複数の側面は、
平面視において、前記複数のリードのそれぞれと対向した状態で設けられ、前記封止体により封止された第1側面と、
前記第1側面の反対側に設けられ、前記封止体から露出し、かつ、前記第1金属膜に覆われる第2側面と、
を含み、
前記第1金属板の前記第1面のうち前記封止体から露出し、かつ、前記第1金属膜に覆われる第1露出部分と、前記第2側面との間には、前記第1金属膜に覆われる第1曲面が介在し、
前記第1曲面は、前記第1金属板の外面に向かって突出する、半導体装置。 - 請求項12において、
前記第1金属板の前記第2側面は、前記第1金属膜に覆われる前記第2面と連なっている、半導体装置。 - 請求項13において、
前記第1金属膜のうち、前記第1曲面を覆う第1部分の厚さは、前記第1金属板の前記第2側面と前記第2面とが交差する部分を覆う第2部分の厚さよりも薄い、半導体装置。 - 請求項12において、
前記第1金属板の前記第1面および前記第2面のうち、一方から他方に向かう第1方向において、
前記第1曲面の曲率半径は、前記第1面と前記第2面の離間距離の10%より大きい、半導体装置。 - 請求項12において、
前記第1金属板の前記第1面および前記第2面のうち、一方から他方に向かう第1方向において、
前記第1曲面の曲率半径は、前記第1面と前記第2面の離間距離の1/4以上である、半導体装置。 - 第1面、前記第1面の反対側の第2面、および前記第1面と前記第2面との間に位置する複数の側面を有する第1金属板と、
前記第1金属板の前記第1面上に搭載される半導体チップと、
前記半導体チップと電気的に接続される複数のリードと、
前記半導体チップの全体、前記複数のリードのそれぞれの一部分、および前記第1金属板の一部分を封止する封止体と、
前記第1金属板のうち、前記封止体から露出する部分を覆う第1金属膜と、
を有し、
前記第1金属板の前記複数の側面は、
平面視において、前記複数のリードのそれぞれと対向した状態で設けられ、前記封止体により封止された第1側面と、
前記第1側面の反対側に設けられ、前記封止体から露出し、かつ、前記第1金属膜に覆われる第2側面と、
を含み、
前記第1金属板の前記第1面のうち前記封止体から露出し、かつ、前記第1金属膜に覆われる第1露出部分と、前記第2側面との間には、前記第1金属膜に覆われる第3面が介在し、
前記第3面と前記第1面とが成す第1角度、および前記第3面と前記第2側面とが成す第2角度のそれぞれは、90度より大きい、半導体装置。 - 請求項17において、
前記第1金属板の前記第2側面は、前記第1金属膜に覆われる前記第2面と連なっている、半導体装置。 - 請求項18において、
前記第1金属膜のうち、前記第3面を覆う第1部分の厚さは、前記第1金属板の前記第2側面と前記第2面とが交差する部分を覆う第2部分の厚さよりも薄い、半導体装置。
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