JP2018056451A - 半導体装置 - Google Patents

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昭二 橋詰
Shoji Hashizume
昭二 橋詰
靖司 高橋
Yasushi Takahashi
靖司 高橋
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Abstract

【課題】ボンディングワイヤの接続性を向上させた半導体装置を提供する。【解決手段】半導体装置PKG1は、ワイヤ12を介して半導体チップと電気的に接続されるリード30を有している。リード30のインナ部30M、半導体チップおよびワイヤ12は、封止体(樹脂封止体)40により封止されている。また、ワイヤ12は、リード30のインナ部30Mのうち、ワイヤ接合部30Wの上面30tに接合され、リード30のインナ部30Mのうち、上面30tの反対側の下面30bには、金属膜33が形成され、ワイヤ接合部30Wの上面30tには金属膜が形成されていない。【選択図】図13

Description

本発明は、半導体装置に関し、例えば、ワイヤが接続されたリードの一部分が樹脂封止体により封止されている半導体装置に関する。
特開2005−26294号公報(特許文献1)には、ワイヤが接続されたリードの一部分が樹脂封止体により封止されているパワー半導体装置が記載されている。
また、特開平8−264697号公報(特許文献2)には、リードのボンディング面側に金属膜が形成され、金属膜から露出した部分にワイヤを接合した半導体装置が記載されている。
特開2005−26294号公報 特開平8−264697号公報
本願発明者は、半導体装置の性能向上について検討している。例えば、半導体装置の構成部材には、リードフレームなどの金属部材と、半導体チップを封止する樹脂封止体とが含まれる。樹脂封止体と金属部材とは、線膨張係数の差が大きいので、線膨張係数差に起因する熱応力が生じる。半導体装置の性能向上の一環として、製品の使用環境温度の範囲を大きくすれば、上限の温度(例えば260℃程度)では、熱応力が大きくなるので、樹脂封止体と金属部材との接合界面において、熱応力に起因する剥離が生じる場合があることが判った。また、半導体チップとリードとがワイヤを介して電気的に接続されている場合、ワイヤとリードの接続部分の近傍で上記剥離が発生すると、剥離の影響により半導体装置の電気的な信頼性が影響を受ける。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、ワイヤを介して半導体チップと電気的に接続されるリードを有している。上記リードのインナ部、上記半導体チップ、および上記ワイヤは樹脂封止体により封止されている。また、上記ワイヤは、上記リードの上記インナ部のうち、ワイヤ接合部の一つの面に接合され、上記リードの上記インナ部のうち、上記一つの面の反対側の面には、金属膜が形成され、上記ワイヤ接合部の上記一つの面には金属膜が形成されていない。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置が備える回路の一例を模式的に示す説明図である。 図1に示す電界効果トランジスタの素子構造例を示す要部断面図である。 図1に示す半導体装置の上面図である。 図3に示す半導体装置の下面図である。 図3に示す封止体を取り除いた状態で、半導体装置の内部構造を示す透視平面図である。 図5のA−A線に沿った断面図である。 図5のB−B線に沿った断面図である。 図5のC−C線に沿った断面図である。 一実施の形態に対する検討例である半導体装置のリードとワイヤとの接続部分を拡大して示す拡大平面図である。 図9のA−A線に沿った拡大断面図である。 表1に示す接合強度を測定する方法を模式的に示す説明図である。 図5に示す半導体装置のうち、ゲート端子になっているリードとワイヤの接合部周辺を下面側から視た拡大平面図である。 図12のA−A線に沿った拡大断面図である。 図12のB−B線に沿った拡大断面図である。 図5に示す半導体装置のうち、三本のリードとワイヤの接合部周辺を下面側から視た拡大平面図である。 図1〜図15を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図16に示すリードフレーム準備工程で準備するリードフレームの一部を示す拡大平面図である。 図17に示すデバイス形成部1個分を下面側から視た拡大平面図である。 図18のA−A線に沿った拡大断面図である。 図16に示す材料板成形工程でプレス加工により材料板を成形した状態の一例を示す拡大斜視図である。 図16に示す金属膜形成工程で材料板の下面側の一部分に、金属膜を形成した状態を示す拡大平面図である。 図22は、図16に示すパターニング工程で、材料板の一部分をプレス加工により除去する状態を示す拡大断面図である。 図19に示すダイパッド上に半導体チップを搭載した状態を示す拡大断面図である。 図23に示す半導体チップと、リードとを、ワイヤを介して電気的に接続した状態を示す拡大平面図である。 図24に示す半導体チップおよびワイヤを封止する封止体を形成した状態を示す拡大平面図である。 図25のA−A線に沿った断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。 電解めっき法によるめっき工程の概要を示す説明図である。 図16に示す個片化工程で、複数のデバイス形成部のそれぞれを分離した状態を示す拡大平面図である。 図13に対する変形例である半導体装置の拡大断面図である。 図13に対する他の変形例である半導体装置の拡大断面図である。
(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
以下の説明において、「接触」、「接着」、「接合」、「剥離」、および「接続」という用語を用いるが、以下の意味で用いる。「接触」とは、分離可能な二つの部材の少なくとも一部分が互いに接している状態を言う。「接着」とは、分離可能な二つの部材(被着材)の少なくとも一部分が接着剤を介して互いに結合し、固定された状態を言う。また、「接合」とは、分離可能な二つの部材(被着材)の少なくとも一部分が互いに結合し、固定された状態を言う。上記した「結合」には、アンカー効果などの機械的な結合、分子間力などの物理的相互作用による結合、および共有結合などの化学的相互作用による結合が含まれる。また、「接合」には、被着材の間に他の部材(例えば接着剤)が介在している場合の他、他の部材が介在していない場合も含まれる。すなわち、「接合された状態」には「接着された状態」が含まれる。また、「剥離」とは、上記した「結合」状態が解除され、分離可能な状態に変化することを言う。また、単に「剥離」と記載した場合には、二つの部材の接合部分の全体において結合が解除された場合の他、接合部分の一部において結合が解除された状態も含む。また、「接続」とは、二つの部材が連通した状態(接続経路が途中で分断されず、連続的に繋がった)を言う。二つの部材の間に別の部材が介在しているかどうかは問わない。例えば「A部材とB部材とが電気的に接続された状態」とは、A部材とB部材とが電気的に導通可能な状態を意味し、A部材とB部材との間にC部材が介在している場合も含まれる。また、単に、「A部材とB部材とが接続された状態」とは、A部材とB部材とが固定された状態を意味し、A部材とB部材との間にC部材が介在している場合も含まれる。また例えば、「A部材とB部材とが接続された状態」には、A部材とB部材とが分離できない一体物として形成され、形状的または機能的に区別されている場合も含まれる。このように、A部材とB部材とが一体物として形成された状態のことを「連結」と記載する場合もある。
また、以下の説明において、半田、半田材、半田材料、あるいは半田成分と記載した場合には、例えば、鉛(Pb)入りのSn−Pb半田、あるいは、Pbを実質的に含まない、所謂、鉛フリー半田を指す。鉛フリー半田の例としては、例えば錫(Sn)のみ、錫−ビスマス(Sn−Bi)、または錫−銅−銀(Sn−Cu−Ag)、錫−銅(Sn−Cu)などが挙げられる。ここで、鉛フリー半田とは、鉛(Pb)の含有量が0.1wt%以下のものを意味し、この含有量は、RoHS(Restriction of Hazardous Substances)指令の基準として定められている。
本実施の形態では、半導体装置の例として、電源回路等の電力制御回路に組み込まれる、パワーデバイス、あるいはパワー半導体装置と呼ばれる半導体装置を取り上げて説明する。以下で説明する半導体装置は、電力変換回路に組み込まれ、スイッチング素子として機能する。
<回路構成例>
図1は、本実施の形態の半導体装置が備える回路の一例を模式的に示す説明図である。また、図2は、図1に示す電界効果トランジスタの素子構造例を示す要部断面図である。
パワー半導体装置と呼ばれる電力制御用の半導体装置には、例えばダイオード、サイリスタ、あるいは、トランジスタなどの半導体素子を有するものがある。トランジスタは、様々な分野に利用されているが、本実施の形態のように、例えば1A(アンペア)以上の大電流が流れる電力制御回路内に組み込まれ、スイッチング素子として動作するトランジスタは、パワートランジスタと呼ばれる。本実施の形態の半導体装置PKG1は、図1に示すように、パワートランジスタであるトランジスタQ1が形成された半導体チップ10を有している。図1および図2に示す例では、半導体チップ10に形成されているトランジスタQ1は、電界効果トランジスタ、詳しくは、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。パワー半導体装置では、トランジスタは例えばスイッチング素子として利用される。パワー半導体装置に用いられるMOSFETは、パワーMOSFETと呼ばれる。
上記したMOSFETは、ゲート絶縁膜上に導電性材料からなるゲート電極が配置された構造の電界効果トランジスタを広く表わす用語として記載している。したがって、MOSFETと記載した場合でも、酸化膜以外のゲート絶縁膜を除外するものではない。また、MOSFETと記載した場合でも、例えばポリシリコンなど、金属以外のゲート電極材料を除外するものではない。
また、図1に示すトランジスタQ1は、例えば、図2に示すようなnチャネル型の電界効果トランジスタにより形成されている。図2は、図1に示す電界効果トランジスタの素子構造例を示す要部断面図である。
図2に示す例では、例えばn型単結晶シリコンから成る半導体基板WHの主面WHt上に、n−型のエピタキシャル層EPが形成されている。この半導体基板WHおよびエピタキシャル層EPは、MOSFETのドレイン領域(図1に示すドレインDに相当する領域)を構成する。このドレイン領域は、半導体チップ10の裏面側に形成されたドレイン電極DEと電気的に接続されている。
エピタキシャル層EP上には、p+型の半導体領域であるチャネル形成領域CHが形成され、このチャネル形成領域CH上には、n+型の半導体領域であるソース領域(図1に示すソースSに相当する領域)SRが形成されている。ソース領域SRは、引出配線を介して、半導体チップ10の主面側に形成されたソース電極パッドSEと電気的に接続されている。また、半導体基板WH上に積層された半導体領域には、ソース領域SRの上面からチャネル形成領域CHを貫通し、エピタキシャル層EPの内部に達するトレンチ(開口部、溝)TR1が形成されている。
また、トレンチTR1の内壁にはゲート絶縁膜GIが形成されている。また、ゲート絶縁膜GI上には、トレンチTR1を埋め込むように積層されたゲート電極Gが形成されている。ゲート電極Gは、引出配線を介して、半導体チップ10のゲート電極パッドGEと電気的に接続されている。
また、トランジスタQ1は、チャネル形成領域CHを挟んで、厚さ方向にドレイン領域とソース領域SRが配置されるので、厚さ方向にチャネルが形成される(以下、縦型チャネル構造と呼ぶ)。この場合、主面WHtに沿ってチャネルが形成される電界効果トランジスタと比較して、平面視における、素子の占有面積を低減できる。このため、半導体チップ10の平面サイズを低減できる。
また、上記した縦型チャネル構造の場合、平面視において、単位面積当たりのチャネル幅を増加できるので、オン抵抗を低減することができる。なお、図2は、電界効果トランジスタの素子構造を示す図であって、図1に示す半導体チップ10では、例えば図2に示すような素子構造を有する複数(多数)のトランジスタQ1が、並列接続されている。これにより、例えば1アンペアを越えるような大電流が流れるパワーMOSFETを構成することができる。
上記のように、縦型チャネル構造の複数のトランジスタQ1を並列接続してMOSFETを構成する場合、MOSFETの電気的特性(主に耐圧特性、オン抵抗特性、容量特性)は、半導体チップ10の平面サイズに応じて変化する。例えば、半導体チップ10の平面積を大きくすれば、並列接続されたトランジスタQ1のセル数(すなわち素子の数)が増加するので、オン抵抗は低下し、容量は増大する。
なお、図1および図2では、パワー半導体装置が備えるパワートランジスタの例として、MOSFETを例示したが、種々の変形例を適用できる。例えば、MOSFETに代えて、絶縁ゲートバイポーラトランジスタ(IGBT;Insulated Gate Bipolar Transistor)を備えていても良い。
<半導体装置>
次に、図1に示す半導体装置PKG1のパッケージ構造について説明する。図3は、図1に示す半導体装置の上面図である。また、図4は、図3に示す半導体装置の下面図である。また、図5は、図3に示す封止体を取り除いた状態で、半導体装置の内部構造を示す透視平面図である。また、図6は、図5のA−A線に沿った断面図、図7は、図5のB−B線に沿った断面図、図8は、図5のC−C線に沿った断面図である。
本実施の形態の半導体装置PKG1は、半導体チップ10(図5、図6参照)、半導体チップ10が搭載されるダイパッド(金属板、チップ搭載部、放熱板)20(図4〜図6参照)、および外部端子である複数のリード(端子)30を有している。半導体チップ10と複数のリード30とは、複数のワイヤ12(図5、図6参照)を介して電気的に接続されている。また、半導体チップ10、ダイパッド20の上面20tおよび複数のリード30のインナ部(インナリード部、被封止部)30M(図5、図6参照)は、封止体(樹脂封止体、樹脂体、モールド樹脂)40により、封止されている。
本実施の形態では、図5に示すように、複数のリード30のそれぞれは、Y方向に沿ってダイパッド20と並んで配置され、かつ、Y方向と交差(図5の例では直交)するX方向に沿ってそれぞれが並んで配置されている。また、図5に示す例では、平面視において、X方向に沿って、ソース用のリード(ソースリード、ソース端子)30S、ドレイン用のリード(ドレインリード、ドレイン端子)30D、およびゲート用のリード(ゲートリード、ゲート端子)30Gが順に並ぶように配列されている。複数のリード30のそれぞれは、封止体40に封止されるインナ部30Mと、封止体40から露出するアウタ部(アウタリード部、露出部)30Xと、を備えている。
また、図6〜図8に示すように、半導体チップ10は、表面(面、上面)10tと、表面10tの反対側に位置する裏面(面、下面)10bを有している。また、図5に示すように半導体チップ10の表面10t(または図6に示す裏面10b)は平面視において四角形を成し、周縁部に四つの側面10sを有している。図5に示す例では半導体チップ10は平面視において長方形を成し、長辺がX方向に沿って配置されている。
また、図5に示すように半導体チップ10の表面10tには、図1に示すゲート電極Gと電気的に接続されるゲート電極パッドGEと、図1に示すソースSと電気的に接続されるソース電極パッドSEが形成されている。また、図6〜図8に示すように、半導体チップ10の裏面10bには、図1に示すドレインDと電気的に接続されるドレイン電極DEが形成されている。図6〜図8に示す例では、半導体チップ10の裏面10b全体が、ドレイン電極DEになっている。
図2に示すように、半導体チップ10を縦型チャネル構造とした場合、半導体チップ10の厚さを薄く(図6に示す表面10tと裏面10bの距離を小さく)することにより、オン抵抗を低減することができる。一方、ダイパッド20の熱容量を大きくする観点、あるいは、電流が流れる導電経路の断面積を大きくする観点からは、ダイパッド20の厚さは厚い方が良い。このため、図6〜図8に示す例では、ダイパッド20の厚さは半導体チップ10の厚さよりも厚い。例えば、図6〜図8に示す例では、ダイパッド20の厚さは、400μm以上である。
また、図5〜図8に示すように、半導体装置PKG1は、半導体チップ10が搭載されるダイパッド(金属板、チップ搭載部、放熱板)20を有する。図6〜図8に示すように、ダイパッド20は、半導体チップ10がダイボンド材11を介して搭載された上面(面、主面、表面、チップ搭載面)20tと、上面20tとは反対側の下面(面、主面、裏面、露出面、実装面)20bを有している。図5に示す例では、半導体チップ10の平面サイズ(表面10tの面積)は、ダイパッド20の平面サイズ(上面20tの面積)よりも小さい。また、図4に示すようにダイパッド20は、周縁部に下面20bに連なる複数の側面20sを有している。
また、図5および図8に示すように、ダイパッド20は、ドレイン端子であるリード30Dと一体に形成されている。リード30Dは、図1に示すドレインDと電気的に接続される外部端子である。図6に示すように、半導体チップ10の裏面10bには、MOSFETであるトランジスタQ1(図1参照)のドレインDに接続されるドレイン電極DEが形成されている。ドレイン電極DEは、導電性材料から成るダイボンド材11を介してダイパッド20と電気的に接続される。ダイボンド材11は、例えば半田、あるいは、銀(Ag)粒子などの導電性粒子と樹脂との混合物の硬化物である、導電性樹脂である。リード30Dは、ダイパッド20に接続されており、ダイパッド20およびダイボンド材11を介して半導体チップ10のドレイン電極DEと電気的に接続される。また、リード30Dは、ダイパッド20に接続(連結)されており、後述する半導体装置の製造工程において、ダイパッド20を支持する吊りリードとしての機能を備えている。
なお、本実施の形態では、ダイパッド20の下面20bが封止体40から露出しているので、ダイパッド20自身を、ドレイン端子として扱っても良い。また、本実施の形態では、パワートランジスタの例として、MOSFETを利用した実施態様を取り上げて説明しているので、リード30およびダイパッド20は、回路上では、半導体装置PKG1のドレイン端子として動作する。しかし、変形例として、パワートランジスタにIGBTを用いる場合には、半導体チップの裏面には、コレクタ電極が形成される。このため、パワートランジスタがIGBTである場合には、リード30およびダイパッド20は、回路上では、半導体装置PKG1のコレクタ端子として動作する。
また、図5に示すように、ダイパッド20の複数の側面20sは、平面視において、複数のリード30のそれぞれと対向した状態で設けられ、封止体40により封止された側面20s1を含む。また、複数の側面20sは、側面20s1の反対側に設けられ、封止体40から露出し、かつ、金属膜22(図6参照)に覆われる側面20s2を含む。
また、図4および図6に示すように、ダイパッド20の下面20bは、封止体40の下面40b側において、封止体40から露出している。図4に示す例では、ダイパッド20の下面20bの面積は、封止体40の下面40bの面積と同等、あるいはそれ以上である。また、図3に示すように、ダイパッド20の一部分は、ダイパッド20の上面20t側から視た平面視において、封止体40が有する複数の側面40sのうちの一つの側面40sから外側に向かって突出している。そして、図3および図6に示すように、ダイパッド20の上面20tの一部分、および複数の側面20sのうちの一部(少なくとも側面20s2)は、封止体40から露出している。本実施の形態のようにダイパッド20の平面サイズを大きくし、かつ、ダイパッド20の一部を封止体40から露出させることにより、半導体チップ10で発生した熱の放熱効率を向上させることができる。
また、外部端子であるリード30Dに接続されるダイパッド20の下面20bが封止体40から露出していることにより、電流が流れる導通経路の断面積を大きくすることができる。このため、導通経路中のインピーダンスを低減することができる。特に、リード30Dが、半導体装置PKG1が有する回路の出力ノードに対応する外部端子になっている場合には、リード30Dに接続される導通経路のインピーダンス成分を低減することにより、出力配線の電力損失を直接的に低減できる点で好ましい。
ダイパッド20は、複数のリード30と同じ金属材料、例えば、銅(Cu)、または銅(Cu)を主要な成分とする合金材料から成る基材21を有する。また、複数のリード30のそれぞれは、ダイパッド20と同じ金属材料、例えば、銅(Cu)、または銅(Cu)を主要な成分とする合金材料から成る基材31を有する。
また、図6に示す例では、ダイパッド20の厚さ(上面20tおよび下面20bのうちの一方から他方までの距離)は、リード30の厚さ(上面30tおよび下面30bのうちの一方から他方までの距離)より大きい。本実施の形態のようにダイパッド20の厚さが厚ければ、ダイパッド20の熱容量が大きくなる。この結果、ダイパッド20による半導体装置PKG1の放熱特性は向上する。
また、ダイパッド20のうち、封止体40から露出する部分(アウタ部、露出部)は、金属膜22に覆われている。同様に、リード30のうち、封止体40から露出する部分(アウタ部30X)は、金属膜32に覆われている。この金属膜22および金属膜32は、半導体装置PKG1を実装基板に実装する際に、接続材料として用いる半田材の濡れ性を向上させるための金属膜である。金属膜22および金属膜32は、例えば、電解めっき法により形成されためっき金属膜である。詳細は後述するが、金属膜22および金属膜32は、例えば、錫(Sn)を含む半田材料から成る。
また、図5および図6に示すダイボンド材(接着材)11は、半導体チップ10をダイパッド20上に固定し、かつ半導体チップ10とダイパッド20を電気的に接続するための導電性部材(ダイボンド材)である。ダイボンド材11は例えば、半田材料を用いても良い。あるいは、ダイボンド材11は、複数の銀(Ag)粒子(Agフィラ)を含有する所謂、銀(Ag)ペーストと呼ばれる導電性の樹脂接着材であっても良い。なお、図示は省略するが、ダイパッド20の基材である銅(Cu)または銅合金よりもダイボンド材11との接着性が高い金属膜(図示は省略)がダイパッド20の上面20tの一部分に形成されていても良い。これにより、ダイボンド材11とダイパッド20との接着強度を向上させることができる。
また、図5に示すように、半導体チップ10のゲート電極パッドGEとリード30Gは、ワイヤ12(詳しくはワイヤ12G)を介して電気的に接続されている。同様に、半導体チップ10のソース電極パッドSEとリード30Sは、ワイヤ(導電性部材、金属線)12(詳しくはワイヤ12S)を介して電気的に接続されている。ワイヤ12は、半導体チップ10の表面10t側の電極パッドとリード30とを接続する導電性部材であって、例えばアルミニウム(Al)、銅(Cu)、銀(Ag)、あるいは金(Au)などの金属を主成分としている。
図5および図6に示すように、ワイヤ12Gの一端は、半導体チップ10のゲート電極パッドGEに接合される。一方、ワイヤ12Gの上記一端とは反対側の他端は、リード30Gの一部に形成されたワイヤ接合部(パッド、ボンディングパッド、ワイヤ接続部、接合部)30Wの上面30tに接合される。
また、図5および図7に示すように、ワイヤ12Sの一端は、半導体チップ10のソース電極パッドSEに接合される。一方、ワイヤ12Sの上記一端とは反対側の他端は、リード30Sの一部に形成されたワイヤ接合部(パッド、ボンディングパッド、ワイヤ接続部、接合部)30Wの上面30tに接合される。
また、パワー半導体装置では、ソース電極パッドSEに接続される配線経路には、ゲート電極パッドGEに接続される配線経路より大きな電流が流れる。このため、図5に示す例では、ワイヤ12Sの太さは、ワイヤ12Gの太さよりも太い。なお、ワイヤ12の形状や本数は、図5に示す態様には限定されず、種々の変形例がある。例えば、ワイヤ12Gとワイヤ12Sの太さが同じであっても良い。また例えば、ソース電極パッドSEとリード30Sとが、複数のワイヤ12Sを介して電気的に接続されていても良い。
また、半導体チップ10、複数のリード30、および複数のワイヤ12は、封止体40により封止される。封止体40は、半導体チップ10、ワイヤ12およびワイヤ12を封止する樹脂体であって、上面40t(図3、図6参照)および上面40tの反対側に位置する下面(実装面)40b(図4、図6、図7参照)を有する。また、図3および図4に示すように封止体40の上面40t(図3参照)および下面40b(図4参照)のそれぞれは、周縁部に複数の側面40sを有している。
封止体40は、例えば、主としてエポキシ系樹脂などの熱硬化性樹脂により構成されている。また、本実施の形態では、封止体40の特性(例えば熱影響による膨張特性)を向上させるため、例えば、シリカ(二酸化珪素;SiO)粒子などのフィラ粒子が樹脂材料中に混合されている。
<リードの詳細>
図6〜図8に示すように、本実施の形態の複数のリード30のそれぞれは、インナ部30Mにおける下面30bにおいて、金属膜33が形成されている。一方、下面30bのうち、金属膜33が形成された部分の反対側の上面30tには金属膜は形成されず、リード30の基材31が露出している。このように、リード30のインナ部30Mの下面30bに選択的に金属膜33を形成する理由について、詳細に説明する。
例えば図6に示すように、半導体チップ10、ワイヤ12、ダイパッド20一部(上面20tの一部および側面20s1)、およびリード30のインナ部30Mは、熱硬化性樹脂を含む樹脂組成物を主成分とする封止体40により封止されている。封止体40は、リードフレームが収容された成形金型内に樹脂を供給した後、加熱処理(キュアベイク)を施し、樹脂に含まれる熱硬化性樹脂成分を硬化させることにより形成される。封止体40を構成する樹脂と半導体装置PKG1に含まれる各部材とが接触する界面では、樹脂が各部材の表面に接合された状態になっている。
硬化後の封止体40と、リード30などの金属部材とでは、線膨張係数が異なる。上記したように、封止体40には、シリカなどのフィラ粒子が混合されており、これにより、封止体40と半導体チップ10との線膨張係数差の低減が図られているが、金属部材と封止体40との線膨張係数差は、相対的に大きい。このため、図6に示す半導体チップ10の電極パッドGEとワイヤ12Gの接合部周辺よりも、ワイヤ12Gとリード30Gとの接合部30W周辺の方が線膨張差に起因する応力が大きい。
金属部材と封止体40との間に線膨張係数差があっても、半導体装置PKG1に印加される温度が例えば150℃程度以内であれば、金属部材と封止体40との接合界面の剥離を抑制できる。しかし、近年では、半導体装置は様々な用途に利用され、使用環境温度の範囲を大きくしたいという要求がある。本実施の形態のように、パワー半導体装置の場合、制御回路自体が過酷な環境に配置される場合も考えられるため、特に使用環境温度の範囲を大きくする要求が強い。本願発明者が検討した温度範囲は例えば、−55℃〜260℃程度である。このように、想定される使用環境の温度範囲が大きくなれば、線膨張係数差に起因して金属部材と封止体40との接合界面に印加される応力(熱応力)が大きくなる。温度範囲の上限付近では特に大きくなる。
また、仮に金属部材と封止体40との接合界面で剥離が生じた場合でも、半導体装置PKG1の信頼性がただちに低下する訳ではない。例えば、図6に示すワイヤ12とリード30との接合部30Wの近傍で剥離が発生した場合でも、ワイヤ12とリード30がただちに断線する訳ではない。しかし、ワイヤ12とリード30との接合部30Wの近傍で剥離が発生すると、半導体装置PKG1に印加される温度サイクル負荷(高温状態と低温状態とが交互に繰り返される負荷)により生じる応力が、ワイヤ12とリード30との接合部分の周辺に繰り返し印加される。この時、ワイヤ12とリード30との接合強度やワイヤ12がリード30に接合される部分の機械的強度が強ければ、ある程度のサイクル数(例えば500サイクル程度)に達するまでは、ワイヤ12とリード30との接続状態は維持される。
しかし、半導体装置PKG1の性能向上の一環として、温度サイクル負荷のサイクル数を増加させる場合(例えば1000サイクル以上)、ワイヤ12がリード30に接合される部分が損傷する可能性が増大する。例えば、ワイヤ12とリード30が断線すると、オープン不良になる。また、断線にまでは至らない場合でも、接合部分の一部が損傷した場合、損傷個所でのインピーダンスが大きくなるので、スイッチング素子としての特性低下の原因になる。
そこで、本願発明者は、半導体装置の性能向上を図る取り組みの一環として、半導体装置の信頼性を向上させる技術、例えば、上記のような過酷な条件下においても、半導体装置の電気的な接続状態を維持できる技術について検討した。図9は、本実施の形態に対する検討例である半導体装置のリードとワイヤとの接続部分を拡大して示す拡大平面図である。また、図10は、図9のA−A線に沿った拡大断面図である。図9は、平面図であるが、金属膜34hが形成されている範囲を示すため、金属膜34hが形成された部分にハッチングを付している。
まず、ワイヤ12とリード30との接合強度を向上させる技術として、図9および図10に示す検討例である半導体装置PKGh1のように、ワイヤ12とリード30との接合界面に、金属膜34hを介在させた態様について検討した。ワイヤ12とリード30との接合強度は、接合界面に金属膜34hを介在させることにより向上させられる場合がある。例えば、ワイヤ12がアルミニウム(Al)でリード30の基材31が銅(Cu)からなる場合、ワイヤ12を基材31に直接接合する場合、アルミニウムと銅の接合界面において、金属間化合物が生じる。一方、図11に示すように、リード30の接合部30Wの上面30tに例えば電解めっき法により形成されたニッケル(Ni)膜(金属膜34h)が形成されている場合、ワイヤ12と金属膜34hとの接合界面において金属間化合物の発生を抑制できる。このため、アルミニウム製のワイヤ12と銅製のリード30の接合界面に、ニッケル膜を介在させることにより、ワイヤ12とリード30との接合強度を向上させることができる。また、例えば、ワイヤ12が金(Au)製である場合、銅製のリード30の基材31に直接的に接合するよりも、銀(Ag)や金などの金属膜34hを介在させた方が接合強度を向上させることができる。このように、ワイヤ12とリード30の接合強度を向上させれば、接続部分の周辺においてリード30と封止体40とが剥離した場合でも、接続部分が損傷するまでのサイクル数を増加させることができる。
ただし、パッケージの外部からの水分や不純物の侵入を考慮した場合、接合部30Wにおいて、ワイヤ12が接合される上面30tと同一面において剥離が発生すると、外部から侵入した水分や不純物がワイヤ12の接合部分に到達し易い。このため、ワイヤ12とリード30との接合部分が水分や不純物により腐食することを抑制する観点からは、上面30tにおいて、封止体40とリード30との剥離を抑制することが好ましい。
本願発明者は、リード30と封止体40の剥離という点に着目し、リード30の基材31の表面に金属膜が形成されている場合、その金属膜と封止体40との接合界面において、剥離が発生し易い点に気付いた。以下、表1および図11を用いて説明する。表1は、リードと封止体との接合界面において、金属の種類と接合強度との関係を示す表である。また、図11は、表1に示す接合強度を測定する方法を模式的に示す説明図である。
Figure 2018056451
表1に示す接合強度は、以下の方法で作成した試料TSP1〜TSP5を用いてシェアテストを行った測定結果を示している。すなわち、図11に示すように、銅(Cu)から成る金属板である基材31上に、金属膜34hを介して(または、金属膜34hを介さずに)樹脂体41を形成し、試料TSP1〜TSP5を作成した。樹脂体41は、図6に示す封止体40と同様に、熱硬化性樹脂およびフィラ粒子を含む樹脂であって、半導体チップ10との線膨張係数差が小さくなるように調整されている。また、樹脂体41の下面は正方形であって、樹脂体41と金属膜34h(または基材31)との接触面積が、それぞれ10mmになるように形成されている。試料TSP1は、基材31の上面30tに脱脂洗浄処理を施した後、直接的に、樹脂体41を形成することにより作成されている。試料TSP2は、基材31の上面30tに電解めっき法によりニッケル膜(金属膜34h)を1μmの厚さで形成した後、金属膜34h上に樹脂体41を形成することにより作成されている。試料TSP3は、基材31の上面30tに無電解めっき法によりニッケル膜(金属膜34h)を1μmの厚さで形成した後、金属膜34h上に樹脂体41を形成することにより作成されている。なお、無電解めっき法によりニッケル膜を形成する場合、ニッケル膜中に8%のリン(P)が含まれる。このため、表1では、「Ni−P」として示している。試料TSP4は、基材31の上面30tにニッケル膜、パラジウム(Pd)膜、および金(Au)膜を順に積層して積層膜(金属膜34h)を1μmの厚さで形成した後、金属膜34h上に樹脂体41を形成することにより作成されている。1μmの膜厚のうち、大部分はニッケル膜の膜厚である。例えばパラジウム膜は0.01μm程度、金膜は0.15μm程度である。試料TSP5は、基材31の上面30tにめっき法により銀(Ag)膜(金属膜34h)を1μmの厚さで形成した後、金属膜34h上に樹脂体41を形成することにより作成されている。また、金属膜34h上に形成された樹脂体41を175℃の大気雰囲気中にて6時間加熱処理し完全硬化させた後、常温(25℃)まで冷却した。
次に、線膨張係数差に起因する負荷を印加するため、試料TSP1〜TSP5のそれぞれを260℃に加熱したヒータブロック上に固定したまま、試料TSP1〜TSP5のそれぞれに対してシェアツールSTLを用いてシェア試験を行い、樹脂体41と金属膜34h(または基材31)の接合界面が剥離する時の荷重を測定した。表1では、試料TSP1におけるシェア試験の時の荷重を100%とし、他の試料におけるシェア試験の荷重は、試料TSP1に対する割合で示している。
表1に示す測定結果から、金属膜34h(図11参照)を形成した場合(試料TSP2〜TSP5)、金属膜34hを形成しない場合(試料TSP1)と比較して、樹脂体41(図11参照)と金属部材との接合界面における接合強度が低下することが判った。試料TSP2〜TSP5のそれぞれの接合強度は、32%以下であり、測定誤差を考慮しても、少なくとも試料TSP1の場合の半分未満になっていると考えられる。特に、試料TSP2および試料TSP3で形成されたニッケル膜の場合、試料TSP1に対して接合強度が10%以下になることが判った。
上記の試験結果から、図9および図10に示すようにワイヤ12とリード30とが接合される部分に、金属膜34hを介在させることは、ワイヤ12とリード30との接合強度を向上させることができる場合があるが、リード30と封止体40との剥離を促進してしまうことが判った。
ここで、本願発明者は、金属膜34hが形成された場合、金属膜34hと封止体40との界面において、剥離が発生し易くなる点に着目し、剥離の発生箇所を制御するための部材として金属膜を利用することについて検討した。詳しくは、ワイヤ12とリード30との接合部分に印加される応力を低減させる観点からは、リード30のうち、ワイヤ12が接合される上面30t側において、剥離の発生が抑制できれば良い。言い換えれば、上面30tの反対側の下面30bにおいて剥離が発生しても、ワイヤ12とリード30が接合される部分に対して応力が印加される要因にはなり難い。また、パッケージの外部からの水分や不純物の侵入について検討すると、仮に、リード30の下面30bにおいて、リード30と封止体40とが剥離した場合でも、ワイヤ12とリード30との接合部分とは異なる面なので、水分や不純物が、上記接合部分に到達し難い。
一方、リード30の下面30bにおいて、封止体40とリード30の接合界面が剥離することにより、上面30tにおける剥離を抑制する効果が期待できる。すなわち、リード30と封止体40との接合界面の剥離は、接合界面に印加される応力に起因して発生するが、接合界面の一部が剥離している場合、剥離箇所において応力が分散(緩和)され、非剥離箇所に印加される応力が低減する効果が得られる。例えば、リード30の下面30bにおいてリード30と封止体40との接合界面が剥離すると、上面30t側の接合界面に印加される応力を低減することができる。
本実施の形態の半導体装置PKG1は、上記の知見を踏まえ、剥離の発生箇所を制御することにより、リード30の上面30tにおいて、封止体40とリード30の接合界面の剥離を抑制できる構造になっている。図12は、図5に示す半導体装置のうち、ゲート端子になっているリードとワイヤの接合部周辺を下面側から視た拡大平面図である。図13は、図12のA−A線に沿った拡大断面図、図14は、図12のB−B線に沿った拡大断面図である。図15は、図5に示す半導体装置のうち、三本のリードとワイヤの接合部周辺を下面側から視た拡大平面図である。図12および図15は平面図であるが、金属膜33が形成されている範囲を示すため、金属膜33が形成された部分(ワイヤ接合部30Wまたは部分30P)にハッチングを付している。また、図12および図15では、ワイヤ12のうち、ワイヤ接合部30Wに隠れた部分の輪郭を点線で示している。
図12および図13に示すように、リード30Gのインナ部30Mにおける上面30t(図13参照)、およびリード30Gのインナ部30Mにおける下面30b(図13参照)は封止体40に覆われている。また、ワイヤ12Gは、リード30Gのインナ部30Mのうち、ワイヤ接合部30Wの上面30tに接合されている。リード30Gのインナ部30Mにおける下面30bには、金属膜33が形成されている。また、リード30Gのアウタ部30Xにおける上面30t、およびリード30Gのアウタ部30Xにおける下面30bのそれぞれ、金属膜32が形成されている。また、リード30Gのインナ部30Mのうち、ワイヤ接合部30Wにおける上面30tには、金属膜が形成されていない。本実施の形態の例では、ワイヤ接合部30Wにおける上面30tでは、図5に示すようにワイヤ接合部30Wの全体において、基材31が露出しており、基材31に直接的にワイヤ12が接合されている。
表1を用いて説明した検討結果を踏まえると、図12および図13に示す構成の場合、リード30の上面30tにおける封止体40とリード30との接合強度は、リード30の下面30b(図13参照)における封止体40とリード30との接合強度に対して2倍以上になる。この場合、リード30の下面30bにおいて、リード30と封止体40との接合界面が剥離し易くなる。そして、リード30の下面30bにおいて、剥離が発生すると、剥離箇所により応力が分散されるので、上面30t(図13参照)側の接合界面に印加される応力は緩和される。この結果、上面30t側の接合界面における封止体40とリード30の剥離を抑制できるので、ワイヤ12とリード30との接合界面に応力が印加されることを抑制できる。また、リード30の上面30t側において、封止体40とリード30との剥離を抑制できれば、封止体40の外部から接合部30Wの上面30tに水分や不純物が侵入する経路を封鎖することができる。したがって、ワイヤ12とリード30との接合界面周辺が腐食することを抑制できる。つまり、本実施の形態によれば、リード30の下面30b側において封止体40とリード30との剥離を優先的に剥離させることにより、ワイヤ12とリード30との電気的な接続信頼性を向上させている。
ところで、図14に示すように、下面30bとリード30の側面30s(詳しくはリード30の延在方向に沿って延び、互いに反対側に位置する二つの側面30s)とが交差する部分(辺)は、面の延在方向が急激に変化する変曲点になっている。リード30は、例えばプレス加工、あるいはエッチングにより金属板の一部を除去することによりパターニングされるが、いずれの方法を適用した場合でも、リード30の下面30bと側面30sとが交差する部分(辺)には、面の延在方向が緩やかに変化する部分(湾曲部分)は殆ど形成されない。言い換えれば、リード30の下面30bと側面30sとが交差する部分には、実質的に湾曲部分が無いものと見做すことができる。以下、図14に示すように、面の延在方向が急激に変化し、実質的に湾曲部分が無いものと見做すことができる程度の変曲点をエッジ部と呼ぶ。なお、図14では、変曲点が形成されるエッジ部の例として、X方向の断面図を用いて説明しているが、図14に示す側面30s以外の側面30sでもエッジ部が形成される。例えば、図12および図13に示す先端面30s1は、プレス加工、あるいはエッチングにより金属板の一部を除去することにより形成される。このため、下面30bと先端面30s1とが交差する部分(辺)には、エッジ部が形成される。
封止体40とリード30との接合界面において、下面30b側の一部分(例えば金属膜33と封止体40との接合界面)で剥離が生じた場合、その剥離箇所に温度サイクル負荷に起因する応力が印加されると、剥離箇所は下面30bに沿って徐々に進展する。しかし、図14に示すように、リード30の下面30bと側面30sとが交差する部分には、エッジ部が形成されており、側面30sには金属膜33は形成されていない。このため、剥離の進展は、エッジ部を超えて、リード30の側面30sまでは到達し難い。また、仮に剥離が側面30sまで到達した場合、側面30sに沿ってされに進展するが、側面30sと上面30tとが交差する部分には、エッジ部が形成されているので、剥離は上面30tまでは到達し難い。したがって、リード30の上面30tの反対側に位置する下面30bにおいて剥離が発生したとしても、上面30tまで進展する可能性は低い。
なお、リード30をパターニングする前に金属膜33が形成されている場合、リード30のパターニング方法によっては、側面30sの下面30b側の一部分に金属膜33が付着する場合もある。しかし、下面30bおよび側面30sの全体を覆うように連続的に金属膜33が形成されている場合とは異なり、側面30sの下面30b側の一部分に金属膜33が付着していても、剥離が側面30sに進展することは抑制できる。
また、図8に示すリード30Dのようにインナ部30Mにおいて屈曲部を有している場合がある。この場合、屈曲部において、剥離の進展速度を低下させることはできる。ただし、リード30Dのように曲げ加工により形成された屈曲部の場合、面の延在方向が急激に変化する変曲点は形成され難く、図8に一部を拡大して示すように、面の延在方向が緩やかに変化する湾曲面が形成され易い。このため、図14に示すリード30の下面30bと側面30sとが交差する部分に形成されたエッジ部と比較すると、剥離の進展を抑制する効果は小さい。
次に、金属膜33を形成する位置の好ましい態様について説明する。まず、金属膜33により、封止体40とリード30との剥離が発生する箇所を制御する観点からは、金属膜33は、少なくとも図12に示すインナ部30Mの一部分には形成されている必要がある。また、リード30の下面30b(図13参照)において優先的に剥離を発生させる観点からは、金属膜33は、下面30bに形成されている必要がある。
また、ワイヤ12がリード30に接合される部分の近傍における応力を低減する観点からは、金属膜33の少なくとも一部分は、インナ部30Mのうち、ワイヤ接合部30Wにおける下面30bに形成されていることが好ましい。
さらに、ワイヤ接合部30Wにおける下面30bにおいて、剥離を発生させ易くする観点からは、ワイヤ接合部30Wの下面30bのうち、リード30と封止体40の線膨張差に起因する応力(熱応力)が集中し易い箇所に金属膜33が形成されていることが好ましい。例えば図12に示すように、ワイヤ接合部30Wの平面形状が、リード30の延在部(Y方向に沿って延在している部分)よりも幅が広い四角形である場合、四角形の各角部には熱応力が集中し易い。特にリード30の延在方向(Y方向)の先端部分に位置する角部30c1、30c2(図12参照)には熱応力が集中し易い。このため、角部30c1および角部30c2のうち、少なくとも一方(特に好ましくは両方)には、金属膜33が形成されていることが好ましい。
図12に示すように、半導体装置PKG1の場合、リード30Gのワイヤ接合部30Wは、インナ部30Mのうち、インナ部30Mとアウタ部30Xの境界部分の反対側に位置する先端面30s1を有している。リード30Gのワイヤ接合部30Wにおける下面30bは、先端面30s1と交差する角部30c1、30c2を有している。そして、角部30c1および角部30c2のうち、少なくとも一方(図12に示す例では両方)に、金属膜33が形成されている。つまり、ワイヤ接合部30Wの下面30bのうち、特に熱応力が集中し易い箇所に金属膜33が形成されているので、ワイヤ接合部30Wにおける下面30bにおいて、剥離が発生し易い。この結果、ワイヤ接合部30Wの上面30t(図13参照)に印加される応力を低減させ易い。
なお、上記した角部とは、以下のように定義される。すなわち、図12に示す例のように、ワイヤ接合部30Wにおける下面30bの周縁部を構成する各辺が直線的に延び、かつ、各辺の終端において複数の辺のうちの二辺が交差している場合、交差する二辺の交点が角部である。また、ワイヤ接合部30Wにおける下面30bの周縁部を構成する各辺の交点が面取りされている場合には、その面取りされた部分が角部である。
図12および図13に示す例に対する変形例としては、ワイヤ接合部30Wにおける下面30bのうちの一部分で、金属膜33が形成されず、基材31が露出していても良い。しかし、本実施の形態では、金属膜33は、ワイヤ接合部30Wにおける下面30bの全体において形成されている。本実施の形態のようにリード30の下面30bのうち、一部分に金属膜33が形成され、他の部分には金属膜33が形成されない構造の場合、金属膜33が形成されない部分にマスクをした状態でめっき加工を施す。この時、ワイヤ接合部30Wの一部分にマスクを形成する場合、マスクの加工精度(位置精度)によっては、金属膜33の面積が小さくなってしまう場合も考えられる。一方、本実施の形態のように、金属膜33が、ワイヤ接合部30Wにおける下面30bの全体において形成されている場合、金属膜33の形成位置の精度を高めなくても良いので、加工が容易である。
また、図13に示すように、本実施の形態の半導体装置PKG1は、リード30の下面30bのうち、ワイヤ接合部30Wとアウタ部30Xの間のインナ部30Mの一部分において、金属膜33が形成されず、基材31が封止体40と接触している。図13に対する変形例としては、金属膜33がインナ部30Mの下面30b全体を覆うように形成されていても良い。例えば、図13に示す金属膜33が、表1にNi/Pd/Auとして示す、ニッケル膜、パラジウム膜、および金膜の積層膜である場合、この積層膜は、半田材料の濡れ性が良好なので、金属膜32としても利用することができる。その場合、リード30のインナ部30Mとアウタ部30Xにそれぞれ個別に上記積層膜を形成するよりも、インナ部30Mの上面30tにマスクをした状態で、インナ部30Mおよびアウタ部30Xを含む下面30bの全体、およびアウタ部30Xの上面30tの全体、(およびアウタ部30Xの側面)に上記積層膜を形成する方が、製造効率が良い。このため、下面30bにおいて、インナ部30Mとアウタ部30Xの境界を跨ぐように、金属膜(上記した積層膜)が形成される。上記したように、金属膜33と封止体40との接合界面の一部で剥離が発生すると、金属膜33と封止体40との接合界面のうち、剥離が発生した面と同一の面に沿って剥離が進展する。このため、金属膜33がインナ部30Mの下面30b全体を覆うように形成されている場合、下面30b側のどこかの場所で剥離が発生したとしても、ワイヤ接合部30Wの下面30bが高確率で剥離する。したがって、ワイヤ接合部30Wの上面30tに印加される熱応力を低減し易い。
ただし、その場合、リード30の下面30bの全体が封止体40の外部に通じることになるので、封止体40の外部から水分や不純物が侵入すると、ワイヤ接合部の下面30bまで到達し易くなる。上記したように、下面30bは、ワイヤ12が接合される上面30tの反対側の面なので、水分などがワイヤ接合部の下面30bに到達しても、上面30t側には到達し難い。しかし、リード30の下面30b側が腐食することを抑制する観点からは、下面30bの一部において、リード30の基材31と封止体40とを接合させることで、外部からの水分などの侵入経路を封鎖することが好ましい。なお、下面30bの一部において、リード30の基材31と封止体40とが当初接合していても、金属膜33と封止体40との接合界面で発生した剥離が進展して、基材31と封止体40の接合界面が事後的に剥離して、互いの結合状態は解除され、単純に接触している状態になる場合もある。
次に、金属膜33を構成する材料について説明する。表1および図11を用いて説明したように、基材31と封止体40との接合強度と比較して、金属膜34hと封止体40の接合強度は低下する。これは、金属膜34hと基材31が同じ金属材料(例えば銅)で構成されている場合でも同様である。しかし、リード30の上面30tと下面30bにおいて、接合強度の差を大きくする観点からは、金属膜33は、リード30の基材31を構成する金属材料(例えば銅または銅合金)とは異なる金属材料から成ることが好ましい。特に、表1において例示的に挙げた金属材料のうち、ニッケル膜(電解めっきの場合、および無電解めっきの場合)は、封止体40との接合強度が特に弱く(小さく)なるので、剥離の発生箇所を制御し易くなる点で好ましい。
次に、図5に示す複数のリード30のうち、下面30b側に金属膜33を形成し、上面30t側よりも封止体40との接合界面が剥離し易い構造とすることにより、封止体40とリード30の剥離の発生箇所を制御する方法を適用した方が良いリード30について、説明する。以下の説明において、上記したように剥離の発生箇所を制御する方法を本実施の形態の剥離制御方式と記載する。剥離制御方式には、既に説明した各種の変形例(好ましい態様も含む)、およびこれから説明する各種の変形例(好ましい態様も含む)も含まれる。まず、図5に示すように、複数のリード30のうち、リード30Gとリード30Sにはワイヤ12が接続されている。リード30Gおよびリード30Sのそれぞれは、ダイパッド20と離間している。このため、半導体チップ10とリード30G、30Sを電気的に接続する導電経路として、ワイヤ12が採用されている。一方、リード30Gは、ダイパッド20と一体に形成されているので、ダイパッド20を介して半導体チップ10のドレイン電極DE(図8参照)と電気的に接続されている。このため、リード30Dにはワイヤが接続されていない。ただし、リード30Dと半導体チップ10の表面に形成された図示しない電極とを電気的に接続する場合には、リード30にワイヤ12が接続される場合もある。
複数のリード30のうち、ワイヤ12が接続されるリード30とワイヤ12が接続されないリード30とが混在する場合、ワイヤ12が接続されるリード30G、30Sに対して、上記した本実施の形態の剥離制御方式を適用することが好ましい。本実施の形態では、図12および図13を用いて説明したように、リード30Gの下面30bには、金属膜33が形成され、ワイヤ接合部30Wにおける上面30tには、金属膜が形成されていない。このため、ワイヤ12Gとリード30Gとが電気的に接続される部分の信頼性を向上させることができる。
また、図7に示すように、リード30Sのワイヤ接合部30Wにおいて、下面30bには金属膜33が形成されており、上面30tには金属膜が形成されていない。このため、ワイヤ12Sとリード30Sとが電気的に接続される部分の信頼性を向上させることができる。図5に示すように、リード30Sは、X方向において、リード30Dを介してリード30Gの反対側に配置され、リード30Sとは線対称の形状になっている。また、リード30Sは、ワイヤ12Sを介して半導体チップ10のソース電極パッドSEに接続されている点でリード30Gと相違する。また、リード30Sに接続されるワイヤ12Sは、ワイヤ12Gよりも線径(詳しくは、半導体チップ10の電極パッドとリード30のワイヤ接合部30Wとを結ぶ方向に延びる延在部の直径)が太い点でワイヤ12Gと相違する。このように、複数のリード30のそれぞれにワイヤ12が接続され、接続されるワイヤ12の線径が異なっている場合、相対的に線径が細いワイヤ12の方が損傷し易い。したがって、リード30Gおよびリード30Sのうち、いずれか一方に上記した本実施の形態の剥離制御方式を適用する場合には、接続されるワイヤ12の線径が相対的に細いリード30Gに優先的に適用することが好ましい。ただし、ワイヤ12Sは、大電流が流れる導電経路になっており、大電流が流れる導電経路において、ワイヤ12Sとリード30Sの接合部分の一部が損傷すると、電気的な特性が低下する原因になる。したがって、本実施の形態のように、リード30Sもリード30Gと同様な構造になっていることが好ましい。詳しくは、図7に示すように、リード30Sは、リード30G(図6参照)の上面30t(図6参照)と同じ側の面である上面30tと、上面30tの反対側の下面30bと、を有している。リード30Sのインナ部30Mにおける上面30t、およびリード30Sのインナ部30Mにおける下面30bは封止体40に覆われている。ワイヤ12Sは、リード30Sのインナ部30Mのうち、ワイヤ接合部30Wの上面30tに接合され、リード30Sのインナ部30Mにおける下面30bには、金属膜33が形成されている。また、リード30Sのインナ部30Mのうち、ワイヤ接合部30Wにおける上面30tには、金属膜が形成されていない。
なお、上記の相違点を除きリード30Sは、リード30Gと同様な構造になっている。また、リード30Gに対して説明した金属膜33の好ましい位置や好ましい材料については、リード30Sに対しても同様に適用可能である。このため、重複する説明は省略する。
また、詳細は後述するが、例えば図12および図13に示すように、ワイヤ12のうち、リード30のワイヤ接合部30Wに接合されるリード接合部(接合部)12B2は、ボンディングツールから印加される荷重により変形し、扁平形状になっている。このようにワイヤの線径よりも薄く扁平に変形した部分をステッチ部と呼ぶ。図13に示すように、リード30の厚さ方向(上面30tおよび下面30bのうち、一方から他方に向かう方向であって、図13に示すZ方向)において、ワイヤ12のリード接合部12B2の厚さは、ワイヤ12の延在部12RPの線径(延在方向に直交する方向の太さ)より小さい。このように、リード接合部12B2では、ワイヤ12の厚さが薄くなっているため、リード接合部12B2に応力が集中すると、厚さが薄い部分においてワイヤ12の損傷が生じやすく、損傷の程度によっては、リード接合部12B2が破断する場合もある。そこで、リード30とワイヤ12とが接合される部分に、ステッチ部のような扁平形状の部分が形成される方式でワイヤボンディングを行う場合、上記した本実施の形態の剥離制御方式を適用することが好ましい。
なお、ワイヤ12の延在部12RPは、以下のように定義できる。すなわち、図6および図7に示すようにワイヤ12は、半導体チップ10の表面10t側の電極(図6に示すゲート電極パッドGE、または図7に示すソース電極パッドSE)に接合される電極接合部12B1(後述する図24参照)を有している。また、ワイヤ12は、リード30のワイヤ接合部30Wに接合されるリード接合部12B2を有している。また、ワイヤ12は、上記電極接合部と上記リード接合部のうち、一方から他方に向かって延びる延在部12RP(図13参照)を有している。
また、上記したように、リード30Dには、リード30Dにはワイヤが接続されていない。このため、ワイヤとリードとの接合部分の損傷を抑制する必要はない。このため、本実施の形態に対する変形例として、図8に示すリード30Dのインナ部30Mにおける下面30bに、金属膜33が形成されていない実施態様がある。この場合、リード30Dのインナ部30Mのうち、任意の位置で封止体40とリード30Dとの接合界面が剥離する可能性がある。しかし、リード30Dにはワイヤが接続されていないので、封止体40とリード30Dとの接合界面が剥離した場合でも、図5に示すリード30とワイヤ12との接続部分の信頼性に与える影響はほとんど無い。また、上記したように金属膜33と封止体40の接合界面において剥離が発生すると、剥離が発生した面と同一の面に沿って剥離が進展する。また、図8に示すリード30Dは、屈曲部を有しているが、曲げ加工により形成された屈曲部は、上記したエッジ部と比較して剥離の進展を抑制する効果が小さい。このため、例えばリード30Dの下面30bに金属膜33が形成されている場合、金属膜33と封止体40との接合界面で剥離が発生すると、下面30bに沿って剥離が進展し、インナ部30Mとアウタ部30Xの境界や、ダイパッド20の側面20s1に到達し易くなる。また、ダイパッド20の側面20s1は、封止体40から露出する下面20bに連なっている。この場合、両端が封止体40の外部に通じ、かつ、リード30Dの下面30bに沿ってのびる経路が形成されてしまうので、外部から水分や不純物が侵入し易くなる。このような経路が形成されることを抑制する観点からは、金属膜33が形成されていないことが好ましい。また、リード30Dに金属膜33が形成されていない場合、半導体装置PKG1と比較して封止体40内部に封止される部材数を低減できる。
一方、本実施の形態では、図8に示すように、リード30Dのインナ部30Mにおける下面30bに、金属膜33が形成され、金属膜33の反対側に位置する上面30tには、金属膜が形成されず、基材31が露出している。詳しくは、リード30Dは、ダイパッド20の上面20tと同じ側の面である上面30tと、上面30tの反対側の下面30bとを有している。リード30Dのインナ部30Mにおける上面30t、およびリード30Dのインナ部30Mにおける下面30bは封止体40に覆われている。また、図15に示すように、平面視において、リード30Gのワイヤ接合部30Wとリード30Sのワイヤ接合部30Wとの間に位置する部分30Pを有している。そして、図8に示すように、リード30Dの部分30Pにおける下面30bには、金属膜33が形成され、リード30Dのインナ部30Mのうち、部分30Pにおける上面30tには、金属膜が形成されていない。
この場合、上記したように金属膜33と封止体40の接合界面において、剥離が発生し易くなる。また、金属膜33と封止体40の接合界面で剥離が発生すると、封止体40とリード30Dとの接合界面にさらに熱応力が印加された場合に、剥離箇所において応力が分散(緩和)され、非剥離箇所に印加される応力が低減する効果が得られる。このため、上面30t側に印加される応力は、下面30b側の剥離箇所において緩和される。
また、図14を用いて説明したように、リード30Dの下面30bと側面30sとが交差する部分には、エッジ部が形成されており、側面30sには金属膜33は形成されていない。このため、剥離の進展は、エッジ部を超えて、リード30の側面30sまでは到達し難い。また、仮に剥離が側面30sまで到達した場合、側面30sに沿ってされに進展するが、側面30sと上面30tとが交差する部分には、エッジ部が形成されているので、剥離は上面30tまでは到達し難い。したがって、リード30の上面30tの反対側に位置する下面30bにおいて剥離が発生したとしても、上面30tまで進展する可能性は低い。
このように、本実施の形態によれば、リード30Dの上面30tにおいて、リード30Dと封止体40との剥離を抑制できる。図8に示すように、リード30Dの上面30tとダイパッド20の上面20tは、連続的に連なっており、リード30Dの上面30tで剥離が発生すれば、上面30tに沿って剥離が進展し、ダイパッド20の上面20tに到達する場合もある。ダイパッド20の上面20tには、ダイボンド材11を介して半導体チップ10が接着固定されており、半導体チップ10とダイパッド20との接着界面まで剥離が進展しないことが好ましい。本実施の形態の半導体装置PKG1は、上記したように、ダイパッド20の上面20tに連続的に連なるリード30Dの上面30tにおける剥離の発生を抑制できるので、ダイパッド20の上面20tに剥離が進展することを抑制できる。
<半導体装置の製造方法>
次に、図1〜図18を用いて説明した半導体装置PKG1の製造工程について説明する。半導体装置PKG1は、図16に示すフローに沿って製造される。図16は、図1〜図15を用いて説明した半導体装置の製造工程の概要を示す説明図である。
<リードフレーム準備工程>
まず、図16に示すリードフレーム準備工程では、図17〜図19に示すリードフレームLFを準備する。図17は、図16に示すリードフレーム準備工程で準備するリードフレームの一部を示す拡大平面図である。また、図18は、図17に示すデバイス形成部1個分を下面側から視た拡大平面図である。また、図19は、図18のA−A線に沿った拡大断面図である。また、図20は、図16に示す材料板成形工程でプレス加工により材料板を成形した状態の一例を示す拡大斜視図である。また、図21は、図16に示す金属膜形成工程で材料板の下面側の一部分に、金属膜を形成した状態を示す拡大平面図である。また、図22は、図16に示すパターニング工程で、材料板の一部分をプレス加工により除去する状態を示す拡大断面図である。
図17に示すように、本工程で準備するリードフレームLFは、枠部(フレーム部)LFfに接続される複数のデバイス形成部LFdを備えている。図17では8個分のデバイス形成部LFdを示している。複数のデバイス形成部LFdは、それぞれ、図5に示す半導体装置PKG1の1個分に相当する。リードフレームLFは、複数のデバイス形成部LFdが行列状に配置された、所謂、多数個取り基材である。このように、複数のデバイス形成部LFdを備えるリードフレームLFを用いることで、複数の半導体装置PKG1(図3参照)を一括して製造することができるので、製造効率を向上させることができる。なお、図17では、X方向に沿って配列される複数のデバイス形成部LFdの列が二列並んだ例を示しているが、デバイス形成部LFdの配列数には種々の変形例がある。例えば一列でも良いし、三列以上でも良い。ただし、材料板(図20参照)MTBの成形の容易さを考慮すると、図17に示すように、二列で配列されていることが好ましい。
リードフレームLFは、例えば銅(Cu)を主成分とする金属材料から成り、例えばダイパッド20の部分の厚さが400μm〜2mm程度、他の部分の厚さは、例えば125μm〜400μm程度である。
また、複数のデバイス形成部LFdのそれぞれは、枠部LFfに接続されている。枠部LFfは、図16に示すリード分離工程までの間、デバイス形成部LFd内に形成された各部材を支持する支持部である。
また、図18および図19に示すようにデバイス形成部LFdには、図5〜図8に示すダイパッド20および複数のリード30が形成されている。ダイパッド20は複数のリード30のうちの一つを介して枠部LFfと連結され、枠部LFfに支持されている。また、複数のリード30は、それぞれ枠部LFfに連結され、枠部LFfに支持されている。
また、複数のリード30のそれぞれは、タイバーLFt1を介して互いに連結されている。また、図17および図18に示す例では、複数のダイパッド20のそれぞれは、タイバーLFt2を介して互いに連結されている。図18に示すようにタイバーLFt2は、デバイス形成部LFdにおいて、複数のリード30とは反対側の端部に配置されており、複数のリード30と対向する側面20s1の反対側の側面20s2を備えている。
また、図18および図19に示すように、本工程で準備するリードフレームLFが有するリード30の下面30bには、金属膜33が予め形成されている。図18に示すように、金属膜33は、下面30bのうち、ワイヤ接合部30Wおよび部分30Pに選択的に形成され、他の部分には形成されていない。また、図19に示すように、本工程で準備するリードフレームLFが有するリード30の上面30tおよび下面30bには、金属膜32は形成されておらず、基材31が露出している。また、本工程で準備するリードフレームLFが有するダイパッド20の上面20tおよび下面20bには、金属膜22は形成されておらず、基材21が露出している。
図17〜図19に示すリードフレームLFは例えば以下のように製造される。すなわち、図16に示す材料板成形工程では、図20に示すように金属材料を成型して板厚が互いに異なる複数の部分を有する材料板MTBを形成する。材料板MTBは相対的に板厚が薄い部分LF1と、部分LF1よりも板厚が薄い部分LF2とを有している。部分LF1の厚さは、図6に示すリード30の基材31の厚さに対応する。また、部分LF2の厚さは、図6に示すダイパッド20の基材21の厚さに対応する。ただし、材料板成型工程が完了した段階では、部分LF1の厚さとリード30の基材31の厚さ、および部分LF2の厚さとダイパッド20の基材21の厚さ、のそれぞれが一致していなくても良い。
材料板MTBの部分LF1と部分LF2とを形成する方法は、例えば金属材料に対する圧延加工、またはプレス加工、あるいは圧延加工とプレス加工の両方を用いることができる。
次に、図16に示す金属膜形成工程では、図20に示す材料板MTBの一部分にめっき処理を施し、図21に示すように材料板MTBの一部分に金属膜33を形成する。図21に示すように、金属膜33は、リード30(図19参照)の下面30b(図19参照)に相当する下面MTbの一部分に、選択的に形成される。この工程では、金属膜33を形成しない部分が図示しないマスクに覆われた状態で、めっき処理を施す。めっき処理としては、材料板MTBをめっき液に浸して金属膜33を析出させる方法や、マスクから露出する部分にめっき液を吹き付けて金属膜33を析出させる方法を適用できる。また、めっき液に浸す場合、アノード電極とカソード電極とをめっき液(電解液)に浸した状態で、電流を流すことによりカソード電極の表面に金属膜を析出させる、電気めっき(電解めっき)を適用しても良い。この場合、材料板MTBをカソード電極として用いることにより、材料板MTBのうちマスクから露出した部分に金属膜33が析出する。
図16のようにパターニング工程の前に金属膜形成工程を実施する場合、図15に示す側面30sが露出していない状態でめっき処理を施す。このため、めっき処理の時にマスクで覆われる部分の形状を単純化することができる。また、金属膜33が側面30sに形成されることを防止できるので、図14を用いて説明したように、リード30の下面30b側において封止体40と金属膜33とが剥離しても、側面30sに剥離が進展することを抑制できる。
次に、図16に示すパターニング工程では、図21に示す材料板MTBにパターニング処理を施し、図17に示すリードフレームLFを形成する。パターニング工程では、材料板MTBの一部分を取り除き、図18に示すダイパッド20、複数のリード30、枠部LFfやタイバーLFt1、LFt2などの部分が図17〜図19に示す、所定の形状になるようにパターニングする。材料板MTBの一部分を除去する方法は、例えばプレス加工やエッチング加工、あるいはこれらを組み合わせても良い。
また、本実施の形態で示しているパターニング工程の例では、例えば図22に例示するように、パンチ61Pとダイ61Dから成る金型(切断金型)61を用いて、プレス加工により材料板MTBの一部分を除去する。この時、パンチ61Pとダイ61Dのクリアランスの関係で、側面30sと、側面に連なる上面30tまたは下面30bとが交差する部分に、小さい曲面が形成される場合がある。例えば、図22に示すように、リード30の上面30t側から下面30b側に向かってパンチ61Pを押し付ける場合、側面30sと上面30tとの境界に、小さい曲面が形成される場合がある。反対に、リード30の下面30b側から上面30t側に向かってパンチ61Pを押し付ける場合、金属膜33の側面30s側の端部に小さい曲面が形成される場合がある。
しかし、本願発明者の検討によれば、このようにプレス加工時のクリアランスの関係で形成される曲面の曲率半径は、数μm程度であり、剥離の進展を抑制する観点からは、実質的には曲面は無いと見做すことができる。すなわち、本工程により、下面30bと側面30sとが交差する部分、および上面30tと側面30sとが交差する部分には、それぞれエッジ部が形成される。
<半導体チップ搭載工程>
次に、図16に示す半導体チップ搭載工程では、図23に示すように、リードフレームLFのダイパッド20に半導体チップ10を搭載する。図23は、図19に示すダイパッド上に半導体チップを搭載した状態を示す拡大断面図である。
本工程では、ドレイン端子であるリード30D(図8参照)と一体に形成されたダイパッド20の上面20tにダイボンド材11を介して半導体チップ10を搭載(接着固定)する。また、半導体チップ10はドレイン電極DEが形成された裏面10bが、ダイパッド20のチップ搭載面である上面20tと対向するように、ダイボンド材11を介して接着固定される。これにより、半導体チップ10のドレイン電極DEは、導電性の接続材料であるダイボンド材11を介してダイパッド20と電気的に接続される。
本工程では、ダイパッド20の上面20t上にダイボンド材11を塗布した後、ダイボンド材11上に半導体チップ10を配置する。そして、ダイボンド材を硬化させることで半導体チップ10とダイパッド20とを固定する。
ダイボンド材11は例えば、半田材料を用いても良い。あるいは、ダイボンド材11は、複数の銀(Ag)粒子(Agフィラ)を含有する所謂、銀(Ag)ペーストと呼ばれる導電性の樹脂接着材であっても良い。ダイボンド材11が半田材料である場合、ダイボンド材を硬化させる方法としてリフロー処理を行う。また、ダイボンド材11が導電性の樹脂接着材である場合、ダイボンド材11に含まれる熱硬化性樹脂成分を加熱して硬化させる。
<ワイヤボンディング工程>
次に、図16に示すワイヤボンディング工程では、図24に示すように、半導体チップ10の複数の電極パッド(ゲート電極パッドGEおよびソース電極パッドSE)と複数のリード30のそれぞれをワイヤ(金属ワイヤ)12を介して電気的に接続する。図24は、図23に示す半導体チップと、リードとを、ワイヤを介して電気的に接続した状態を示す拡大平面図である。
本工程では、半導体チップ10のゲート電極パッドGEとリード30Gとをワイヤ12Gを介して電気的に接続する。また、本工程では、半導体チップ10のソース電極パッドSEとリード30Sを、ワイヤ12Sを介して電気的に接続する。また、図24に示す例ではワイヤ12Sの線径はワイヤ12Gの線径より太い。これにより、ソース電極パッドSEに接続される配線経路の断面積を大きくできる。ただし、複数のワイヤ12の太さは同じであっても良い。あるいは、半導体チップ10のソース電極パッドSEとリード30Sを、複数のワイヤ12Sを介して電気的に接続しても良い。
ワイヤ12の接続方法には種々の変形例が適用可能であるが、本実施の形態では、ウェッジツールと呼ばれるボンディングツールを用いて、アルミニウム製のワイヤ12をボンディングしている。ウェッジツールを用いたワイヤボンディング工程では、第1ボンド側(図24に示す例では電極接合部12B1)および第2ボンド側(図24に示す例ではリード接合部12B2)の両方に、上記したステッチ部が形成される。
例えば、ワイヤ12とリード30とを接合する工程では、ボンディングツールとリード30との間にワイヤ12を挟んだ状態で、ボンディングツールからワイヤ12に対してリード30に向かう方向に荷重が印加される。この時、ワイヤ12とリード30との接合部周辺には、上記荷重に加えて、熱や超音波が印加される場合もある。これにより、ワイヤ12とリード30とを圧着される。ステッチボンド部が形成される場合、ワイヤ12に荷重が印加されるときにワイヤ12が扁平に変形する。これによりステッチ部が形成される。
なお、図示は省略するが、本実施の形態に対する変形例として、ワイヤの先端を加熱溶融させてボール部を形成し、キャピラリと呼ばれるボンディングツールを用いてボール部を被接合部材(電極パッドまたはリード)に接合する、ボールボンディング方式を用いても良い。ボールボンディング方式の場合、接合後のボール部の厚さを厚くできるので、接合部の機械的強度を向上させることができる。ただし、ボールボンディング方式の場合であっても、第2ボンド側(例えば図24に示すリード接合部12B2)は、ステッチ部が形成される。ステッチ部が形成されるボンディング方式をステッチボンディング方式と呼ぶ場合もある。
本実施の形態のように、アルミニウム製のワイヤ(アルミワイヤ)を使用する場合、金ワイヤの場合と比較して、ワイヤの先端にボール部を形成し難い。このため、ウェッジボンディング方式が適用されるので、図24に模式的に示すように、電極接合部12B1およびリード接合部12B2の両方にステッチ部が形成されている。
<封止工程>
次に、図16に示す封止工程では、図24に示す、半導体チップ10、ダイパッド20の一部、複数のリード30のそれぞれの一部分、および複数のワイヤ12を絶縁樹脂で封止し、図25に示す封止体40を形成する。図25は、図24に示す半導体チップおよびワイヤを封止する封止体を形成した状態を示す拡大平面図である。また、図26は、図25のA−A線に沿った断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。
本工程では、例えば、図26に示すように上型(第1金型)62Tと、下型(第2金型)62Bを備える成形金型62を用いて、所謂トランスファモールド方式により封止体40を形成する。
図26に示す例では、デバイス形成部LFdのダイパッド20および複数のリード30のそれぞれの一部分が、上型62Tおよび下型62Bに形成されたキャビティ62C内に位置するようにリードフレームLFを配置する。そしてリードフレームLFを、上型62Tと下型62Bでクランプする(挟み込む)。この状態で、軟化(可塑化)させた熱硬化性樹脂(絶縁樹脂)を、成形金型62のキャビティ62Cに圧入すると、絶縁樹脂はキャビティ62Cと下型62Bで形成された空間内に供給され、キャビティ62Cの形状に倣って成形される。
この時、図26に示すように、ダイパッド20の上面20tのうち、側面20s2に連なる一部分は、上型62Tによって押圧されている。ダイパッド20の上面20tのうち、側面20s2に連なる一部分は、上型62Tと密着している。また、ダイパッド20の下面20bは下型62Bによって押圧されている。図26に示す例では、ダイパッド20の下面20bの全体が下型62Bと密着している。このため、図25に示すように、本工程の後、側面20s2を含むダイパッド20の一部分は、封止体40から露出する。
また、本工程では、金属膜33のうち、少なくとも一部分がキャビティ62C内に配置されている。図26に示す例では金属膜33の全体がキャビティ62C内に配置されている。これにより、金属膜33の少なくとも一部(図26に示す例では全部)が図25に示す封止体40により封止される。このように金属膜33の少なくとも一部分を封止することで、金属膜33と封止体40との接合界面において剥離を発生させることができる。
封止体40が成形された後、封止体40に含まれる熱硬化性樹脂の一部が硬化するまで加熱される(仮硬化と呼ぶ)。この仮硬化によりリードフレームLFを成形金型62から取り出すことが可能になったら、リードフレームLFを成形金型62から取り出す。そして、加熱炉に搬送してさらに加熱処理(キュアベイク)を行う。これにより、熱硬化性樹脂の残部が硬化して、図25に示す封止体40が得られる。
また、封止体40は、絶縁性の樹脂を主体として構成されるが、例えば、シリカ(二酸化珪素;SiO)粒子などのフィラ粒子を熱硬化性樹脂に混合することで、封止体40の機能(例えば、反り変形に対する耐性)を向上させることができる。
<めっき工程>
次に、図16に示すめっき工程では、リードフレームLFを図示しないめっき溶液に浸し、封止体40から露出した金属部分(アウタ部)の表面に金属膜(図6〜図8に示す金属膜22および金属膜32)を形成する。図27は、電解めっき法によるめっき工程の概要を示す説明図である。
本工程では、電解めっき法により、樹脂から露出した金属部材の表面に、例えば半田からなる金属膜22、32(図6〜図8参照)を形成する。電解めっき法は、図27に示すように、被めっき加工物であるリードフレームLFを、めっき液65PLが入っためっき槽65T内に配置する。このとき、被加工物をめっき槽65T内のカソード65Nに接続する。例えば、図27に示す例ではリードフレームLFの枠部LFfをカソード65Nと電気的に接続する。そして、このカソード65Nと、同じくめっき槽65T内に配置されたアノード65Pとの間に例えば直流電圧をかけることによって、リードフレームLFの枠部LFfと接続された金属部材の露出面に金属膜22、32を形成する。つまり、本実施の形態では所謂、電解めっき法により金属膜22、32を形成する。
なお、図16では、図示を省略しているが、めっき工程では、図27に示すめっき液65PLにリードフレームLFを浸す前に、前処理として、図25に示すダイパッド20やリード30の表面に化学研磨を施しても良い。めっき液65PLにリードフレームLFを浸す前に、前処理を施すことで、例えば、封止体40(図25参照)から露出するリードフレームLFの表面の酸化膜や、微小なバリを除去することができる。
本実施の形態の金属膜22、32は、上記したように、鉛(Pb)を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫(Sn)のみ、錫−ビスマス(Sn−Bi)、または錫−銅−銀(Sn−Cu−Ag)などである。このため、本めっき工程で使用するめっき液65PLは、例えばSn2+、あるいはBi3+などの金属塩が含まれる、電解めっき液である。なお、以下の説明では、鉛フリー半田めっきの例としてSn−Biの合金化金属めっきについて説明するが、ビスマス(Bi)を銅(Cu)や銀(Ag)などの金属に置き換える、あるいは、ビスマス(Bi)だけでなく銅(Cu)や銀(Ag)を加えた電解めっき液に置き換えることができる。
本実施の形態では、ダイパッド20はリード30を介して枠部LFfと電気的に接続された状態で、めっき工程を行う。リードフレームLFをめっき液65PLに浸した状態で、図27に示すアノード65Pとカソード65Nの間に電圧をかけると、カソードに接続されたリード30およびダイパッド20と、アノード65Pとの間はめっき液65PLを介して通電する。この時、めっき液65PL中のSn2+、およびBi3+が所定の割合でリード30およびダイパッド20のうちの封止体40からの露出面に析出し、図6〜図8に示す金属膜22、32が形成される。金属膜22、32の膜厚は、製品仕様に応じて変更することができるが、例えば、7μm〜15μm程度の膜を成膜する。
ここで、封止体40(図25参照)の周縁部において、封止体40とリード30との接合界面のうちの一部に隙間が存在する場合、本工程により形成されるめっき膜の一部が封止体40の内側に形成される場合がある。言い換えれば、図6〜図8に示すリード30のインナ部30Mのうち、アウタ部30Xとの境界に近い一部分に金属膜32が形成される場合がある。しかし、このように形成される金属膜32は、最初から封止体40に接合されていない。このため、封止体40が硬化した後に、リード30のインナ部30Mに金属膜32が形成されたとしても、その金属膜は、封止体40とリード30との接合界面において、剥離が発生する箇所の制御には寄与しない。
<個片化工程>
次に、図16に示す個片化工程では、図28に示すように、半導体装置PKG1(図3参照)に相当する組立体PKG0をリードフレームLFの枠部LFfおよびタイバーLFt1、LFt2から分離して、個片化する。図28は、図16に示す個片化工程で、複数のデバイス形成部のそれぞれを分離した状態を示す拡大平面図である。
本工程では、タイバーLFt2を切断し、タイバーLFt2を介して連結された複数のダイパッド20をそれぞれ分割する。また、本工程では、タイバーLFt1を切断し、かつ、複数のリード30と枠部LFfとを分離することで、複数のリード30のそれぞれを分離させる。
タイバーLFt1、LFt2、およびリード30の切断方法には、図22を用いて説明した方法と同様に、パンチとダイを用いたプレス加工(切断加工)を用いることができる。本工程は、めっき工程の後に行うので、本工程で切断されることにより新たに形成された側面は、めっき膜から露出している。
また、本工程では、複数のリード30のそれぞれに曲げ加工を施してリード30を成形し、例えば図6に示すような形状のリード30を得る(個片化工程とは別のリード成形工程として考えても良い)。また、リード30の成形方法には、例えば図22を用いて説明した金型によるプレス加工(曲げ加工)を用いることができる。
なお、タイバーLFt1の切断、複数のリード30の切断、およびリード30の成形は、それぞれ独立して行っても良いし、これらの内の一部または全部を一括して行っても良い。
<アニーリング工程>
次に、図16に示すアニーリング工程では、上記しためっき工程において形成された金属膜22、32(図6〜図8参照)に対して加熱処理(アニール処理)を施し、金属膜22、32の内部の歪を低減させる。アニール処理の条件は、例えば150℃で1時間〜2時間程度加熱する条件を例示することができる。本実施の形態に対する変形例としては、アニーリング工程を省略することもできる。ただし、金属膜22、32に対してアニール処理を施すことにより、個片化工程で金属膜22、32に生じた歪を除去することができる。
本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図3に示す完成品の半導体装置PKG1となる。そして、半導体装置PKG1は出荷され、あるいは図示しない実装基板に実装される。
<評価>
次に、図上記した本実施の形態の半導体装置について、ワイヤ接合面側におけるリードと封止体の剥離の有無、およびワイヤとリードとの電気的な接続状態について評価した結果について説明する。今回行った評価では、図6に示す金属膜33に係る製造条件が異なる複数種類の試料をそれぞれ20個ずつ作成し、パッケージ完成直後から2000サイクルの温度サイクル試験終了までのいくつかのタイミングで評価を行った。評価方法としては、まず、リードのワイヤ接合面(図6に示す上面30t)における封止体40とリード30との剥離の有無を評価した。詳しくは、各製造条件の試料それぞれに対して超音波探傷試験を行い、剥離が確認された試料の数を評価した。また、ワイヤとリードとの電気的な接続状態の評価では、各製造条件の試料それぞれに対して導通試験を行い、電気的な断線が確認された試料の数を評価した。
評価のタイミングは、図16に示すアニーリング工程の後(以下、組立後と記載する)、半導体装置を実装するリフロー加熱を想定した加熱処理の後(以下、加熱後と記載する)、温度サイクル負荷を1000サイクル行った後(以下、1000サイクル後と記載する)、および温度サイクル負荷を2000サイクル行った後(以下、2000サイクル後と記載する)、の合計4回である。加熱処理では、85℃で相対湿度85%RHの雰囲気中に168時間放置した後、ピーク温度が260℃になるような温度プロファイルで、赤外リフロー加熱処理を行った。また、温度サイクル負荷は、−55℃から150℃の昇温した後、再び−55℃に下降するまでを1サイクルとした。
各試料の製造条件は、図6に示すリード30の上面30tまたは下面30bに形成された金属膜の有無および種類の他は、同一である。例えば、リード30の基材31は、銅(Cu)からなり、そこに、線径が125μmのアルミニウム製のワイヤを、ウェッジボンディング方式により接合した。また、金属膜を形成する試料の場合、各金属膜の膜厚は、原則として1.0μmとした(ただし、後述する第3番目の試料では4種類の膜厚について評価した)。
まず、第1番目の試料として、図6に示す金属膜33が形成されていない試料(詳しくは上面30tおよび下面30bのそれぞれに金属膜が形成されていない試料)について評価した。封止体とリードの剥離についての評価では、加熱後に50%、1000サイクル後に70%、2000サイクル後には85%の試料で剥離が確認された。また、電気的接続状態の評価では、1000サイクル後までは、断線は確認されなかったが、2000サイクル後には、一部(35%)の試料で断線が確認された。第1番目の試料の評価結果より、1000サイクルを超える温度サイクル負荷に対する耐久性を得ようとすれば、図6に示すワイヤ接合部30Wの上面30tおよび下面30bの両面において基材31が露出する構造では難しいということが判った。
次に、第2番目の試料として、図14に示すリード30の基材31の上面30t、下面30b、および両側面30sの全体を覆うように金属膜(Ni/Pd/Auの積層膜)を形成した試料について評価した。封止体とリードの剥離についての評価では、上記第1番目の試料よりも剥離が発生し易く、組立後で既に35%で剥離が確認され、1000サイクル後には全ての試料で剥離が確認された。また、電気的接続状態の評価では、1000サイクル後までは、断線は確認されなかったが、2000サイクル後には、一部の試料で断線が確認された。第2番目の試料の評価結果より、図6に示すワイヤ接合部30Wの上面30tおよび下面30bの両面に同一材料の金属膜を形成しても、剥離発生箇所を制御することが難しいので、1000サイクルを超える温度サイクル負荷に対する耐久性を得るのは難しいということが判った。なお、詳細は後述するが、上面30tおよび下面30bに互いに異なる種類の金属材料から成る金属膜を形成した場合には、剥離の発生箇所を制御できる場合がある。すなわち、下面30b側の金属膜と封止体40との接合強度が、上面30tの金属膜と封止体40との接合強度に対して半分以下である場合、下面30b側で剥離が発生し易くなる。
次に、第3番目の試料として、図6に示す半導体装置PKG1と同じ構造、すなわち、ワイヤ接合部30Wの下面30bに金属膜33が形成され、かつ上面30tには金属膜が形成されていない試料について評価した。金属膜33は、電解めっき法により、ニッケル膜を形成した。封止体とリードの剥離についての評価では、組立後から2000サイクル後に至るまで、すべてのタイミングで上面30t側の剥離は確認されなかった(下面30b側は、加熱後の段階で全ての試料で剥離が確認された)。また、電気的接続状態の評価においても、2000サイクル後に至るまで、すべてのタイミングで断線が確認されなかった。第3番目の試料の評価結果より、本実施の形態のように、下面30b側に選択的に金属膜33を形成することにより、電気的接続信頼性を向上できることが判った。なお、金属膜33の膜厚と剥離発生との関係を調査するため、金属膜33の膜厚が0.1μm、0.5μm、1.0μm、および3.0μmである試料をそれぞれ20個ずつ作成して評価を行ったが、いずれの試料でも上面30tの剥離および電気的な断線が確認されなかった。この結果より、下面30b側に選択的に金属膜33が形成されていれば、その膜厚に関係なく、剥離の発生箇所を制御できることが判った。
また、金属膜33を構成する金属材料の種類と剥離発生との関係を調査するため、金属膜33を構成する金属材料が、無電解めっき法によるニッケル膜(Ni−P)である場合、Ni/Pd/Auの積層膜である場合、および銀(Ag)膜である場合の試料を、それぞれ20個ずつ作成して評価を行った。評価の結果、いずれの試料でも上面30tの電気的な断線が確認されなかった。この結果より、下面30b側に選択的に金属膜33が形成されていれば、下面30b側において剥離を発生させることができるので、リードとワイヤとの電気的な接続信頼性を向上させられることが判った。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態や上記実施の形態内で説明した変形例のみに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下では、代表的な変形例について説明する。
<変形例1>
上記実施の形態では、図13や図14に示すように、リード30の上面30tには、金属膜が形成されていない実施態様について説明した。しかし、下面30b側において先に剥離を発生するという観点からは、図29に示すように、上面30tおよび下面30bのそれぞれに、金属材料の異なる金属膜を形成する方法も考えられる。図29は、図13に対する変形例である半導体装置の拡大断面図である。
図29に示す半導体装置PKG2は、ワイヤ接合部30Wの上面30tに金属膜34が形成されている点で図13に示す半導体装置PKG1と相違する。詳しくは、半導体装置PKG2のリード30のインナ部30Mにおける下面30bには、第1の金属材料(例えば電解めっき法により形成されたニッケル膜)から成る金属膜33が形成されている。また、リード30のインナ部30Mのうち、ワイヤ12が接続されているワイヤ接合部30Wにおける上面30tには、第1の金属材料とは異なる第2の金属材料(例えば、銀膜)から成る金属膜34が形成されている。
半導体装置PKG2の場合、上面30t側だけを考えれば、金属膜34を形成したことにより、金属膜を形成しない場合と比較して封止体40との接合界面が剥離し易い。しかし、図29に示すようにワイヤ接合部30Wの下面30bには、封止体40との接合強度が金属膜34よりも弱い金属膜33が形成されている。この場合、金属膜33が先に封止体40と剥離することにより、金属膜34と封止体40との接合界面に印加される応力を低減することができる。この結果、図10に示す半導体装置PKGh1のように、下面30bに金属膜を形成せず、上面30tのみに金属膜34hを形成した場合と比較すると、金属膜34と封止体40との剥離を抑制できる。
ここで、理想的には、金属膜33と封止体40との接合強度が金属膜34と封止体40との接合強度よりも少しでも弱ければ、金属膜33が先に剥離し易い。しかし、金属膜33と封止体40の接合界面を確実に剥離させる観点からは、接合強度の比が2倍以上ことなっていることが好ましい。すなわち、金属膜33と封止体40との接合強度は、金属膜34と封止体40との接合強度の半分以下であることが好ましい。ここでいう接合強度の比は、表1を用いて説明した方法と同様に、試料を作成した上で行うシェアテストの結果により測定することができる。
半導体装置PKG2のように、ワイヤ12が接合される部分に金属膜34が形成されることにより、ワイヤ12は金属膜34を介してリード30のワイヤ接合部30Wに接合される。この場合、ワイヤ12と金属膜34との組み合わせにより、ワイヤ12のリード30に対する接合強度を向上させることができる。この場合、封止体40と金属膜34とが剥離した場合でも、電気的特性の低下を抑制できる。
一方、図13に示すように、ワイヤ接合部30Wの上面30tに金属膜が形成されていない場合には、封止体40と基材31とが直接的に接合されるので、半導体装置PKG2よりも高い接合強度が得られ、封止体40とリード30との剥離を抑制する観点からは好ましい。
図29に示す半導体装置PKG2は、上記した相違点を除き、図13に示す半導体装置PKG1と同様の構造である。したがって重複する説明は省略する。
<変形例2>
また、ワイヤ12とリード30との接合強度を向上させる他の実施態様として、図30に示す半導体装置PKG3のように、リード30の上面30tに粗面化処理が施されていても良い。図30は、図13に対する他の変形例である半導体装置の拡大断面図である。
図30に示す半導体装置PKG3は、基材31の表面粗さ(算術平均粗さRa、以下同じ)が上面30tと下面30bとで異なっている点で図13に示す半導体装置PKG1と相違する。詳しくは、半導体装置PKG3が備えるリード30の基材31は、ワイヤ接合部30Wにおける上面30tの表面粗さが、インナ部30Mにおける下面30bの表面粗さより粗い。言い換えれば、半導体装置PKG3が備えるリード30の基材31は、ワイヤ接合部30Wにおける上面30tが粗面化されている。例えば、図30に示す例では、下面30bの表面粗さの値は約0.1μm程度である。一方、ワイヤ接合部30Wの上面30tの表面粗さの値は、0.2μm以上1.0μm以程度である。
半導体装置PKG3のように、ワイヤ12を接合する面が粗面化されている場合、ワイヤ12とリード30との接合強度を向上させることができる。また、リード30の上面30tが粗面化されていても、金属膜33が形成されていれば、封止体40とリード30との接合界面の剥離の発生箇所を制御することができる。したがって、半導体装置PKG3の場合、リード30の上面30tと封止体40との剥離を抑制し、かつワイヤ12との接合強度を向上させることができる。
なお、図30に示す例では、ワイヤ接合部30Wにおける上面30t、およびその周辺部分が粗面化され、上面30tの他の部分は粗面化されていない例を示している。しかし、図30に対するさらなる変形例として、リード30の上面30tの全体が粗面化されていても良い。この場合、表面粗さが粗くなりすぎると、封止工程において、アウタ部30Xの上面30tに樹脂が漏れる場合がある。この場合、めっき工程において、金属膜32(図6参照)が部分的に形成されないことになるので、表面粗さの値は、特に1.0μm以下にすることが好ましい。
また、図示は省略するが、図30に対する更なる変形例として、ワイヤ接合部30Wの上面30tに、ワイヤ12とリード30との接合強度を向上させるカップリング剤が塗布されていても良い。ただし、カップリング剤が塗布されることにより、リード30の上面30tと封止体40との接合強度が低下する場合には、金属膜33と封止体40との接合強度に対して2倍以上の接合強度が得られる材料が好ましい。
図30に示す半導体装置PKG3は、上記した相違点を除き、図13に示す半導体装置PKG1と同様の構造である。したがって重複する説明は省略する。
<変形例3>
また、上記実施の形態では、パワー半導体装置が備えるパワートランジスタの例として、MOSFETを例示したが、種々の変形例を適用できる。例えば、MOSFETに代えて、IGBTを備えていても良い。この場合、上記実施の形態で説明したMOSFETのドレインをIGBTのコレクタと読み替え、MOSFETのソースをIGBTのエミッタと読み替えて適用できる。また、IGBTを利用する場合、負荷電流の流れ方向を制御するダイオード(FWD,Free Wheeling Diode)チップがIGBTチップとは別に搭載される場合が多い。このため、図5に示すダイパッド20上には、IGBTチップおよびFWDチップが搭載される。
また、上記実施の形態では、環境温度や温度サイクル負荷耐性に関し、過酷な条件が要求されやすい半導体装置の例として、パワー半導体装置を取り上げて説明した。しかし、パワー半導体装置以外の半導体装置(例えば、制御系の半導体装置や通信系の半導体装置)などの場合でも、環境温度や温度サイクル負荷耐性に関する要求仕様が高い場合には、上記実施の形態または変形例で説明した技術を適用することにより、これらに関する性能を向上させることができる。また、パワー半導体装置以外の半導体装置では、ワイヤとして金(Au)ワイヤを用いられ、ワイヤボンディング方式としてボールボンディング方式を用いられる場合が多い。
<変形例4>
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。また、各変形例の一部分を抽出して組み合わせても良い。
また、上記実施の形態で説明した半導体装置の製造方法について技術的思想を抽出すれば、下記のように表現することができる。
〔付記1〕
(a)第1面、および前記第1面の反対側の第2面を有するダイパッドと、前記ダイパッドと離間して配置され、前記ダイパッドの前記第1面と同じ側の面である第3面、および前記第3面の反対側の第4面と、を有する第1リードと、前記ダイパッドおよび前記第1リードを支持する枠部を備えるリードフレームを準備する工程、
(b)前記ダイパッドの前記第1面に半導体チップを搭載する工程、
(c)前記第1リードのワイヤ接合部の前記第3面に第1ワイヤを接合し、前記半導体チップの第1電極と前記第1リードとを電気的に接続する工程、
(d)前記第1リードのアウタ部が露出するように、前記半導体チップ、前記第1リードのインナ部、および前記第1ワイヤを樹脂で封止して封止体を形成する工程、
を含み、
前記第1リードの前記インナ部における前記第4面には、第1金属膜が形成され、
前記第1リードの前記インナ部のうち、前記ワイヤ接合部における前記第3面には、金属膜が形成されていない、半導体装置の製造方法。
10 半導体チップ
10b 裏面(面、下面)
10s 側面(面)
10t 表面(面、上面)
11 ダイボンド材(接着材)
12、12G、12S ワイヤ(金属ワイヤ、導電性部材、金属線)
12B1 電極接合部(接合部)
12B2 リード接合部(接合部)
12RP 延在部
20 ダイパッド(金属板、チップ搭載部、放熱板)
20b 下面(面、主面、裏面、露出面、実装面)
20s,20s1,20s2 側面
20t 上面(面、主面、表面、チップ搭載面)
21 基材
22 金属膜
30,30D,30G,30S リード(端子)
30b 下面(面)
30c1,30c2 角部
30M インナ部(インナリード部、被封止部)
30P 部分
30s 側面
30s1 先端面
30t 上面(面、ワイヤボンディング面)
30W ワイヤ接合部(パッド、ボンディングパッド、ワイヤ接続部、接合部)
30X アウタ部(アウタリード部、露出部)
31 基材
32,33,34,34h 金属膜(めっき膜)
40 封止体(樹脂封止体、樹脂体、モールド樹脂)
40b 下面(実装面)
40s 側面
40t 上面
41 樹脂体
61 金型(切断金型)
61D ダイ
61P パンチ
62 成形金型
62B 下型(第2金型)
62C キャビティ
62T 上型(第1金型)
65N カソード
65P アノード
65PL めっき液
65T めっき槽
CH チャネル形成領域
D ドレイン
DE ドレイン電極
EP エピタキシャル層
G ゲート電極
GE ゲート電極パッド
GI ゲート絶縁膜
LF リードフレーム
LF1,LF2 部分
LFd デバイス形成部
LFf 枠部(フレーム部)
LFt1,LFt2 タイバー
MTb 下面
MTB 材料板
PKG0 組立体
PKG1,PKG2,PKG3,PKGh1 半導体装置
Q1 トランジスタ
S ソース
SE ソース電極パッド
SR ソース領域
STL シェアツール
TR1 トレンチ(開口部、溝)
TSP1,TSP2,TSP3,TSP4,TSP5 試料
WH 半導体基板
WHt 主面

Claims (12)

  1. 第1面、および前記第1面の反対側の第2面を有するダイパッドと、
    前記ダイパッドと離間して配置される第1リードと、
    パワートランジスタを有し、ダイボンド材を介して前記ダイパッドの前記第1面上に搭載された半導体チップと、
    前記半導体チップの第1電極と前記第1リードを電気的に接続する第1ワイヤと、
    前記第1リードのアウタ部が露出するように、前記半導体チップ、前記第1リードのインナ部、および前記第1ワイヤを封止する樹脂封止体と、
    を含み、
    前記第1リードは、前記ダイパッドの前記第1面と同じ側の面である第3面と、前記第3面の反対側の第4面と、を有し、
    前記第1リードの前記インナ部における前記第3面、および前記第1リードの前記インナ部における前記第4面は前記樹脂封止体に覆われ、
    前記第1ワイヤは、前記第1リードの前記インナ部のうち、ワイヤ接合部の前記第3面に接合され、
    前記第1リードの前記インナ部における前記第4面、前記第1リードの前記アウタ部における前記第3面、および前記第1リードの前記アウタ部における前記第4面のそれぞれには、金属膜が形成されているが、前記第1リードの前記インナ部のうち、前記ワイヤ接合部における前記第3面には、金属膜が形成されていない、半導体装置。
  2. 請求項1において、
    前記第1リードの前記インナ部における前記第4面には第1金属膜が形成され、
    前記第1金属膜は、前記インナ部のうち、前記ワイヤ接合部における前記第4面に形成されている、半導体装置。
  3. 請求項2において、
    前記第1リードの前記ワイヤ接合部は、前記インナ部のうち、前記インナ部と前記アウタ部の境界部分の反対側に位置する第1先端面を有し、
    前記第1リードの前記ワイヤ接合部における前記第4面は、前記第1先端面と交差する第1角部を有し、
    前記第1金属膜は、前記第1角部を含む領域に形成されている、半導体装置。
  4. 請求項3において、
    前記第1金属膜は、前記ワイヤ接合部における前記第4面の全体に形成されている、半導体装置。
  5. 請求項3において、
    前記第1リードの前記第4面のうち、前記インナ部の一部分において、前記第1金属膜が形成されず、前記第1リードの基材が前記樹脂封止体と接触している、半導体装置。
  6. 請求項2において、
    前記第1金属膜は、前記第1リードの基材を構成する金属材料とは異なる金属材料から成る、半導体装置。
  7. 請求項1において、
    前記第1ワイヤは、前記第1電極に接合される電極接合部と、前記第1リードの前記ワイヤ接合部に接合されるリード接合部と、前記電極接合部および前記リード接合部のうち、一方から他方に向かって延びる延在部と、を有し、
    前記第1リードの厚さ方向において、前記第1ワイヤの前記リード接合部の厚さは、前記延在部の線径より小さい、半導体装置。
  8. 請求項2において、
    前記ダイパッドと前記第1リードは第1方向に沿って並んで配列され、
    前記第1方向と交差する第2方向に沿って前記第1リードと並んで配置され、かつ前記ダイパッドと離間して配置される第2リードと、
    前記半導体チップの第2電極と前記第2リードを電気的に接続する第2ワイヤと、
    前記第2リードのアウタ部が露出するように、前記半導体チップ、前記第1リードのインナ部、前記第1ワイヤ、前記第2リードのインナ部、および前記第2ワイヤを封止する前記樹脂封止体と、
    を含み、
    前記第2リードは、前記第1リードの前記第3面と同じ側の面である第5面と、前記第5面の反対側の第6面と、を有し、
    前記第2リードの前記インナ部における前記第5面、および前記第2リードの前記インナ部における前記第6面は前記樹脂封止体に覆われ、
    前記第2ワイヤは、前記第2リードの前記インナ部のうち、ワイヤ接合部の前記第5面に接合され、
    前記第2リードの前記インナ部の前記ワイヤ接合部における前記第6面には、前記第1金属膜が形成され、
    前記第2リードの前記インナ部のうち、前記ワイヤ接合部における前記第5面には、金属膜が形成されていない、半導体装置。
  9. 請求項8において、
    前記第2方向に沿って前記第1リードと前記第2リードの間に配置され、かつ、一方の端部が前記ダイパッドに接続されている第3リードと、
    前記第3リードのアウタ部が露出するように、前記半導体チップ、前記第1リードのインナ部、前記第1ワイヤ、前記第2リードのインナ部、前記第2ワイヤ、および前記第3リードのインナ部を封止する前記樹脂封止体と、
    前記第3リードは、前記ダイパッドの前記第1面と同じ側の面である第7面と、前記第7面の反対側の第8面と、平面視において、前記第1リードのワイヤ接合部と前記第2リードのワイヤ接合部との間に位置する第1部分と、を有し、
    前記第3リードの前記インナ部における前記第7面、および前記第3リードの前記インナ部における前記第8面は前記樹脂封止体に覆われ、
    前記第3リードの前記第1部分における前記第8面には、前記第1金属膜が形成され、
    前記第3リードの前記インナ部のうち、前記第1部分における前記第7面には、金属膜が形成されていない、半導体装置。
  10. 請求項1において、
    前記第1リードの基材は、前記ワイヤ接合部における前記第3面の表面粗さが、前記インナ部における前記第4面の表面粗さより粗い、半導体装置。
  11. 第1面、および前記第1面の反対側の第2面を有するダイパッドと、
    前記ダイパッドと離間して配置される第1リードと、
    パワートランジスタを有し、ダイボンド材を介して前記ダイパッドの前記第1面上に搭載された半導体チップと、
    前記半導体チップの第1電極と前記第1リードを電気的に接続する第1ワイヤと、
    前記第1リードのアウタ部が露出するように、前記半導体チップ、前記第1リードのインナ部、および前記第1ワイヤを封止する樹脂封止体と、
    を含み、
    前記第1リードは、前記ダイパッドの前記第1面と同じ側の面である第3面と、前記第3面の反対側の第4面と、を有し、
    前記第1リードの前記インナ部における前記第3面、および前記第1リードの前記インナ部における前記第4面は前記樹脂封止体に覆われ、
    前記第1ワイヤは、前記第1リードの前記インナ部のうち、ワイヤ接合部の前記第3面に接合され、
    前記第1リードの前記インナ部における前記第4面には、第1の金属材料から成る第1金属膜が形成され、
    前記第1リードの前記インナ部のうち、前記第1ワイヤが接続されているワイヤ接合部における前記第3面には、前記第1の金属材料とは異なる第2の金属材料から成る第2金属膜が形成され、
    前記第1金属膜と前記樹脂封止体との接合強度は、前記第2金属膜と前記樹脂封止体との接合強度の半分以下である、半導体装置。
  12. 請求項11において、
    前記第1リードの前記インナ部における前記第4面には第1金属膜が形成され、
    前記第1金属膜は、前記インナ部のうち、前記ワイヤ接合部における前記第4面に形成されている、半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021199635A1 (ja) * 2020-03-30 2021-10-07 ローム株式会社 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019149390A (ja) 2016-07-14 2019-09-05 住友電気工業株式会社 半導体装置
US10651109B2 (en) * 2018-07-16 2020-05-12 Infineon Technologies Ag Selective plating of semiconductor package leads
US11545418B2 (en) * 2018-10-24 2023-01-03 Texas Instruments Incorporated Thermal capacity control for relative temperature-based thermal shutdown
US11107755B2 (en) * 2019-05-12 2021-08-31 Zhanming LI Packaging for lateral high voltage GaN power devices
CN115527976A (zh) * 2021-06-25 2022-12-27 恩智浦美国有限公司 引线框架组件、半导体封装以及用于改进粘合的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530284A (en) 1995-03-06 1996-06-25 Motorola, Inc. Semiconductor leadframe structure compatible with differing bond wire materials
US7195953B2 (en) * 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
JP4248953B2 (ja) 2003-06-30 2009-04-02 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP5220714B2 (ja) * 2009-09-18 2013-06-26 セイコーインスツル株式会社 樹脂封止型半導体装置及びその製造方法
JP5762081B2 (ja) * 2011-03-29 2015-08-12 新光電気工業株式会社 リードフレーム及び半導体装置
JP5863174B2 (ja) * 2012-03-01 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP6019419B1 (ja) * 2015-03-31 2016-11-02 パナソニックIpマネジメント株式会社 封止用樹脂組成物と、この封止用樹脂組成物を用いた半導体装置、この封止用樹脂組成物を用いる半導体装置の製造方法
IT201600086321A1 (it) * 2016-08-19 2018-02-19 St Microelectronics Srl Procedimento per realizzare dispositivi a semiconduttore e dispositivo corrispondente

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021199635A1 (ja) * 2020-03-30 2021-10-07 ローム株式会社 半導体装置

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