KR20100112535A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20100112535A
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die pad
insulating resin
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lead
die
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히로유끼 나까무라
아끼라 무또
노부야 고이께
아쯔시 니시끼자와
유끼히로 사또
가쯔히꼬 후나쯔
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

수지 밀봉형의 반도체 패키지에서, 반도체 칩 탑재용의 다이 본딩재의 크랙을 방지한다. 반도체 칩 CP1을, 다이 본딩재 DB1을 개재하여 다이 패드 DP1의 상면 f1에 탑재하고, 절연성 수지 IR1에 의해 밀봉한다. 상기 절연성 수지 IR1과 접촉하는 다이 패드 DP1의 상면 f1을 조면화하고, 다이 패드 DP1의 이면 f2 및 아우터 리드부 OL1은 조면화하지 않는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 수지 밀봉형 반도체 패키지 형태의 반도체 장치 및 그 제조 방법에 적용하기에 유효한 기술에 관한 것이다.
반도체 장치는, 반도체 칩을 절연성 수지 재료 등에 의해 밀봉(패키징)하고, 반도체 칩의 보호 및 성능의 유지를 도모하고 있다. 예를 들면, 메모리 회로나 논리 회로, 전원 회로 등으로 대표되는 집적 회로를 형성한 반도체 칩을, 페이스트 재료에 의해, 리드 프레임의 칩 탑재부(다이 패드)에 접착(마운트)한다. 그리고, 리드 프레임의 일부와 반도체 칩을 절연성 수지에 의해 밀봉함으로써 반도체 장치가 구성된다. 리드 프레임의 재료로서는, 최근, 전기 전도도나 열 전도도가 높고, 또한, 저코스트인 구리나 동합금이 이용되고 있다.
예를 들면, 일본 특허 공개 제2005-191178호 공보(특허 문헌 1)에는, 측벽이 내측 방향으로 돌출된 딤플을 히트 스프레더로 형성하고, 절연성 수지와의 밀착성을 향상시키는 기술이 개시되어 있다.
또한, 예를 들면, 일본 특허 공개 평5-218275호 공보(특허 문헌 2)에는, 밀봉재와의 밀착성을 향상시키기 위해 리드 프레임에 형성하는 딤플을, 프레스 가공에 의해 형성함으로써, 아일랜드의 휨을 없애는 기술이 개시되어 있다.
또한, 예를 들면, 일본 특허 공개 제2002-83917호 공보(특허 문헌 3)에는, 리드 프레임의 표면의 일부분에 에칭을 실시함으로써, 선택적으로 복수의 돌기를 형성함으로써, 수지와의 밀착성이 높은 리드 프레임을 실현하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2005-191178호 공보 [특허 문헌 2] 일본 특허 공개 평5-218275호 공보 [특허 문헌 3] 일본 특허 공개 제2002-83917호 공보
본 발명자들이, 방열성이 높은 패키지 구조(반도체 패키지)를 검토한 바, 도 21에 도시한 바와 같은, 다이 패드 DPa의 이면 f2a를, 절연성 수지 IRa로부터 노출시킨 형태의 패키지가 유효한 것을 알 수 있었다. 이것은, 다이 패드 DPa의 이면 f2a를 절연성 수지 IRa의 외부에 노출시킴으로써, 반도체 칩 CPa의 발열을 외부에 방산시키기 쉬워지기 때문이다. 또한, 이와 같은 형태이면, 외부에 노출된 다이 패드 DPa의 이면 f2a를 전극으로서 이용할 수도 있다.
그러나, 본 발명자들의 한층 더한 검토에 의해, 상기 도 21과 같은 패키지 형태의 반도체 장치에서 이하에 기재하는 바와 같은 과제가 생기는 것이 명백하게 되었다. 즉, 다이 패드 DPa의 이면 f2a를 노출시킨 패키지의 반도체 장치에서는, 온도 사이클 시험 등에서 전기 특성이 열화되는 것을 알 수 있었다. 또한, 그 원인으로서, 도 22에 도시한 바와 같이, 온도 사이클 시험을 거칠 때에, 다이 패드 DPa와 절연성 수지 IRa와의 계면 부근의 다이 본딩재 DBa에 크랙 ck의 발생이 관여하고 있는 것을 알 수 있었다. 도 22는, 상기 도 21의 반도체 장치에서의 주요부 p10a의 확대도이다. 이하에서, 다이 본딩재 DBa에 크랙 ck가 발생하는 원인에 대해서, 본 발명자들이 고찰한 내용을 상세하게 설명한다.
다이 패드 DPa의 이면 f2a가 외부에 노출되어 있는 구조인 경우, 반도체 장치 보관 시에, 절연성 수지 IRa 내에 수분이 침입하기 쉽다. 여기서, 다이 패드 DPa와 절연성 수지 IRa는 열팽창율이 다르기 때문에, 리플로우 실장 시의 가열 등에 의해, 양자의 계면에 박리가 생길 수 있다. 이와 같은 박리부에 상기의 수분이 침입하면, 박리부의 내압이 상승하여, 팽창한다. 온도 사이클을 거쳐, 상기의 박리부 부근의 부재의 선팽창 차이에 의한 응력을 받아, 다이 본딩재 DBa에 크랙 ck가 생긴다.
예를 들면, 반도체 칩 CPa가 그 이면에도 도통 전극을 취하는 구조이며, 다이 패드 DPa의 이면 f2a를 전극으로서 이용하는 반도체 장치가 있다. 이 경우, 다이 본딩재 DBa는, 반도체 칩 CPa와 다이 패드 DPa와의 사이의 전기적 도통을 맺어 줄 필요가 있다. 이와 같은 다이 본딩재 DBa에 크랙이 생기면, 전기적인 도통 불량이 원인으로 될 가능성이 있다. 결과적으로, 반도체 장치의 전기 특성을 열화시켜, 신뢰성을 저하시키는 원인으로 될 수 있는 것이, 본 발명자들의 검토에 의해 명백하게 되었다.
따라서, 본 발명의 목적의 하나는, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을 향상시키는 것, 특히 다이 본딩재의 크랙을 방지하는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본 발명의 일 실시 형태에 따르면, 반도체 칩을 다이 본딩재를 개재하여 다이 패드부의 상면에 탑재하고, 절연성 수지에 의해 밀봉한 반도체 장치로서, 상기 절연성 수지와 접촉하는 다이 패드부의 상면을 조면화하고, 다이 패드부의 이면 및 아우터 리드부를 조면화하지 않는 기술이 제공된다.
본원에서 개시되는 복수의 발명 중, 상기 일 실시예에 의해 얻어지는 효과를 대표하여 간단히 설명하면 이하와 같다.
즉, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 구조를 도시하는 설명도로서, (A)는 전체 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 단면도.
도 2는 본 발명의 실시 형태 1인 반도체 장치의 설명도.
도 3은 본 발명의 실시 형태 1인 반도체 장치의 다른 구조를 도시하는 설명도로서, (A)는 전체 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 단면도.
도 4는 본 발명의 실시 형태 1인 반도체 장치의 또 다른 구조를 도시하는 설명도로서, (A)는 전체 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 단면도.
도 5는 본 발명의 실시 형태 1인 반도체 장치의 또 다른 구조를 도시하는 설명도로서, (A)는 전체 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 단면도.
도 6은 본 발명의 실시 형태 1인 반도체 장치의 또 다른 구조를 도시하는 설명도로서, (A)는 전체 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 단면도.
도 7은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정을 설명하기 위한 플로우도.
도 8은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중으로서, 도 7의 조면화 공정 s102에 해당하는 공정 중에서의 주요부 단면도.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정 중으로서, 도 7의 다이 본딩 공정 s103에 해당하는 공정 중에서의 주요부 단면도.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정 중으로서, 도 7의 와이어 본딩 공정 s104에 해당하는 공정 중에서의 주요부 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정 중으로서, 도 7의 몰드 공정 s105에 해당하는 공정 중에서의 주요부 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정 중으로서, 도 7의 타이 바 컷트 공정 s106에 해당하는 공정 중에서의 주요부 단면도.
도 13은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중에서의 설명도로서, (A)는 주요부 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 주요부 단면도.
도 14는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정의 특성을 설명하기 위한 그래프.
도 15는 본 발명의 실시 형태 1인 반도체 장치의 제조 공정의 다른 특성을 설명하기 위한 그래프.
도 16은 본 발명의 실시 형태 1인 반도체 장치의 다른 제조 공정 중에서의 설명도로서, (A)는 주요부 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 주요부 단면도.
도 17은 본 발명의 실시 형태 1인 반도체 장치의 또 다른 제조 공정 중에서의 설명도로서, (A)는 주요부 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 주요부 단면도.
도 18은 본 발명의 실시 형태 1인 반도체 장치의 또 다른 제조 공정 중에서의 설명도로서, (A)는 주요부 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 주요부 단면도.
도 19는 본 발명의 실시 형태 1인 반도체 장치의 또 다른 제조 공정 중에서의 설명도로서, (A)는 주요부 평면도이며, (B)는 (A)에서의 B-B선을 따라서 화살표 방향으로 본 주요부 단면도.
도 20은 본 발명의 실시 형태 2인 반도체 장치의 구조를 도시하는 단면도.
도 21은 본 발명자들이 검토한 반도체 장치의 구조를 도시하는 단면도.
도 22는 도 21의 반도체 장치의 주요부 확대도.
도 23은 도 21의 반도체 장치의 설명도.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정의 수 이상이어도 이하이어도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특히 명시한 경우 및 원리적으로 명백하게 필수인 것으로 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이 점은, 상기 수치 및 범위에 대해서도 마찬가지이다. 또한, 본 실시 형태를 설명하기 위한 전체 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이도록 하고, 그 반복된 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.
<실시 형태 1>
본 실시 형태 1에서는, 우선, 본 발명자들이 검토한 구조의 반도체 장치 및 그 제조 방법에서 보여지는 과제에 대해서, 상세하게 설명한다.
상기 도 21 및 도 22를 이용하여 설명한 바와 같이, 다이 패드 DPa의 이면 f2a가 절연성 수지(몰드 수지) IRa로부터 노출된 패키지(반도체 패키지) 구조에서는, 다이 패드 DPa와 절연성 수지 IRa와의 경계 부근에서 절연성 수지 IRa가 박리되기 쉬운 것을 알 수 있었다. 이에 의해, 신뢰성 저하라고 하는 과제를 갖고 있었다. 이에 대해, 본 발명자들의 한층 더한 검토에 의해, 다이 패드 DPa나 복수의 리드부 LDa의 표면을 에칭에 의해 조면화함으로써, 절연성 수지 IRa와의 밀착성을 향상시킬 수 있는 것을 알 수 있었다. 조면화에 의해 요철을 형성함으로써, 그 요철에 절연성 수지 IRa가 들어가고, 앵커 효과에 의해 박리되기 어려워진다고 하는 것이다. 이와 같은 효과는, 절연성 수지 IRa가 에폭시계 수지인 경우에 현저하다.
이와 같은 박리 방지 효과를 갖는, 리드 프레임 LFa의 조면화 공정을 포함하는 반도체 장치의 제조 방법을 간단히 설명한다.
우선, 반도체 소자를 형성시킨 반도체 웨이퍼를 다이싱에 의해 개편화함으로써, 반도체 칩 CPa를 형성한다. 또한, 구리 또는 동합금으로 이루어지는 다이 패드 DPa와 복수의 리드부 LDa로 이루어지는 리드 프레임 LFa를 준비한다. 그리고, 이 리드 프레임 LFa를 에칭 용액에 침지하여 에칭을 실시함으로써, 표면을 조면화한다. 계속해서, 리드 프레임 LFa의 다이 패드 DPa 위에 다이 본딩재 DBa를 이용하여 반도체 칩 CPa를 접합하고, 반도체 칩 CPa 위의 원하는 전극과 원하는 리드부 LDa를 본딩 와이어 BWa에 의해 결선한다. 그 후, 상술한 구성을 절연성 수지 IRa에 의해 밀봉하고, 다이 패드 DPa를 리드 프레임 LFa에 고정하고 있었던 현수 리드부를 절단한다. 그 후, 여분의 절연성 수지 IRa로 이루어지는 수지 버어(burr)를 제거하고, 원하는 도금 공정, 마크 공정을 거쳐, 마지막으로 불필요한 리드부를 절단하여, 성형함으로써 반도체 장치가 형성된다.
상술한 바와 같이, 리드 프레임 LFa를 에칭하여 조면화를 실시함으로써, 절연성 수지 IRa와의 밀착성을 향상시킬 수 있다. 이 관점에서는, 온도 사이클에 의한 다이 본딩재 DBa에의 크랙 ck의 발생이 억제되어, 신뢰성을 향상시킬 수 있는 것을 알 수 있었다. 그러나, 본 발명자들의 한층 더한 검토에 의해, 상기한 바와 같은 조면화 기술에서, 다른 과제가 생길 수 있는 것이 명백하게 되었다.
예를 들면, 리드 프레임 LFa의 상하 양면 전체면에 에칭을 실시하여 조면화하는 경우를 생각한다. 이에 의해, 다이 패드 DPa의 이면 f2a에도 조면화가 미친다. 즉, 조면화된 그 이면 f2a에서도, 절연성 수지 IRa가 강고하게 밀착된다. 여기서, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DPa의 이면 f2a는 절연성 수지 IRa로부터 노출시킬 필요가 있다. 그러나, 도 23에 도시한 바와 같이, 다이 패드 DPa의 이면 f2a에서 강고하게 밀착된 절연성 수지 IRa는, 버어 제거 공정을 행하여도 수지 버어 BR로서 남게 될 가능성이 있다. 또한, 도 23은 여기서 검토하고 있는 반도체 장치의 외관을 도시하는 설명도이다. 이와 같이, 노출된 다이 패드 DPa의 이면 f2a에 남는 수지 버어 BR은, 실장 불량이나 전기 특성 불량의 원인으로 될 수 있다. 또한, 이와 같은 수지 버어 BR은 후의 절단 공정 등에서 낙하할 가능성이 있어, 이물질 발생의 원인으로 될 수 있다.
이와 같은 과제를 회피하기 위해, 본 발명자들은, 리드 프레임 LFa의 한쪽 면(상면)에 에칭을 실시함으로써, 다이 패드 DPa의 이면 f2a에는 조면화를 실시하지 않는 방법을 검토하였다. 이에 의해, 다이 패드 DPa의 이면 f2a에, 상기 도 23과 같은 수지 버어 BR을 남기는 일없이, 상술한 바와 같은 다이 본딩재 DBa에의 크랙 ck의 발생을 억제하는 효과를 얻을 수 있었다.
그러나, 리드 프레임 LFa의 한쪽 면(상면)에 조면화를 실시하는 방법에서도, 본 발명자들의 한층 더한 검토에 의해, 이하에서 설명하는 바와 같은 과제가 생길 수 있는 것을 알 수 있었다.
예를 들면, 본딩 와이어 BWa를 접속하는 이너 리드부 ILa에 도금이 실시되어 있는 경우, 도금의 종류와 조면화용의 에칭 용액의 종류와의 조합에 따라서는, 도금에 데미지가 가해질 가능성이 있는 것을 알 수 있었다. 이와 같은 주요 도통부에의 데미지는 전기 특성의 열화의 하나의 원인으로 되어, 신뢰성을 저하시키는 원인으로 될 수 있다.
또한, 예를 들면, 절연성 수지 IRa 외부의 아우터 리드부 OLa나, 리드 프레임에 다이 패드를 고정하는 현수 리드부 등에 조면화가 실시되면, 해당 영역에도, 강고하게 밀착된 절연성 수지 IRa가 남을 수 있다. 특히, 해당 영역 중, 후의 공정에서 절단할 부분(예를 들면, 타이 바 등)에 수지가 남은 경우, 절단 공정에서 낙하하여 이물질 발생의 원인으로 되는 것이나, 컷트 금형을 파손시킬 가능성이 있는 것을 알 수 있었다.
이상과 같이, 본 발명자들의 검토에 의해, 리드 프레임 LFa의 한쪽 면에 조면화를 실시하는 방법에서도, 그 전체면을 조면화하는 경우는, 반도체 장치의 신뢰성을 저하시키는 과제가 생길 수 있는 것을 알 수 있었다. 따라서, 본 실시 형태 1에서는, 상기의 과제를 해결하기 위해, 한쪽 면의 일부를 부분적으로 조면화를 실시한 리드 프레임을 이용하여 제조한 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 1의 (A)는 본 실시 형태 1의 반도체 장치의 전체 평면도이며, 도 1의 (B)는 (A)의 B-B선을 따라서 화살표 방향으로 본 단면도이다. 본 실시 형태 1의 반도체 장치는, 이하의 구성을 갖고 있다. 또한, 도 1의 (A)의 전체 평면도에서는, 절연성 수지 IR1을 투시한 도면을 도시하고 있다.
본 실시 형태 1의 반도체 장치는, 다이 패드 DP1과 복수의 리드부 LD1을 갖고 있다. 다이 패드 DP1은 구리를 주체로 하는 도체로 이루어진다. 또한, 후에 제조 방법의 기재 개소에서 상세하게 설명한 바와 같이, 다이 패드 DP1과 복수의 리드부 LD1은, 원래는, 동일한 리드 프레임 LF1을 구성하는 부재이다. 따라서, 복수의 리드부 LD1도 다이 패드 DP1과 동일 재료의, 구리를 주체로 하는 도체로 이루어진다. 다이 패드 DP1은 반도체 장치 전체를 평면적으로 본 경우의 중심 부분에 배치된, 직사각형의 평판 형상의 부재이다. 이 평판 형상의 다이 패드 DP1은, 두께 방향에서 보아 서로 반대측에 위치하는 상면(표면, 제1 주면) f1과 이면(제2 주면) f2를 갖고 있다. 또한, 복수의 리드부 LD1은, 직사각형의 다이 패드 DP1의 길이 방향의 2변을 따르도록 하고, 또한, 서로 간격을 두고 배열되도록 하여, 다이 패드 DP1의 주변에 배치되어 있다.
직사각형의 다이 패드 DP1의 폭 방향의 단부에는, 현수 리드부 SL1이 형성되어 있다. 바꿔 말하면, 현수 리드부 SL1은, 평면적으로 보아, 직사각형의 다이 패드 DP1의 폭 방향의 단부에 돌출되도록 하여 배치되어 있다. 현수 리드부 SL1에서도, 다이 패드 DP1 및 복수의 리드부 LD1과 마찬가지로, 원래는, 동일한 리드 프레임 LF1을 구성하는 부재이다. 이 점은, 후의 제조 방법의 기재 개소에서 상세하게 설명한다.
다이 패드 DP1의 상면 f1에는, 원하는 집적 회로 등을 구성하는 반도체 소자를 구비한 반도체 칩 CP1이 탑재되어 있다. 반도체 칩 CP1은, 다이 패드 DP1의 상면 f1에 대해, 다이 본딩재 DB1에 의해 접합되도록 하여 재치되어 있다. 바꿔 말하면, 반도체 칩 CP1은, 다이 본딩재 DB1을 개재하여, 다이 패드 DP1의 상면 f1 위에 탑재되어 있다. 다이 본딩재 DB1은, 수지 페이스트재이어도, 도전성을 갖는 땜납재이어도 된다.
복수의 리드부 LD1과 반도체 칩 CP1은, 복수의 본딩 와이어 BW1에 의해 결선되어 있다. 복수의 본딩 와이어 BW1은, 반도체 칩 CP1 위의 패드 전극(도시 생략)에 접속되어 있다. 패드 전극은, 반도체 칩 CP1에 형성된 배선을 통하여 반도체 소자에 도통하고 있다. 또한, 복수의 리드부 LD1의 일부는 은(Ag) 또는 Ni를 주체로 하는 도체에 의해 도금되어 있고, 이 부분에, 복수의 본딩 와이어 BW1이 접속되어 있다.
복수의 리드부 LD1의 일부, 다이 패드 DP1, 현수 리드부 SL1, 및, 반도체 칩 CP1은, 절연성 수지 IR1에 의해 일체적으로 밀봉되어 있다. 절연성 수지 IR1은 에폭시계 수지로 이루어지는 수지 재료이다.
후의 제조 방법의 기재 개소에서 상세하게 설명하지만, 상술한 현수 리드부 SL1은 다이 패드 DP1을 리드 프레임 LF1 전체에 지지해 두기 위한 부재이며, 절연성 수지 IR1에서의 밀봉 공정을 끝낸 후에, 절단된다. 따라서, 현수 리드부 SL1은, 그 끝면의 일부가 절연성 수지 IR1로부터 노출된 구조로 되어 있다.
또한, 복수의 리드부 LD1 중, 상술한 도금 처리가 이루어지고, 복수의 본딩 와이어 BW1이 접속되어 있는 개소는, 절연성 수지 IR1에 의해 밀봉되어 있다. 이와 같이, 복수의 리드부 LD1 중, 절연성 수지 IR1에 덮여진 부분을 이너 리드부 IL1로 한다. 그 이외의 복수의 리드부 LD1은 절연성 수지 IR1로 밀봉되어 있지 않고, 절연성 수지 IR1의 외부에 인출되도록 하여 형성되어 있다. 이와 같이, 복수의 리드부 LD1 중, 절연성 수지 IR1의 외부에 노출되어 있는 부분을 아우터 리드부 OL1로 한다.
이상과 같은 구조에 의해, 반도체 칩 CP1에 대해, 복수의 본딩 와이어 BW1을 통하여, 복수의 리드부 LD1을 통하여 외부로부터 전기적으로 접속할 수 있다.
여기서, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1의 이면 f2는, 절연성 수지 IR1의 외부에 노출되어 있다. 이와 같이 다이 패드 DP1의 이면 f2를 외부에 노출시킴으로써, 반도체 칩 CP1로부터의 발열을 외부에 방산하기 쉬운 구조를 실현할 수 있다. 즉, 본 실시 형태 1의 반도체 장치는, 방열성이 높은 패키지 구조를 갖고 있다.
본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1, 복수의 리드부 LD1 및 현수 리드부 SL1의 표면 중, 일부가 조면이다. 이하, 조면이란, 조면화되어 있는 면인 것을 나타낸다.
도 2에는, 본 실시 형태 1의 반도체 장치의 다이 패드 DP1, 복수의 리드부 LD1 또는 현수 리드부 SL1 중, 조면인 부분의 설명도를 도시하고 있다. 여기서 조면이란, 도 2에 도시한 바와 같이, 불규칙한 세세한 요철을 갖는 면이다. 본 실시 형태 1에서 「조면」이라고 한 경우에 표현되는 요철은, 산술 평균 거칠기 Ra가 0.2∼0.5㎛의 범위 내인 쪽이, 보다 바람직하다. 그 이유는 조면화 처리를 행하는 프로세스에 관계되기 때문에, 후에 상세하게 설명한다. 여기서, 조면이 아닌 영역의 산술 평균 거칠기 Ra는 0.1㎛ 이하이다.
또한, 산술 평균 거칠기 Ra란, 도 2와 같은 요철 곡선으로부터, 그 평균선 av의 방향으로 기준 길이만큼을 빼내고, 이 빼낸 부분의 평균선 av에서 측정 곡선까지의 편차의 절대값을 합계하여, 평균한 값이다. 정성적으로는, 요철의 고저차가 크고, 또한, 변동이 큰 쪽이, 산술 평균 거칠기 Ra도 커진다.
다이 패드 DP1, 복수의 리드부 LD1 및 현수 리드부 SL1의 표면 중, 조면인 영역에 관하여 보다 구체적으로 설명한다. 상기 도 1에 도시한 다이 패드 DP1, 복수의 리드부 LD1 및 현수 리드부 SL1에서 조면인 영역은, 전체 평면도(도 1의 (A))에서는 해칭을 그어서 나타내고, 주요부 단면도(도 1의 (B))에서는 다른 것보다도 굵은 실선으로 나타내고 있다. 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1, 복수의 리드부 LD1 중의 이너 리드부 IL1 및 현수 리드부 SL1의 한쪽 면(상면)으로서, 절연성 수지 IR1과 접촉하는 부분은 조면이다. 이에 의해, 상술한 바와 같이, 다이 패드 DP1, 복수의 리드부 LD1 및 현수 리드부 SL1과, 절연성 수지 IR1과의 밀착성을 향상시킬 수 있다. 여기서, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1의 이면 f2는 절연성 수지 IR1의 외부에 노출되어 있고, 다이 패드 DP1의 이면 f2는 조면이 아니다.
보다 상세하게는, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1 중, 절연성 수지 IR1과 접촉하는 부분을 포함하는 다이 패드 DP1의 상면 f1은 조면이다. 이에 의해, 다이 패드 DP1과 절연성 수지 IR1과의 계면에서 양자의 밀착성이 향상된다. 이에 의해, 반도체 칩 CP1 주변에서의 다이 패드 DP1과 절연성 수지 IR1과의 박리가 일어나기 어려워진다. 따라서, 다이 패드 DP1의 이면 f2가 노출된 바와 같은, 수분이 침입하기 쉬운 해당 패키징 구조라도, 적어도, 다이 본딩재 DB1의 주변에는 수분이 침입하기 어려운 구조인 것이라고 할 수 있다. 이에 의해, 다이 본딩재 DB1에의 크랙의 발생을 일으키기 어렵게 할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1의 이면 f1을 외부에 노출시키고 있으므로, 복수의 리드부 LD1과는 별도로, 다이 패드 DP1 자체를 외부로부터 반도체 칩 CP1에 전기적으로 접속하는 전극으로서 적용할 수 있다. 이와 같이, 다이 패드 DP1 자체를 전극으로서 이용하는 경우, 다이 패드 DP1의 이면 f2에는 수지 버어가 남지 않는 것이 바람직하다. 왜냐하면, 예를 들면 에폭시계 수지로 이루어지는 절연성 수지 IR1은 절연체이며, 전극으로서 이용하는 다이 패드 DP1에 이 버어가 남으면, 전기적인 문제가 생길 수 있기 때문이다. 따라서, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1 중, 절연성 수지 IR1로부터 노출된 이면 f2는 조면이 아니며, 절연성 수지 IR1과의 밀착성이 높지 않기 때문에, 버어 제거 공정을 거침으로써 수지 버어가 남기 어려운 구조로 되어 있다. 이에 의해, 전기적인 문제가 생기기 어려운 반도체 장치를 실현할 수 있다.
또한, 반도체 칩 CP1에 형성되는 소자로서는, 반도체 칩의 상하 양면에 전극을 갖는 구조의 소자도 있다. 바꿔 말하면, 복수의 본딩 와이어 BW1이 접속되는 면과는 반대측의 면이며, 다이 본딩재 DB1을 개재하여 다이 패드 DP1에 접합하는 면에 전극을 갖는 구조의 소자도 있다. 이 경우, 다이 본딩재 DB1은 도전성을 갖는 재료를 이용한다. 이와 같이 도전성을 갖는 재료에는, 예를 들면, 땜납재가 있다. 다이 본딩재 DB1로서 도전성을 갖는 재료를 이용함으로써, 다이 패드 DP1을 전극으로서 이용하는 경우, 다이 본딩재 DB1을 개재하여, 반도체 칩 CP1에 전기적으로 도통할 수 있다. 이 관점에서, 다이 본딩재 DB1 자체를 전기적인 도통 부재로서 이용하는 구조에는, 다이 본딩재 DB1에 크랙이 생기기 어려운 본 실시 형태 1의 반도체 장치의 구조를 적용하면, 보다 효과적이다. 왜냐하면, 다이 본딩재 DB1을 전기적인 도통 부재로서 이용하는 경우, 거기에 생기는 크랙은, 전기적인 도통 불량을 일으키는 원인으로 될 수 있기 때문이다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
또한, 본 실시 형태 1의 반도체 장치에서는, 복수의 리드부 LD1 중, 아우터 리드부 OL1은 조면이 아니다. 상술한 바와 같이, 아우터 리드부 OL1은 절연성 수지 IR1로부터 노출된 부분이며, 본래, 절연성 수지 IR1은 부착되지 않는 부분이다. 이와 같은 아우터 리드부 OL1이 조면이면, 절연성 수지 IR1과의 밀착성이 증가되어, 제조 공정 중에 부착된 수지 버어를 제거하기 어려워진다. 본래 수지가 부착되어 있지 않은 부분에 수지가 부착되어 있으면, 문제를 일으키는 원인으로 될 수 있다. 예를 들면, 타이 바 컷트 공정(후에 상세하게 설명) 등에서, 수지가 낙하하여 이물질 발생의 원인으로 되는 것이나, 컷트 금형을 파손시킬 가능성이 있다. 이에 대해, 본 실시 형태 1의 반도체 장치에서는, 아우터 리드부 OL1은 조면이 아니며, 절연성 수지 IR1이 부착되기 어려운 구조로 되어 있으므로, 상기한 바와 같은 문제가 생기기 어렵다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
또한, 도 3에는, 본 실시 형태 1의 다른 반도체 장치에서의 상기 도 1과 마찬가지의 영역의 설명도를 도시한다. 본 실시 형태 1의 반도체 장치에서는, 도 3에 도시한 바와 같이, 복수의 리드부 LD1 중, 절연성 수지 IR1로 밀봉된 부분 p11, 즉 이너 리드부 IL1은 조면이 아닌 쪽이, 보다 바람직하다. 왜냐하면, 이너 리드부 IL1에는, 상술한 바와 같이 복수의 본딩 와이어 BW1과의 접속을 위한 도금 처리가 실시되어 있는 것이 있고, 후에 설명하는 조면화 공정에 의해 해당 도금에 데미지가 생길 수 있기 때문이다. 따라서, 이너 리드부 IL1을 조면으로 하지 않음으로써, 도금에의 데미지를 저감할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
여기서, 본 발명자들의 검증에 따라, 리드 프레임 LF1을 조면화하는 공정(후에 상세하게 설명)과의 조합으로, Ni에 의한 도금이 특히 데미지를 받기 쉬운 것을 알 수 있었다. 따라서, 이너 리드부 IL1이, Ni를 주체로 하는 도체에 의해 도금 된 구조인 경우에서, 상기의 구조를 적용하면, 보다 효과적이다.
또한, 도 4에는, 본 실시 형태 1의 다른 반도체 장치에서의 상기 도 1과 마찬가지의 영역의 설명도를 도시한다. 본 실시 형태 1의 반도체 장치에서는, 도 4에 도시한 바와 같이, 현수 리드부 SL1 중, 절연성 수지 IR1로 밀봉된 부분 p12는 조면이 아닌 쪽이, 보다 바람직하다. 그 이유를 이하에서 설명한다. 상술한 바와 같이, 현수 리드부 SL1은, 원래, 다이 패드 DP1 및 복수의 리드부 LD1과 함께 리드 프레임 LF1을 일체적으로 구성하는 부재이며, 절연성 수지 IR1로 밀봉된 후에 절단된다(공정은 후에 설명). 그 때, 강하게 밀착된 절연성 수지 IR1이 절단 개소에 남아 있으면, 상술한 바와 같이, 절단 공정에서 낙하하여 이물질 발생의 원인으로 되는 것이나, 컷트 금형을 파손시킬 가능성이 있다. 따라서, 현수 리드부 SL1을 조면이 아닌 상태로 하고, 절연성 수지 IR1과의 밀착성을 증가시키지 않음으로써, 이와 같은 과제를 회피하기 쉬운 구조로 할 수 있다.
여기서, 상기 도 3 및 상기 도 4를 이용하여 설명한 구조의 반도체 장치에서, 다른 관점에서, 조면인 영역을 줄임으로써 절연성 수지 IR1의 밀착성이 저감되면, 상기 과제를 해결하는 효과가 저감되는 것이 염려된다. 그러나, 본 발명자들의 한층 더한 검증에 따르면, 이하의 이유로부터, 이와 같은 효과의 저감은 생길 수 없는 것을 알 수 있다.
본 실시 형태 1 중 상기 도 3이나 도 4에서 나타낸 반도체 장치에서는, 이너 리드부 IL1이나 현수 리드부 SL1을 조면으로 하지 않음으로써, 도금에의 데미지나 절단 공정의 문제점을 회피할 수 있지만, 해당 부분에서의 절연성 수지 IR1과의 밀착성은 저하된다. 단, 본 발명자들은, 다이 패드 DP1과 절연성 수지 IR1이 박리되고, 거기에 수분이 침입함으로써 열 사이클을 거쳐서 압력이 생겨, 다이 본딩재 DB1에 크랙이 생기는 것을 과제의 하나의 원인으로서 발견하고 있다. 따라서, 다이 본딩재 DB1에 크랙이 생기는 것은, 반도체 칩 CP1 주변의 다이 패드 DP1과 절연성 수지 IR1과의 박리가 원인으로 되는 것으로서, 이너 리드부 IL1이나 현수 리드부 SL1과 절연성 수지 IR1과의 박리는, 이 관점에서는 문제로 되지 않는다. 바꿔 말하면, 본 실시 형태 1의 반도체 장치에 따르면, 다이 패드 DP1의 상면 f1 중, 반도체 칩 CP1의 주위를 평면적으로 둘러싸는 부분이 조면인 구조가, 다이 본딩재 DB1에의 크랙의 억제에 가장 효과적인 구조이다. 이와 같이, 본 실시 형태 1의 상기 도 3이나 도 4와 같이, 이너 리드부 IL1이나 현수 리드부 SL1의 한 면(상면)을 조면으로 하지 않는 구조는, 상기 과제의 해결을 방해하지 않는 구조이며, 또한, 도금에의 데미지나 절단 공정의 문제도 회피할 수 있는 구조이다.
도 5 및 도 6은, 본 실시 형태 1의 다른 반도체 장치에서의 상기 도 1과 마찬가지의 영역의 설명도를 도시하고, 특히, 각 도 1의 (A)의 전체 평면도에서는, 편의상, 반도체 칩 CP1 및 복수의 본딩 와이어 BW1의 기재를 생략하고 있다. 상기에서는, 다이 패드 DP1 중 상면 f1은 전체면이 조면인 것으로 하여 설명하였다. 여기서, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1에서, 절연성 수지 IR1과 접촉하는 면이 조면인 것이 효과적인 것이며, 반도체 칩 CP1의 하부로서 절연성 수지 IR1과 접하지 않는 부분 p13은, 도 5에 도시한 바와 같이 조면이어도, 도 6에 도시한 바와 같이 조면이 아니어도 된다. 단, 본 실시 형태 1의 반도체 장치에서, 다이 본딩재 DB1이 수지 페이스트재인 경우, 다이 패드 DP1 중, 반도체 칩 CP1 아래에서 다이 본딩재 DB1과 접촉하고 있는 부분 p13은 조면인 쪽이, 보다 바람직하다. 왜냐하면, 수지 페이스트재도 절연성 수지 IR1과 마찬가지의 앵커 효과에 의해, 조면인 다이 패드 DP1과의 밀착성의 향상을 바랄 수 있기 때문이다. 이와 같이 하여, 수지 페이스트재로 이루어지는 다이 본딩재 DB1과 다이 패드 DP1과의 밀착성을 향상시켜, 보다 박리하기 어려운 구조로 할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
또한, 다른 관점에서, 다이 패드 DP1, 이너 리드부 IL1 및 현수 리드부 SL1과 절연성 수지 IR1이 접촉하는 개소에서는, 조면인 영역의 면적이 클수록, 절연성 수지 IR1과의 높은 밀착성을 실현할 수 있다고 할 수 있다. 한편, 상술한 바와 같이, 복수의 리드부 LD1 및 현수 리드부 SL1과 같이 조면이 아닌 쪽이 바람직한 개소도 있다. 따라서, 본 실시 형태 1의 반도체 장치에서는, 다이 패드 DP1 중, 절연성 수지 IR1과 접촉하고, 또한, 조면인 부분의 면적은, 반도체 칩 CP1이 절연성 수지 IR1과 접촉하고 있는 부분의 면적보다도 큰 쪽이, 보다 바람직하다. 그 이유를 이하에서 설명한다.
반도체 칩 CP1이 클수록, 다이 본딩재 DB1을 통한 다이 패드 DP1과의 접착 면적이 커지므로, 박리율은 증가한다. 바꿔 말하면, 반도체 칩 CP1이 클수록, 다이 본딩재 DB1에 크랙이 생기기 쉽다. 따라서, 본 실시 형태 1의 반도체 장치에서는, 반도체 칩 CP1의 주변의 다이 패드 DP1을 조면으로 하고, 절연성 수지 IR1과의 밀착성을 향상시키는 것이 효과적이다. 여기서, 반도체 칩 CP1이 절연성 수지 IR1과 접촉하고 있는 부분의 면적이란, 다이 패드 DP1의 상면 f1 중에서 절연성 수지 IR1과 접촉하지 않는 부분의 면적을 의미한다. 따라서, 다이 패드 DP1의 상면 f1 위에, 반도체 칩 CP1의 면적 이상으로, 조면인 부분의 면적을 확보함으로써, 절연성 수지 IR1과의 밀착성을 유지하여, 크랙의 발생을 억제할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
이상과 같이, 본 실시 형태 1의 반도체 장치에서는, 절연성 수지 IR1과 접촉하는 부분의 다이 패드 DP1, 복수의 리드부 LD1 및 현수 리드부 SL1이 조면인 구조로 함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다. 여기서는, 도금을 요하는 복수의 리드부 LD1이나 절단을 요하는 현수 리드부 SL1 등은 조면으로 하지 않는다고 하는, 부분적으로 조면인 구조가 보다 효과적이었다.
이하에서는, 상기한 바와 같이 효과적인, 다이 패드 DP1, 복수의 리드부 LD1 및 현수 리드부 SL1을 부분적으로 조면화하는 공정을 포함하는, 본 실시 형태 1의 반도체 장치의 제조 방법에 대해서 설명한다. 우선, 도 7에 나타낸 플로우도와, 그 요소 공정 중에서의 주요부 단면도(도 8∼도 12)를 이용하여, 제조 방법의 전체를 설명한다. 각 부재의 명칭은, 상기 도 1 등을 이용하여 설명한 부재에 대응하고 있고, 그들에 대응하는 부재는 형상이나 재료 등의 사양도, 특필하지 않는 한 마찬가지이다.
먼저, 다양한 프로세스에 의해 반도체 소자 및 배선을 형성한 반도체 웨이퍼를 다이싱에 의해 개편화함으로써, 반도체 칩 CP1을 형성한다(도 1의 다이싱 공정 s101). 이와는 별도로, 다이 패드 DP1, 현수 리드부 SL1, 및, 복수의 리드부 LD1을 갖고, 구리를 주체로 하는 도체로 이루어지는 리드 프레임 LF1을 준비한다. 여기서, 복수의 리드부 LD1 중, 후의 공정(도 1의 몰드 공정 s105)에 의해 절연성 수지 IR1로 밀봉되는 부분을 이너 리드부 IL1, 밀봉되지 않고 절연성 수지 IR1로부터 노출되는 부분을 아우터 리드부 OL1로 기재한다. 또한, 리드 프레임 LF1에는, 복수의 리드부 LD1이 선단부에서 접촉한 상태로 밀봉되는 것을 방지하기 위해, 개개의 리드를 연결하도록 한 타이 바 tb1(댐퍼라고도 함)이 설치되어 있다.
그 후, 도 8에 도시한 바와 같이, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 리드 프레임 LF1의 일부를 조면화한다(도 1의 조면화 공정 s102). 여기서는 약액에 의한 에칭을 실시함으로써, 리드 프레임 LF1을 조면화한다. 그 때, 조면화를 실시하지 않는 영역에서는, 리드 프레임 LF1을 보호 부재로 덮어 두고, 에칭을 작용시키지 않도록 한다. 보호 부재에는, 지그(jig)나 마스킹 테이프 MT 등이 있다. 또한, 포토 리소그래피법 등에 의해 패터닝한 포토 레지스트막 등이어도 된다. 단, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 보호 부재로서, 마스킹 테이프 MT를 적용하는 쪽이, 보다 바람직하다. 왜냐하면, 마스킹 테이프 MT를 적용함으로써, 리드 프레임 LF1 위에, 보호 부재로 덮는 부분과 덮지 않은 부분을, 보다 정밀도 좋게 형성할 수 있기 때문이다. 조면화를 실현하기 위한 에칭의 구체적인 방법과 그 효과, 및, 조면화를 실시하는 구체적인 영역과 그 효과에 관해서는, 후에 상세하게 설명한다.
계속해서, 도 9에 도시한 바와 같이, 다이 패드 DP1의 상면 f1에, 다이 본딩재 DB1을 개재하여 반도체 칩 CP1을 접합한다(도 1의 다이 본딩 공정 s103). 다이 본딩재 DB1은, 도전성을 갖는 땜납재이어도, 에폭시계 수지로 이루어지는 수지 페이스트재이어도 된다. 그 후, 도 10에 도시한 바와 같이, 복수의 리드부 LD1과 반도체 칩 CP1을 본딩 와이어 BW1에 의해 결선한다(도 1의 와이어 본딩 공정 s104). 여기서는, 복수의 리드부 LD1 중의 이너 리드부 IL1에, 본딩 와이어 BW1을 접속한다. 이너 리드부 IL1에는, 미리 도금 처리가 실시되어 있다.
다음으로, 도 11에 도시한 바와 같이, 절연성 수지 IR1에 의해, 복수의 리드부 LD1 중의 이너 리드부 IL1, 다이 패드 DP1의 일부, 현수 리드부 SL1, 및, 반도체 칩 CP1을 일체적으로 밀봉한다(도 1의 몰드 공정 s105). 여기서, 다이 패드 DP1의 일부로서, 그 상면 f1은 절연성 수지 IR1로 밀봉하고, 이면 f2는 절연성 수지 IR1로 밀봉하지 않는다. 이에 의해, 다이 패드 DP1의 이면 f2가 절연성 수지 IR1의 외부에 노출된 구조를 실현할 수 있다.
계속되는 공정에서는, 리드 프레임 LF1에서 개개의 리드가 접촉하지 않도록 설치된 타이 바 tb1을 절단한다(도 1의 타이 바 컷트 공정 s106). 이 공정에서는, 절연성 수지 IR1 외부의 현수 리드부 SL1도 절단한다. 다음으로, 수지 버어를 제거하고(도 1의 버어 제거 공정 s107), 도금을 실시하는 도금 공정 s108, 마크 공정(109)을 실시한다. 마지막으로, 리드 절단ㆍ형성 공정 s110을 거치고, 도 12에 도시한 바와 같이, 절연성 수지 IR1 외의 복수의 리드부 LD1을 절단하고, 아우터 리드부 OL1을 구부림으로써, 본 실시 형태 1의 반도체 장치를 형성한다.
상술한 조면화 공정 s102에 대해서, 보다 상세하게 설명한다. 도 13은, 조면화 공정 s102 중에서의 리드 프레임 LF1의 주요부 평면도 및 주요부 단면도이며, (A), (B) 각각의 영역은, 상기 도 1에 대응하는 영역을 도시하고 있다. 도 13에 도시한 바와 같이, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 리드 프레임 LF1 중, 후의 몰드 공정 s105에 의해 절연성 수지 IR1과 접촉하는 부분에 조면화를 실시한다. 보다 구체적으로는, 리드 프레임 LF1의 상면으로서, 복수의 리드부 LD1 중의 이너 리드부 IL1에 조면화를 실시한다. 바꿔 말하면, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 조면화 공정 s102에서, 다이 패드 DP1의 이면 f2를 포함하는 리드 프레임 LF1의 이면은 조면화를 실시하지 않고, 또한, 복수의 리드부 LD1 중의 아우터 리드부 OL1에는 조면화를 실시한다. 이에 의해, 상술한 바와 같이, 리드 프레임 LF1과 절연성 수지 IR1과의 밀착성을 향상시킬 수 있다.
특히, 다이 패드 DP1 중, 절연성 수지 IR1과 접촉하는 부분을 포함하는 다이 패드 DP1의 상면 f1에 조면화를 실시하고 있다. 이에 의해, 상기 도 1을 이용하여 설명한 구조를 실현할 수 있고, 다이 패드 DP1과 절연성 수지 IR1과의 계면에서 양자의 밀착성을 향상시켜, 박리가 일어나기 어려워진다. 그리고, 다이 패드 DP1의 이면 f2가 노출된, 수분이 침입하기 쉬운 패키징 형태라도, 해당 개소의 박리에 의한 다이 본딩재 DB1에의 크랙의 발생을 일으키기 어렵게 할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을 향상시킬 수 있다.
여기서, 리드 프레임 LF1과 절연성 수지 IR1과의 밀착성을 향상시키는 것만이 목적이면, 절연성 수지 IR1과 접하는 개소인지의 여부에 상관없이, 리드 프레임 LF1의 표리 전체면을 조면화한 쪽이, 공정이 용이하다. 왜냐하면, 이렇게 함으로써, 조면화 공정 s102에서 상기 도 8을 이용하여 설명한, 부분 조면화를 위한 마스킹 테이프 MT 등을 형성하는 공정을 생략할 수 있기 때문이다. 그러나, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 상기 도 1 등을 이용하여 설명한 효과를 얻기 위해, 부분 조면화 공정을 적용한다. 그 이유를 이하에서 상세하게 설명한다.
상기 도 1을 이용하여 설명한 바와 같이, 본 실시 형태 1의 반도체 장치는, 다이 패드 DP1의 이면 f2가 절연성 수지 IR1로부터 노출된 구조이므로, 다이 패드 DP1의 이면 f2를 전극으로서 이용할 수 있다. 그리고, 전극으로서 이용하는 다이 패드 DP1의 이면 f2에는, 부도체인 수지 버어가 남지 않는 쪽이 좋다. 이 관점에서, 본 실시 형태 1의 반도체 장치의 제조 방법을 적용하면, 보다 효과적이다. 왜냐하면, 다이 패드 DP1의 이면 f2에는 조면화를 실시하지 않기 때문에, 몰드 공정 s105에서 해당 이면 f2에 절연성 수지 IR1이 돌아 들어가 수지 버어가 생긴 경우라도, 강고하게 밀착되지 않아, 제거하기 쉽기 때문이다.
또한, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 복수의 리드부 LD1 중의, 아우터 리드부 OL1에도 조면화를 실시하지 않는다. 이에 의해, 상기와 동일한 이유로, 아우터 리드부 OL1이나 타이 바 tb1 등에 절연성 수지 IR1이 부착되었다고 하여도, 그 밀착성은 강고하게 되지 않아, 제거하기 쉬워진다. 예를 들면, 아우터 리드부 OL1이나 타이 바 tb1을 조면화함으로써 절연성 수지 IR1이 강고하게 부착되어, 제거할 수 없었던 경우, 그 후의 타이 바 컷트 공정 s106이나 리드 절단ㆍ성형 공정 s110 등에서, 절연성 수지 IR1의 낙하에 의한 이물질 발생이나, 컷트 금형의 파손 등의 문제가 생길 수 있다. 본 실시 형태 1의 제조 방법에서는, 아우터 리드부 OL1에 조면화를 실시하지 않으므로, 이와 같은 과제를 회피할 수 있다. 이와 같이, 제조 공정상은, 복수의 리드부 LD1의 일부에 조면화를 실시하지 않으므로 마스킹 테이프 MT 등을 형성하는 공정이 증가되지만, 이에 의해, 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 얻어진다.
이상과 같은 이유로부터, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 리드 프레임 LF1 중의 일부에 조면화를 실시하고, 다른 부분에 조면화를 실시하지 않는 부분 조면화 공정을 적용한다.
또한, 구리로 이루어지는 리드 프레임 LF1에 조면화를 실시하기 위한 약액에 의한 에칭에는 다양한 방법이 있고, 각각에 상기한 바와 같은 효과를 기대할 수 있다. 단, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 과산화수소수와 황산과의 혼합액을 주체로 하는 에칭 용액에 의해, 조면화 공정 s102를 실시하는 방법이 보다 바람직하다. 이것은, 본 발명자들의 하기와 같은 검증에 기초한다.
도 14에는, 온도 사이클수의 변화에 대한 절연성 수지 박리율의 변화에서의, 조면화 처리 정도의 의존성을 설명하기 위한 그래프를 나타내고 있다. 여기서, 온도 사이클수란, 시험 대상의 반도체 장치를 가열하고, 또한 냉각한다고 하는 1 사이클을 몇 회 실시하였는지를 나타낸다. 또한, 조면화 처리의 정도는, 상기의 과산화수소수 및 황산의 혼합액에 프레임을 침지하는 시간(에칭 시간)으로 바꾸고 있다. 도시한 것은, 에칭 시간 0초(즉, 조면화 없음), 15초, 30초, 및, 60초이다. 여기서, 본 발명자들의 검증에 따르면, 구리로 된 프레임은, 에칭 시간이 15초일 때 산술 평균 거칠기 Ra가 약 0.2㎛, 에칭 시간이 30초일 때 산술 평균 거칠기 Ra가 약 0.3㎛, 에칭 시간이 60초일 때 산술 평균 거칠기 Ra가 약 0.45㎛이었다. 또한, 또 다른 검증에서는 에칭 시간의 증가에 대해, 60초 정도로 산술 평균 거칠기 Ra의 증가는 포화하기 시작하는 것을 알 수 있었다. 따라서, 본 실시 형태 1의 에칭에 의한 것은, 리드 프레임 LF1에 산술 평균 거칠기 Ra가 0.2∼0.5㎛의 요철을 갖는 조면을 형성할 수 있다. 또한, 해당 에칭에 의한 조면화를 실시하지 않는 영역에서의, 리드 프레임 LF1의 산술 평균 거칠기 Ra는 0.1㎛ 이하인 것이, 본 발명자들에 의해 확인되어 있다.
도 14에 도시한 바와 같이, 조면화를 실시하지 않은 경우는, 500회 정도의 온도 사이클수로 절연성 수지 박리율이 80％를 초과한다. 이에 대해, 조면화를 실시한 경우는, 동일 조건에서 절연성 수지 박리율이 40％를 하회하고, 효과적인 것을 알 수 있다. 특히, 60초의 에칭으로 산술 평균 거칠기 Ra가 약 0.45㎛의 시료에서는, 거의 박리가 보이지 않는 것을 알 수 있었다.
또한, 도 15에는, 조면화 처리의 유무에서의, 온도 사이클수의 변화에 대한 열 전도성 변화율의 차이를 설명하기 위한 그래프를 나타내고 있다. 여기서, 열 전도성 변화율이란, 예를 들면 상기 도 1에 도시한 바와 같은 반도체 장치에서, 반도체 칩 CP1과 다이 패드 DP1과의 사이의 열 전도성의 변화율을 나타내고 있다. 다이 본딩재 DB1에 많은 크랙이 생길수록, 그 상하의 반도체 칩 CP1 및 다이 패드 DP1 사이의 열 전도율은 저하한다. 즉, 열 전도성 변화율은, 다이 본딩재 DB1에의 크랙의 발생율로 볼 수 있다.
도 15에 도시한 바와 같이, 조면화를 실시하지 않는 경우는, 온도 사이클수 500회를 초과하는 부근으로부터 열 전도성 변화율의 상승이 보여져, 다이 본딩재 DB1에 크랙이 발생하고 있는 것으로 생각된다. 한편, 조면화를 실시한 경우는, 온도 사이클수 750회를 초과하여도 열 전도성 변화율은 대부분 0％를 유지하고, 다이 본딩재 DB1에의 크랙의 발생이 억제되어 있는 것을 알 수 있다.
이상의 검증에 따라, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 에칭에 의한 리드 프레임 LF1의 조면화가, 다이 본딩재 DB1에의 크랙 발생의 억제에 효과적인 것이 확인되었다. 특히, 과산화수소수와 황산과의 혼합액을 주체로 하는 에칭 용액에 의해 에칭을 실시함으로써, 리드 프레임 LF1의 일부를 조면화하는 것이, 보다 효과적인 것을 알 수 있었다. 이와 같은 혼합액을 이용하여 에칭을 실시한 리드 프레임 LF1의 표면은, 산술 평균 거칠기 Ra가 0.2∼0.5㎛ 정도의 조면을 갖는 것을 알 수 있었다. 바꿔 말하면, 산술 평균 거칠기 Ra가 0.2∼0.5㎛ 정도의 요철을 갖는 조면을 일부에 구비한 리드 프레임 LF1에서, 상술한 효과가 얻어지는 것이 확인되었다.
다음으로, 조면화를 실시하는 영역에 대해서 상세하게 설명한다. 도 16∼도 18은, 각각, 상기 도 7의 조면화 공정 s102 중에서의 반도체 장치의 주요부 평면도 및 주요부 단면도이며, (A), (B) 각각의 영역은, 상기 도 13과 마찬가지의 영역을 도시하고 있다.
본 실시 형태 1의 반도체 장치의 제조 방법에서는, 조면화 공정 s102에서, 도 16에 도시한 바와 같이, 복수의 리드부 LD1 중, 후의 몰드 공정 s105에 의해 절연성 수지 IR1로 밀봉되는 부분 p11(즉, 이너 리드부 IL1)은 마스킹 테이프 MT로 덮고, 조면화를 실시하지 않는 쪽이 보다 바람직하다. 그 이유는, 이와 같이 함으로써, 상기 도 3을 이용하여 설명한 구조의 반도체 장치를 형성할 수 있기 때문이다. 즉, 이너 리드부 IL1을 조면화하지 않음으로써, 도금에의 데미지를 저감할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
여기서, 본 발명자들의 검증에 따라, 리드 프레임 LF1을 조면화하기 위한 에칭으로서, 본 실시 형태 1과 같이 과산화수소수와 황산과의 혼합액을 이용한 경우, 도금 재료에 의해 데미지의 정도에 차이가 나는 것을 알 수 있었다. 예를 들면, Ag에 의한 도금은, 상기 에칭액에 의해, 전기 특성에 영향을 미칠수록 데미지는 생기지 않았다. 이에 대해, Ni에 의한 도금은, 상기 에칭액에 의해, 전기 특성에 영향을 미칠수록 데미지가 생기는 것을 알 수 있었다. 따라서, 상기한 바와 같이, 이너 리드부 IL1에 조면화를 실시하지 않는 방법은, 이너 리드부 IL1이 Ni를 주체로 하는 도체에 의해 도금된 리드 프레임 LF1인 경우에 적용하면, 보다 효과적이다.
또한, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 조면화 공정 s102에서, 도 17에 도시한 바와 같이, 현수 리드부 SL1은 마스킹 테이프 MT로 덮고, 조면화를 실시하지 않는 쪽이 보다 바람직하다. 그 이유는, 이와 같이 함으로써, 현수 리드부 SL1에 부착된 절연성 수지 IR1은 강고하게 남는 일이 없으며, 용이하게 제거할 수 있어, 현수 리드부 SL1을 절단할 때의 절연성 수지 IR1의 낙하에 의한 이물질 발생이나, 컷트 금형의 파손 등의 과제를 회피할 수 있기 때문이다. 이에 의해, 상기 도 4에 도시한 바와 같은 반도체 장치를 형성할 수 있다.
또한, 상기에서는, 다이 패드 DP1의 상면 f1은 전체면이 조면인 것으로 하여 설명하였다. 여기서, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 다이 패드 DP1에서, 절연성 수지 IR1과 접촉하는 면이 조면인 것이 효과적인 것이며, 반도체 칩 CP1의 하부로서 절연성 수지 IR1과 접하지 않는 부분 p13은, 도 18에 도시한 바와 같이 조면이어도, 도 19에 도시한 바와 같이 조면이 아니어도 된다. 단, 본 실시 형태 1의 반도체 장치의 제조 방법에서, 다이 본딩재 DB1로서 수지 페이스트재를 적용한 경우, 다이 패드 DP1 중, 반도체 칩 CP1 아래에서 다이 본딩재 DB1과 접촉하고 있는 부분 p13은 조면화한 쪽이, 보다 바람직하다. 왜냐하면, 수지 페이스트재도 절연성 수지 IR1과 마찬가지의 앵커 효과에 의해, 조면인 다이 패드 DP1과의 밀착성의 향상을 바랄 수 있기 때문이다. 이와 같이 하여, 수지 페이스트재로 이루어지는 다이 본딩재 DB1과 다이 패드 DP1과의 밀착성을 향상시켜, 보다 박리되기 어려운 구조로 할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
또한, 다른 관점에서, 리드 프레임 LF1과 절연성 수지 IR1이 접촉하는 개소에서는, 조면화를 실시하는 면적이 클수록, 절연성 수지 IR1과의 높은 밀착성을 실현할 수 있다고 할 수 있다. 한편, 상술한 바와 같이, 복수의 리드부 LD1 및 현수 리드부 SL1과 같이 조면화를 실시하지 않는 쪽이 바람직한 개소도 있다. 따라서, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 다이 패드 DP1 중, 절연성 수지 IR1과 접촉하고, 또한, 조면화를 실시하는 부분의 면적은, 반도체 칩 CP1이 절연성 수지 IR1과 접촉하고 있는 부분의 면적보다도 큰 쪽이, 보다 바람직하다. 그 이유를 이하에서 설명한다.
반도체 칩 CP1이 클수록, 다이 본딩재 DB1을 통한 다이 패드 DP1과의 접착 면적이 커지기 때문에, 박리율은 증가한다. 바꿔 말하면, 반도체 칩 CP1이 클수록, 다이 본딩재 DB1에 크랙이 생기기 쉽다. 따라서, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 도 19에 도시한 바와 같이, 반도체 칩 CP1의 주변의 다이 패드 DP1을 조면으로 하고, 절연성 수지 IR1과의 밀착성을 향상시키는 것이 효과적이다. 여기서, 반도체 칩 CP1이 절연성 수지 IR1과 접촉하고 있는 부분의 면적이란, 다이 패드 DP1의 상면 f1 중에서 절연성 수지 IR1과 접촉하지 않는 부분의 면적을 의미한다. 따라서, 다이 패드 DP1의 상면 f1 위에, 반도체 칩 CP1의 면적 이상으로, 조면인 부분의 면적을 확보함으로써, 절연성 수지 IR1과의 밀착성을 유지하여, 크랙의 발생을 억제할 수 있다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
이상과 같이, 본 실시 형태 1의 반도체 장치의 제조 방법에서는, 몰드 공정 s105에서 절연성 수지 IR1과 접촉하는 부분의 리드 프레임 LF1에 조면화를 실시하고, 다이 패드 DP1의 이면 f2나 아우터 리드부 OL1 등에는 조면화를 실시하지 않음으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다. 여기서는, 도금을 요하는 이너 리드부 IL1이나 절단을 요하는 현수 리드부 SL1 등에도 조면화를 실시하지 않는 방법이 보다 효과적이었다.
<실시 형태 2>
본 실시 형태 2의 반도체 장치의 단면도를 도 20에 도시한다. 본 실시 형태 2의 반도체 장치는, 복수의 리드부 LD2 및 다이 패드 DP2를 갖고, 다이 패드 DP2의 상면 f1 위에는, 다이 본딩재 DB2에 의해 반도체 칩 CP2가 접합되어 있다. 그리고, 이들 부재는 절연성 수지 IR2로 밀봉되어 있다. 단, 복수의 리드부 LD2 중, 절연성 수지 IR2로 밀봉되어 있는 것은 이너 리드부 IL2이며, 아우터 리드부 OL2는 노출되어 있다. 이너 리드부 IL2와 반도체 칩 CP2는, 복수의 본딩 와이어 BW2에 의해 결선되어 있다. 이들 구성에 의해, 이너 리드부 IL2 및 복수의 본딩 와이어 BW2를 통하여, 아우터 리드부 OL2와 반도체 칩 CP2는 도통하고 있다. 또한, 복수의 리드부 LD2와 다이 패드 DP2는, 원래는, 동일한 리드 프레임 LF2를 구성하는 부재이며, 서로 동일한 구리 재료로 이루어진다. 그 외에도, 본 실시 형태 2의 반도체 장치는, 도면 상에 나타내고 있지 않은 부재로서, 상기 실시 형태 1에서 설명한 것과 마찬가지의 부재를 갖고 있다. 단, 본 실시 형태 2의 반도체 장치는, 이하의 점에서 상기 실시 형태 1의 반도체 장치와 다르다. 즉, 본 실시 형태 2의 반도체 장치는, 다이 패드 DP2의 모두가 절연성 수지 IR2에 의해 밀봉되어 있다.
본 실시 형태 2의 반도체 장치와 같은 풀 모드 타입의 패키징 형태에서는, 상기 실시 형태 1의 이면 노출형의 패키징 형태와 비교하여, 방열성은 낮지만, 내습성은 높다. 바꿔 말하면, 다이 패드 DP2가 절연성 수지 IR2의 외부에 노출되어 있지 않은 구조이므로, 수분이 침입하기 어려운 구조이다. 따라서, 풀 모드 타입의 패키징 구조는, 다이 패드 DP2와 절연성 수지 IR2와의 계면에 박리가 생겼다고 하여도, 응력에 의한 다이 본딩재 DB2에의 크랙은 생기기 어려운 구조이다. 단, 다이 패드 DP2와 절연성 수지 IR2와의 계면의 밀착성을 향상시키는 것은, 패키지 크랙에 의한 기계적인 강도의 열화를 방지하는 것 등의 관점에서, 효과적이다.
따라서, 본 실시 형태 2의 반도체 장치에서도, 상기 실시 형태 1과 마찬가지로 하여 다이 패드 DP2, 복수의 리드부 LD2 및 현수 리드부의 원하는 부분을 조면화한다. 도 20에 도시한 바와 같이, 다이 패드 DP2의 상면 f1 및 이면 f2에서, 절연성 수지 IR2와 접촉하는 부분(도면 중, 굵은 실선으로 표기)을 조면화함으로써, 서로의 밀착성을 향상시킬 수 있다. 이에 의해, 절연성 수지 IR2에 크랙이 생기기 어려워진다. 결과적으로, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
또한, 본 실시 형태 2의 반도체 장치에서도, 상기 실시 형태 1에서 설명한 이유와 마찬가지의 이유로, 복수의 리드부 LD2 중의 아우터 리드부 OL2나, 복수의 리드부 LD2 중의 이너 리드부 IL2의 도금부(Ni 도금인 경우)나, 현수 리드부 등은 조면화되어 있지 않은 구조의 쪽이, 보다 바람직하다. 또한, 마찬가지로, 다이 본딩재 DB2로서 수지 페이스트재를 이용하고 있는 경우에는, 반도체 칩 CP2 아래의 다이 패드 DP2의 부분이 조면화되어 있는 구조의 쪽이, 보다 바람직하다. 이들에 의해, 반도체 칩을 절연성 수지로 밀봉한 구조를 갖는 반도체 장치의 신뢰성을, 보다 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
av : 평균선
BR : 수지 버어
BW1, BW2 : 복수의 본딩 와이어
ck : 크랙
CP1, CP2 : 반도체 칩
DB1, DB2 : 다이 본딩재
DP1, DP2 : 다이 패드
f1 : 표면(제1 주면)
f2 : 이면(제2 주면)
IL1, IL2 : 이너 리드부
IR1, IR2 : 절연성 수지
LD1, LD2 : 복수의 리드부
LF1, LF2 : 리드 프레임
MT : 마스킹 테이프
OL1, OL2 : 아우터 리드부
Ra : 산술 평균 거칠기
s101 : 다이싱 공정
s102 : 조면화 공정
s103 : 다이 본딩 공정
s104 : 와이어 본딩 공정
s105 : 몰드 공정
s106 : 타이 바 컷트 공정
s107 : 버어 제거 공정
s108 : 도금 공정
s109 : 마크 공정
s110 : 리드 절단ㆍ성형 공정
SL1 : 현수 리드부
tb1 : 타이 바

Claims (18)

  1. 도체로 이루어지는 다이 패드와, 상기 다이 패드의 주변에 배치되고, 이너 리드부와 아우터 리드부를 갖는 복수의 리드부와, 상기 다이 패드의 상면 위에, 다이 본딩재를 개재하여 탑재된 반도체 칩과, 상기 이너 리드부, 상기 다이 패드의 일부, 및 상기 반도체 칩을 밀봉하는 절연성 수지를 갖고, 상기 다이 패드의 상기 상면과 반대측에 위치하는 이면은, 상기 절연성 수지의 외부에 노출되고, 상기 다이 패드의 상기 상면 중, 상기 절연성 수지와 접촉하는 부분은 조면화되고, 상기 다이 패드의 상기 이면 및 상기 아우터 리드부는 조면화되어 있지 않은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 이너 리드부는 조면화되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 다이 패드는 구리를 주체로 하는 도체로 이루어지고, 상기 이너 리드부는 니켈을 주체로 하는 도체에 의해 도금되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 현수 리드부를 더 갖고, 상기 현수 리드부는, 상기 다이 패드와 일체적이고, 또한, 평면적으로 보아 상기 다이 패드로부터 돌출되도록 하여 배치되고, 상기 현수 리드부는, 상기 절연성 수지로 밀봉되고, 상기 현수 리드부의 끝면은, 상기 절연성 수지로부터 노출되고, 상기 현수 리드부는, 조면화되어 있지 않은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 다이 패드 중, 상기 절연성 수지와 접촉하고, 또한, 상기 조면화된 부분의 면적은, 상기 반도체 칩이 상기 절연성 수지와 접촉하고 있는 부분의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 다이 패드의 상기 상면 중 상기 절연성 수지와 접촉하는 부분은, 산술 평균 거칠기가 0.2∼0.5㎛의 요철을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 다이 본딩재는, 도전성을 갖는 땜납재이며, 상기 다이 패드의 이면은, 전극으로서 기능하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 다이 본딩재는, 수지 페이스트재인 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치의 제조 방법으로서,
    (a) 다이 패드 및 복수의 리드부를 갖는 리드 프레임을 준비하는 공정과,
    (b) 상기 리드 프레임의 일부에 조면화를 실시하는 공정과,
    (c) 상기 다이 패드의 상면에, 다이 본딩재를 개재하여 반도체 칩을 접합하는 공정과,
    (d) 절연성 수지에 의해, 상기 복수의 리드부 중의 이너 리드부, 상기 다이 패드의 일부, 및 상기 반도체 칩을 밀봉하는 공정
    을 포함하고,
    상기 (b) 공정에서는, 상기 리드 프레임의 일부를 보호 부재로 덮은 후에 에칭을 실시함으로써, 상기 보호 부재로 덮여져 있지 않은 부분에 조면화를 실시하고, 상기 (b) 공정에서는, 상기 다이 패드 중, 상기 (d) 공정에서 밀봉하는 상기 절연성 수지와 접촉하는 부분에 조면화를 실시하고, 상기 (b) 공정에서는, 상기 다이 패드 중, 상기 제1 주면과는 두께 방향으로 반대측에 위치하는 제2 주면에는 상기 조면화를 실시하지 않고, 상기 (b) 공정에서는, 상기 복수의 리드부 중, 아우터 리드부에는 조면화를 실시하지 않고, 상기 (d) 공정에서는, 상기 다이 패드의 이면은 노출되도록, 상기 절연성 수지에 의해 밀봉하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 (b) 공정에서는, 상기 이너 리드부에는 조면화를 실시하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 (a) 공정에서는, 상기 리드 프레임은 구리를 주체로 하는 도체로 이루어지고, 상기 (a) 공정에서는, 상기 이너 리드부에는, 니켈을 주체로 한 도체에 의한 도금이 실시되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 (a) 공정에서 준비하는 상기 리드 프레임은, 상기 다이 패드를 유지하는 현수 리드부를 갖고, 상기 (b) 공정에서는, 상기 현수 리드부는 보호 부재로 덮고, 상기 조면화를 실시하지 않고, 상기 (d) 공정에서는, 상기 현수 리드부의 일부는 노출되도록, 상기 절연성 수지에 의해 밀봉하고, 상기 (d) 공정 후, (e) 상기 절연성 수지로 밀봉되어 있지 않은 부분의 상기 현수 리드부를 절단하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서, 상기 (b) 공정에서는, 상기 (d) 공정에서 밀봉하는 상기 절연성 수지와 상기 반도체 칩이 접촉하는 부분의 면적보다도, 상기 절연성 수지와 상기 조면화된 상기 다이 패드가 접촉하는 부분의 면적의 쪽이 커지도록, 상기 리드 프레임의 일부를 조면화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 (b) 공정에서는, 과산화수소수와 황산과의 혼합액을 주체로 하는 에칭 용액에 의해 에칭을 실시함으로써, 상기 리드 프레임의 일부를 조면화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서, 상기 (b) 공정에서 이용하는 상기 보호 부재는, 마스킹 테이프인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서, 상기 (c) 공정에서 상기 다이 패드의 제1 주면에 접합하는 상기 반도체 칩은, 상기 다이 본딩재를 개재하여 상기 다이 패드에 접합시키는 면에 전극을 갖고, 상기 (c) 공정에서 이용하는 상기 다이 본딩재는, 도전성을 갖는 땜납재인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제9항에 있어서, 상기 (c) 공정에서 이용하는 상기 다이 본딩재는, 수지 페이스트재이며, 상기 (b) 공정에서는, 상기 (c) 공정에 의해 상기 반도체 칩을 접합시키는 부분이며, 상기 다이 본딩재를 접촉시키는 부분의 상기 다이 패드도 조면화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제9항에 있어서, 상기 (b) 공정 후, 상기 다이 패드의 상기 상면에는, 산술 평균 거칠기가 0.2∼0.5㎛의 요철이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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