CN102859687B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102859687B
CN102859687B CN201080066405.5A CN201080066405A CN102859687B CN 102859687 B CN102859687 B CN 102859687B CN 201080066405 A CN201080066405 A CN 201080066405A CN 102859687 B CN102859687 B CN 102859687B
Authority
CN
China
Prior art keywords
mentioned
ditch
chip
bight
matrix pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201080066405.5A
Other languages
English (en)
Other versions
CN102859687A (zh
Inventor
藤泽敦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN201510549992.8A priority Critical patent/CN105185752B/zh
Publication of CN102859687A publication Critical patent/CN102859687A/zh
Application granted granted Critical
Publication of CN102859687B publication Critical patent/CN102859687B/zh
Priority to HK16101419.3A priority patent/HK1213690A1/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

在半导体器件具有的平面形状是比模片焊盘的外形尺寸小的四角形的芯片搭载区的四个角部，分别形成沟部(沟)。各沟部沿与连接配置沟部的角部的对角线相交叉的方向形成，其两端延伸到芯片搭载区的外侧。通过模片键合材料把半导体芯片搭载到该芯片搭载区。由此，可以抑制把半导体器件安装到安装衬底上时的重流工序中的模片键合材料的剥离。另外，即使假如发生了剥离时，也可以抑制剥离的发展。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造技术，尤其涉及把半导体芯片搭载到外形尺寸比半导体芯片大的芯片搭载部上的半导体器件的有效技术。
背景技术
在日本特开2009-71154号公报(专利文献1)的图2中记载了从密封体露出搭载有半导体芯片的芯片搭载部的半导体器件。另外，在专利文献1中，芯片搭载部的外形尺寸比半导体芯片的外形尺寸大。
另外，在日本特开2007-134394号公报(专利文献2)的图8(a)中记载了把半导体芯片搭载到在上表面(表面)形成了沟的芯片搭载部上的半导体器件。
<专利文献1>日本特开2009-71154号公报
<专利文献2>日本特开2007-134394号公报
发明内容
(发明要解决的问题)
伴随着电子设备的高速化(或高功能化)，被搭载的半导体器件的发热量有增加的倾向。于是，本发明人分析了像上述专利文献1的图2所示的那样的、从密封体露出搭载有半导体芯片的芯片搭载部(模片焊盘(die pad，裸片焊盘)、接片(tab))的结构。如果是这样的结构，则由于可以把芯片搭载部的下表面(背面)与安装衬底连接，所以与用密封体覆盖芯片搭载部的结构相比可以提高散热性。另外，通过像上述专利文献1的图2那样使芯片搭载部的外形尺寸比半导体芯片的外形尺寸大，可以进一步提高散热性。
但是，如果仅仅增大芯片搭载部的外形尺寸，则固定到芯片搭载部上的半导体芯片容易剥离。其原因是因为，构成芯片搭载部的基材(引线框)由与构成半导体芯片的材料不同的材料构成。即，是因为它们的线膨胀系数出现差异。因此，如果向这样的半导体器件施加热量，则基材的膨胀/收缩量与半导体芯片的膨胀/收缩量不同，在为了把半导体芯片固定到芯片搭载部上而使用的模片键合材料(粘接材料)中产生应力。
另外，在所使用的半导体芯片和芯片搭载部的各自的平面形状都是四边形时，在芯片搭载部的角部(半导体芯片的角部)尤其容易发生该剥离的问题。其理由是因为，各自的离中央部远的部分即角部处的应力最大。而且，在芯片搭载部的角部，如果发生因应力造成的模片键合材料的剥离，则剥离向芯片搭载部的中央部发展，结果，模片键合材料在大范围内剥离，成为可靠性下降的原因。
而且，在像上述专利文献1的图2所示的那样，从密封体露出芯片搭载部的一部分(下表面)的情况下，芯片搭载部与密封体之间难以完全密封。因此，与用密封体覆盖芯片搭载部的结构相比，水分容易侵入半导体器件内部。
像上述那样，在芯片搭载部的外形尺寸比半导体芯片的外形尺寸大，且从密封体露出芯片搭载部的一部分(下表面)的结构的情况下，如果时间长的话，就成为半导体器件可靠性下降的原因。
于是，作为例如即使水分进入也可以抑制模片键合材料的剥离的结构，本发明人分析了例如在芯片搭载部的上表面(表面)形成像上述专利文献2的图8(a)所示那样的沟。
但是，发现用例如像上述专利文献2的图8(a)所示那样的沟不能充分降低芯片搭载部的角部处的应力。还发现，在角部处发生剥离时，剥离会经由未形成沟的区域向芯片搭载部的中央部发展，结果，模片键合材料会在大范围内剥离。
本发明正是鉴于上述问题而提出的，其目的在于提供可以抑制半导体器件的可靠性下降的技术。
另外，本发明的另一目的在于提供可以提高半导体器件的散热性的技术。
本发明的上述和其它的目的和新颖特征，从本说明书的描述和附图可以清楚地看出。
(用来解决问题的手段)
如果简要地说明本申请中公开的发明中的代表性方案的概要，则如下所述。
即，根据作为本发明的一方式的半导体器件，搭载半导体芯片的模片焊盘的芯片搭载区的平面形状是比模片焊盘的外形尺寸小的四角形。另外，在上述芯片搭载区上，在上述芯片搭载区的第一角部形成第一沟；在隔着上述芯片搭载区的中央部与上述第一角部相对置的第二角部形成第二沟；在位于上述第一角部与上述第二角部之间的第三角部形成第三沟；在隔着上述芯片搭载区的上述中央部与上述第三角部相对置的第四角部形成第四沟。另外，通过模片键合材料把上述半导体芯片搭载到上述芯片搭载区。
另外，上述第一沟和上述第二沟，在平面视图上，分别沿与连接上述芯片搭载区的上述第一角部与上述第二角部的第一对角线交叉的第一方向形成。另外，上述第三沟和上述第四沟，在平面视图上，分别沿与上述第一对角线交叉的上述芯片搭载区的第二对角线交叉的第二方向形成。而且，上述第一沟、上述第二沟、上述第三沟和上述第四沟，在平面视图上，在从与上述半导体芯片重叠的区域到与上述半导体芯片不重叠的区域形成。
(发明的效果)
如果简要地说明由本申请中公开的发明中的代表性方案分别得到的效果，则如下所述。
即，可以抑制半导体器件的可靠性下降。
附图说明
图1是作为本发明的一实施方式的半导体器件的俯视图。
图2是图1所示的半导体器件的仰视图。
图3是沿图1的A-A线的剖面图。
图4是示出在安装衬底上安装了图3所示的半导体器件的安装结构体的放大剖面图。
图5是示出除去了图1所示的密封树脂的状态下的半导体器件的内部结构的平面图。
图6是沿图5的B-B线的剖面图。
图7是放大示出图5所示的模片焊盘周边部的放大剖面图。
图8是沿图7的C-C线的放大剖面图。
图9是示出用引线框准备工序准备的引线框的平面图。
图10是图9的D部的放大平面图。
图11是示出在图10所示的模片焊盘上配置了键合浆料的状态的放大平面图。
图12是沿图11的E-E线的放大剖面图。
图13是示出向图12所示的芯片搭载部区按压半导体芯片的状态的放大剖面图。
图14是示出在图11所示的芯片搭载区上搭载半导体芯片，使键合浆料在整个芯片搭载区上铺展开来的状态的放大平面图。
图15是沿图14的F-F线的放大剖面图。
图16是示出通过丝线(wire)把图14所示的半导体芯片与多个引线(lead)电气连接了的状态的平面图。
图17是沿图16的G-G线的放大剖面图。
图18是示出用成形模具夹住图17所示的引线框形成了密封树脂的状态的放大剖面图。
图19是示出在各器件区域形成了密封树脂的引线框的整体结构的平面图。
图20是示出把图19所示的引线框的连接条(tie bar)切断了的状态的放大平面图。
图21是示出在从密封树脂导出的多个引线的表面形成了外部镀膜的状态的放大剖面图。
图22是示出从引线框的框部切断形成了外部镀膜的多个引线，并成形了的状态的放大平面图。
图23是示出在引线框的多个器件区域上分别切断多个悬吊引线，使半导体器件成为单片了的状态的平面图。
图24是示出作为针对图5所示的半导体器件的变形例的半导体器件的平面图。
图25是沿图24的H-H线的剖面图。
图26是示出作为针对图7所示的半导体器件的变形例的半导体器件的放大平面图。
图27是示出作为针对图6所示的半导体器件的变形例的半导体器件的剖面图。
图28是示出图8所示的模片焊盘的第一比较例的放大平面图。
图29是沿图28的J-J线的剖面图。
图30是示出图8所示的模片焊盘的第二比较例的放大平面图。
图31是沿图30的K-K线的剖面图。
(附图标记说明)
1：半导体器件；2：模片键合材料(粘接材料)；2a：键合浆料(粘接材料)；3：半导体芯片；3a：上表面(主面、表面)；3b：下表面(主面、背面)；3c：电极焊盘(键合焊盘)；4：引线；4a：内部引线；4b：外部引线；4c：外部镀膜；5：丝线(导电性部件)；6：密封树脂(密封体)；6a：上表面；6b：下表面；6c：侧面；7：悬吊引线；7a：倾斜部；8：连接条(堤坝条)；10：模片焊盘(芯片搭载部)；10a：上表面(芯片搭载面)；10b：下表面；10c：外部镀膜；10d：芯片搭载区；10e：芯片搭载区；11：角部；11a：第一角部；11b：第二角部；11c：第三角部：11d：第四角部；12：中央部；13：沟部(沟)；13a：第一沟；13b：第二沟；13c：第三沟：13d：第四沟；14：沟部(沟)；20：安装衬底；22：锡焊材料(接合材料)；23：端子；30：引线框；30a：器件区域；30b：框部；35：成形模具；36：上模；36a：模具面；36b：空腔；37：下模；37a：模具面；37b：空腔；40：半导体器件；41：半导体芯片；41a：上表面(主面、表面)；41b：下表面(主面、背面)；41c：电极焊盘(键合焊盘)；42：模片键合材料(粘接材料)；45：半导体器件；100：半导体器件；101：模片焊盘；102：中央部；102：半导体器件；103：模片焊盘；104：沟部；105：非沟区域
具体实施方式
在本申请中，实施方式的描述，根据需要，为了方便而分成多个部分等进行描述，但除了特别明示不是这样的情形以外，它们不是相互独立无关的，不管描述在前还是在后，一个例子的各部分，一个是另一个的一部分细节或一部分或全部的变形例等。另外，原则上对相同的部分省略重复说明。另外，实施方式中的各构成要素，除了特别明示不是这样的情形、从原理上看限定于该数目的情形和从上下文看很显然不是这样的情形以外，也不是必需的，
同样地，在实施方式等的描述中，关于材料、组成等，“由A构成的X”等也是，除了特别明示不是这样的情形和从上下文看很显然不是这样的情形以外，并不排除包含A以外的要素。例如，关于成分，意味着“以A为主要成分而包含A的X”等。例如，“硅部件”等，也不限定于是纯硅，还包含SiGe(硅锗)合金、其它以硅为主要成分的多元合金、包含其它添加物的部件。关于镀金、Cu层、镀镍等，除了特别明示不是这样的情形以外，不仅是纯的物质，还包含分别以金、Cu、镍等为主要成分的部件。
而且，在提到特定的数值、数量时也是，除了特别明示不是这样的情形、从原理上看限定于该数目的情形和从上下文看很显然不是这样的情形以外，可以是超过该特定数值的数值，也可以是小于该特定数值的数值。
另外，在实施方式的各附图中，对相同的部分赋予相同或类似的记号或附图标记，原则上省略重复说明。
另外，在附图中，在复杂时或与空隙的区别明确时，有时即使是剖面也会省略阴影线等。与此相关，在从说明等中明显可知的情况下，有时即使是在平面上封闭的孔也会省略背景的轮廓线。而且，即使不是剖面，也会为了明示不是空隙而加上阴影线。
(实施方式1)
在本实施方式中，作为半导体器件的一例，选取QFP(Quad FlatPackage)型的半导体器件进行说明。图1是本实施方式的半导体器件的俯视图。图2是图1所示的半导体器件的仰视图。图3是沿图1的A-A线的剖面图。另外，图4是示出在安装衬底上安装了图3所示的半导体器件的安装结构体的放大剖面图。另外，图5是示出在除去了图1所示的密封树脂的状态下的半导体器件的内部结构的平面图。图6是沿图5的B-B线的剖面图。
<半导体器件>
首先，用图1～图4说明本实施方式的半导体器件1的构成。像图3所示的那样，本实施方式的半导体器件1包括：模片焊盘10；经由模片键合材料2搭载到模片焊盘10上的半导体芯片3；配置在半导体芯片3周围的多个引线4；把半导体芯片3的多个电极焊盘3c与多个引线4分别电气连接的多个丝线5；以及密封半导体芯片3、多个丝线5和模片焊盘10的密封树脂6。
密封树脂(密封体)6的平面形状为矩形形状，在本实施方式中像图1所示的那样，是四角形。更详细地说，对各角部进行倒圆加工，由此抑制密封体的缺口。另外，像图2所示的那样，密封树脂6具有上表面6a、与该上表面6a相反的一侧的下表面(背面、安装面)6b、和位于该上表面6a与下表面6b之间的侧面6c。
像图1所示的那样，多个引线4从密封树脂6的各侧面6c(各边)露出。更详细地说，沿密封树脂6的各边形成的多个引线4的各自的一部分(外部引线4b)像图3所示的那样，从密封树脂6的各侧面6c(各边)向外侧导出，且在密封树脂6的外侧朝密封树脂6的下表面6b侧弯曲。换言之，从密封树脂6的各边导出多个外部引线4b，分别形成鸥翼(gull wing)状。具有这样的封装形状的半导体器件被称为QFP型的半导体器件。多个引线4，是把半导体器件1安装到图4所示的安装衬底20上时的外部连接端子(外部端子)，经由锡焊材料22等的接合材料与在安装衬底20的安装面形成的多个焊区(端子)21电气连接。因此，像图1～图3所示的那样，为了提高安装时引线4与锡焊材料(接合材料)22(参照图4)的连接性(浸润性)，在多个引线4(更详细地说，外部引线4b)的表面形成由例如焊锡构成的外部镀膜4c。
另外，像图2所示的那样，在密封树脂6的下表面6b上，模片焊盘10(芯片搭载部，接片)的下表面10b从密封树脂6露出。即，半导体器件1是模片焊盘露出型(接片露出型)的半导体器件。另外，模片焊盘10由导热率比密封树脂6高的金属材料构成，在本实施方式中由例如铜(Cu)构成。更详细地说，在由铜(Cu)构成的基材的表面形成由例如镍(Ni)构成的外部镀膜(图中省略)。这样，模片焊盘露出型的半导体器件，通过露出导热率比密封树脂6高的、由例如铜(Cu)等的金属材料构成等的部件(模片焊盘10)，与模片焊盘10不露出的半导体器件相比，可以提高封装的散热性。另外，在将半导体器件1安装到图4所示的安装衬底20时，如果经由例如锡焊材料(接合材料)24，把模片焊盘10的下表面10b与安装衬底20的端子23电气连接，则可以把由半导体器件1产生的热更高效率地向安装衬底20侧散热。另外，图4所示的端子23和半导体芯片3也可以是不电气连接的散热用的端子，但也可以与半导体芯片3的下表面3b电气连接，用作例如向半导体芯片3供给电源电位或基准电位的端子。另外，像图4所示的那样，在把模片焊盘10的下表面10b与安装衬底20的端子23连接时，为了提高模片焊盘10的下表面10b与和锡焊材料(接合材料)24的连接性(浸润性)，优选地，像图3所示的那样，在模片焊盘10的下表面10b形成由例如焊锡构成的外部镀膜10c。
下面说明半导体器件1的内部结构。像图5所示的那样，模片焊盘10的上表面(芯片搭载面)10a的平面形状是四角形。而且在模片焊盘10的上表面上设置平面形状是四角形的芯片搭载区10d(参照图3和图6)。
另外，在本实施方式中，把作为搭载半导体芯片3的部件的模片焊盘10与在模片焊盘10的上表面10a上设置的作为搭载半导体芯片3的区域的芯片搭载区10d(参照图3和图6)区别开来，进行说明。即，模片焊盘10的至少一部分是搭载半导体芯片3的芯片搭载部件，像例如图5所示的那样，模片焊盘10的平面尺寸与半导体芯片3的上表面(主面)3a(或图3和图6所示的下表面(主面)3b)的平面尺寸不一定一致。另一方面，图3和图6所示的芯片搭载区10d指模片焊盘10的上表面10a中的在平面视图上与半导体芯片3重叠的区域。因此，在模片焊盘10的外形尺寸(平面尺寸)与比半导体芯片3的外形尺寸(平面尺寸)大的本实施方式的半导体器件1中，半导体芯片3的上表面(主面、第一主面)3a(或下表面(主面、第二主面)3b)的平面尺寸与芯片搭载区10d的平面尺寸一致。例如，在本实施方式中，模片焊盘10的外形尺寸为约7mm×7mm。与此相对，半导体芯片3的外形尺寸即芯片搭载区10d的外形尺寸为约5mm×5mm。
另外，半导体芯片的厚度为例如280μm，模片焊盘10的厚度为150μm，模片键合材料2的厚度(下表面3b与上表面10a之间的距离)为约10μm～20μm。另外，在图3、图4和图6中，为了容易判断半导体器件的整体结构，改变各部件的长宽比(aspect ratio)，使宽度方向比上述数值缩窄地展示。另外，关于模片键合材料2，由于厚度为10μm～20μm左右，非常薄，所以示出半导体器件1的整体结构的图3、图4和图6中，记载的厚度比上述数值厚。另外，关于模片键合材料2的厚度，在后述的部分放大图(例如图8)中，示出与上述数值相当的厚度。模片焊盘10的其它详细结构如后所述。
在模片焊盘10的芯片搭载区10d上搭载有半导体芯片3。在本实施方式中，在模片焊盘的中央搭载半导体芯片3。在使下表面3b与模片焊盘10的上表面相对的状态下，经由模片键合材料(粘接材料)2把半导体芯片3搭载到芯片搭载区10d上。即，利用使与形成了多个电极焊盘3c的上表面3a相反的面与芯片搭载部面相对置的所谓面朝上(face-up)安装方式，进行搭载。该模片键合材料2是模片键合半导体芯片3时的粘接材料，在本实施方式中，使用例如在环氧类热硬化性树脂中含有由银(Ag)等构成的金属粒子的模片键合材料2。该模片键合材料2中含有的热硬化性树脂在硬化前具有浆料(paste)状的性质，从可以可靠地埋入芯片搭载区10d与半导体芯片3之间这一点看，是优选的。另外，模片键合材料2中含有金属粒子，从可以提高从半导体芯片3的下表面3b到模片焊盘10的传热路径(散热路径)的导热效率这一点看，是优选的。另外，通过使模片键合材料2中含有金属粒子，可以把模片焊盘10与半导体芯片3的下表面3b电气连接，所以例如，作为本实施方式的变形例，也可以把半导体芯片3的下表面3b用作电极。
像图5所示的那样，模片焊盘10上搭载的半导体芯片3的平面形状是四角形。另外，像图3和图6所示的那样，半导体芯片3具有上表面(主面、表面)3a、与上表面3a相反的一侧的下表面(主面、背面)3b、和位于该上表面3a与下表面3b之间的侧面。
而且，像图3和图5所示的那样，在半导体芯片3的上表面3a形成多个电极焊盘(键合焊盘)3c，在本实施方式中，沿上表面3a的各边形成多个电极焊盘3c。另外，虽然图中省略，但在半导体芯片3的主面(更详细地说，在半导体芯片3的基材的上表面上设置的半导体元件形成区)形成半导体元件(电路元件)，多个电极焊盘3c经由在配置于半导体芯片3的内部(更详细地说，在上表面3a与未图示的半导体元件形成区之间)的布线层中的布线(图中省略)与该半导体元件电气连接。
半导体芯片3(更详细地说，半导体芯片3的基材)由例如硅(Si)构成。因此，半导体芯片3与模片焊盘10的线膨胀系数不同。更详细地说，主要由硅(Si)构成的半导体芯片3的线膨胀系数比主要由铜(Cu)等的金属材料构成的模片焊盘10的线膨胀系数低。另外，在上表面3a形成覆盖半导体芯片3的基材和布线的绝缘膜，在形成于该绝缘膜中的开口部处，多个电极焊盘3c的各自的表面从绝缘膜露出。
另外，该电极焊盘3c由金属构成，在本实施方式中，由例如铝(Al)构成。另外，也可以在该电极焊盘3c的表面上，作为镀膜，隔着例如镍(Ni)膜形成金(Au)膜。由此，由于电极焊盘3c的表面被镍膜覆盖，所以可以抑制电极焊盘3c的腐蚀(污染)。
另外，像图5所示的那样，在半导体芯片3的周围(更详细地说，模片焊盘10的周围)配置例如与模片焊盘10同样地由铜(Cu)构成的多个引线4。更详细地说，在由铜(Cu)构成的基材的表面形成由例如镍(Ni)构成的镀膜(图中省略)。而且，在半导体芯片3的上表面3a形成的多个电极焊盘(键合焊盘)3c经由多个丝线(导电性部件)5与位于密封树脂6内部的多个引线4(引线的另一部分，内部引线4a)分别电气连接。丝线5由例如金(Au)构成，丝线5的一部分(例如一个端部)被接合到电极焊盘3c上，另一部分(例如另一个端部)被接合到内部引线4a的键合区上。另外，虽然图中省略，但在内部引线4a的键合区的表面(更详细地说，由镍(Ni)构成的镀膜的表面)形成镀膜。镀膜由例如银(Ag)或金(Au)构成。通过在内部引线4a的键合区的表面形成由银(Ag)或金(Au)构成的镀膜，可以提高与由金(Au)构成的丝线5的接合强度。
另外，像图3所示的那样，在本实施方式中，以与内部引线4a不同的高度配置(偏置(offset)配置)模片焊盘10。更详细地说，模片焊盘10配置在比内部引线4a低的位置上(下方(downset)配置)。在像本实施方式那样引线4形成为鸥翼状的封装中，优选地，在密封树脂6的侧面6c，引线4在密封树脂6的侧面6c从上表面6a与下表面6b中间的位置导出。这是为了用密封树脂6牢牢地固定内部引线4a。另一方面，为了从密封树脂6露出模片焊盘10，必须以与内部引线4a不同的高度配置模片焊盘10。因此，在本实施方式中，把模片焊盘10偏置配置(下方配置)。与模片焊盘10一体地形成的多个悬吊引线7与模片焊盘10连接。在本实施方式中，像图5所示的那样，模片焊盘10的各角部分别与悬吊引线7电气连接。即，共连接四条悬吊引线7。悬吊引线7是在后述的半导体器件1的制造工序中，与引线框(一体地形成模片焊盘10和多个引线4的基材)的框部连结，支撑模片焊盘10的支撑部件。而且，在该多个悬吊引线7上分别形成倾斜部7a。这样，通过在各个悬吊引线7形成倾斜部7a，把模片焊盘10偏置配置(下方配置)。
<模片焊盘的详细结构>
下面说明图5所示的模片焊盘10的详细结构和通过采用该结构得到的效果。图7是放大示出图5所示的模片焊盘周边部的放大剖面图，图8是沿图7的C-C线的放大剖面图。另外，图28是示出图8所示的模片焊盘的第一比较例的放大平面图，图29是沿图28的J-J线的剖面图。另外，图30是示出图8所示的模片焊盘的第二比较例的放大平面图，图31是沿图30的K-K线的剖面图。另外，在图7中，为了示出在模片焊盘的上表面形成的沟的平面配置，示出了除去了图5所示的半导体芯片和模片键合材料后的状态。
图28和图29所示的作为针对本实施方式的第一比较例的半导体器件100，除在模片焊盘101的上表面10a不形成沟以外，与图7和图8所示的半导体器件1的结构相同。图28和图29所示的半导体器件100的半导体芯片3与模片焊盘101的线膨胀系数不同(更详细地说，半导体芯片3主要由硅(Si)构成，而模片焊盘101主要由铜(Cu)构成)。因此，如果在安装工序中对半导体器件100进行热处理，则会在为了把半导体芯片3固定在模片焊盘101上而使用的模片键合材料2中产生应力。更详细地说，在半导体芯片3与模片键合材料2的粘接界面和模片键合材料2与模片焊盘101的粘接界面处产生面方向的应力(剪切应力)。而且，该应力在半导体芯片3与模片焊盘101重叠的区域上产生，在离中央部最远的位置即具有四角形的平面形状的芯片搭载区10d(半导体芯片3)的各角部11处最大。
这样，即使产生应力，如果从外部对半导体器件100施加能量，也难以发生模片键合材料2与半导体芯片3或模片焊盘101的粘接界面处的剥离。但是，根据本申请发明人的分析已判断，在把组装结束后的半导体器件100安装到安装衬底20(例如图4所示的安装衬底20)上的重流(reflow)工序(加热安装工序)中，如果加热半导体器件100，则半导体器件100内部的模片键合材料2和半导体芯片3或模片焊盘101会剥离。
在重流工序中，把半导体器件100加热到例如260℃以上的高温。如果半导体器件100被加热到这样的高温，则半导体器件100内部包含的或从外部侵入半导体器件100内部的水分急剧膨胀(爆炸)。而且，如果引发水分急剧膨胀，则应力最大的区域即形成为四角形的平面形状的芯片搭载区10d(半导体芯片3)的角部11处，模片键合材料2与半导体芯片3或模片焊盘101会剥离。而且，角部11处产生的剥离向芯片搭载部10d的中央部12发展，模片键合材料2会在大范围内剥离。由于如果模片键合材料2与半导体芯片3或模片焊盘101剥离则会产生间隙，所以水分会渗入该间隙内，成为半导体器件100内部腐蚀的原因。即，成为半导体器件100的可靠性下降的原因。另外，如果产生间隙，半导体器件100的散热性也会下降。引发剥离的水分包含在例如密封树脂6的内部。另外，半导体器件100和像图8所示的半导体器件1那样从密封树脂6露出模片焊盘10的半导体器件中，水分容易从外部侵入。
这样，为了防止或抑制因模片键合材料2剥离造成的半导体器件的可靠性下降或散热性下降，本申请的发明人分析了在模片焊盘101的上表面10a的芯片搭载区10d形成沟的结构。
首先，分析了像图30所示的作为针对本实施方式的第二比较例的半导体器件102具有的模片焊盘103那样，在芯片搭载区10d内形成多个沟部(沟)104的结构。在图30所示的模片焊盘103中，在芯片搭载区10d的四个角部11处分别形成沟部104。沟部104是通过例如蚀刻加工形成的凹陷，在形成了沟部104的区域，像图31所示的那样，模片焊盘103的厚度变薄。另外，沟部104只在芯片搭载区10d内形成，不在芯片搭载区10d的外侧形成。换言之，在沟部104的延长线上配置位于芯片搭载区10d内且不形成沟的非沟区域105。本申请的发明人认为，由于在模片焊盘103的厚度变薄的区域，可以降低线膨胀系数比半导体芯片3(参照图31)大的模片焊盘103的热膨胀量或热收缩量(以下称为畸变量)，所以可以降低角部11处的应力的值。还认为，通过使沟部104沿与芯片搭载区10d的两个对角线中的、连接配置沟部104的角部11的对角线相交叉的方向延伸，即使假如在角部11处发生剥离，也可以抑制剥离的发展。
但是，对图30所示的半导体器件102进行评价的结果是，发现实施重流工序后，不能解决模片键合材料2与半导体芯片3或模片焊盘101的粘接界面剥离的问题。还发现即使进一步增加图30所示的沟部104的数目，也同样会发生这样的剥离现象。考虑其理由如下所述。
即，在模片键合材料2与半导体芯片3或模片焊盘101的粘接界面处产生的应力(剪切应力)，像上述那样，离模片焊盘103的中央部12越远越大，在离中央部最远的芯片搭载区10d的角部11处为最大。这是因为模片焊盘103的畸变量离中央部越远越大。在此，在图30所示的模片焊盘103的情况下，在形成了沟部104的区域，模片焊盘103的畸变量减小，但由于在沟部104的延长线上存在非沟区域105，所以不能充分降低角部11处的模片焊盘103的畸变量。其结果，不能降低角部11的应力。
另外，在角部11处发生剥离时，通过在各角部11处使沟部104沿与连接配置沟部104的角部11的对角线相交叉的方向延伸，可以在一定程度上防止剥离从角部11向中央部12直线状地发展。但是，由于存在非沟区域105，剥离从非沟区域105迂回发展到中央部12，结果剥离会发展到宽广范围的粘接界面。
另外，模片键合材料2埋入沟部104内，但在像模片焊盘103那样在沟部104的两端存在非沟区域105时，难以把模片键合材料2可靠地埋入沟部104，容易在沟部104内残留气孔(气泡)。这是因为，在模片焊盘103上粘接半导体芯片3时，挤出沟部104内的空气的路径很窄。而且，如果水分(例如图31所示的密封树脂6内部含有的水分)蓄积在残留在沟部104内的气孔内，则该水分在重流工序中急剧膨胀(爆炸)，所以容易引发剥离。
本申请的发明人基于独立分析的上述分析结果，发现了图7和图8所示的模片焊盘10的结构。
图7和图8所示的本实施方式的模片焊盘10，像图7所示的那样，在平面形状为四角形的芯片搭载区10d的各角部11处形成沟部(沟)13。更详细地说，在芯片搭载区10d的第一角部11a形成第一沟13a。另外，在第二角部11b形成第二沟13b，在平面视图上，第二角部11b隔着芯片搭载区10d的两个对角线相交叉的中央部12与第一角部11a相对置。另外，在第三角部11c形成第三沟13c，在平面视图上，第三角部11c位于第一角部11a与第二角部11b之间(更详细地说，与连接第一角部11a与第二角部11b的第一对角线不同的第二对角线上)。另外，在第四角部11d形成第四沟13d，在平面视图上，第四角部11d隔着芯片搭载区10d的中央部12与第三角部11c相对置。
另外，在平面视图上，第一沟13a和第二沟13b分别沿与连接芯片搭载区10d的第一角部11a与第二角部11b的第一对角线交叉(优选为正交)的第一方向形成。另外，在平面视图上，第三沟13c和第四沟13d分别沿与第一对角线交叉的芯片搭载区10d的第二对角线交叉(优选为正交)的第二方向形成。
另外，在从芯片搭载区10d(与半导体芯片3重叠的区域)到芯片搭载区10d的外侧(与半导体芯片3不重叠的区域)的区域上，形成第一沟13a、第二沟13b、第三沟13c和第四沟13d。更详细地说，各沟部13从芯片搭载区10d外侧通过芯片搭载区10d内，并进一步延伸到芯片搭载区10d的外侧而形成。换言之，各沟部13的两端延伸到芯片搭载区10d的外侧。
这样，通过使各沟部13的两端延伸到芯片搭载区10d的外侧，可以使沟部13可靠地介于产生应力的芯片搭载区10d内的、从中央部12到各角部11的路径中。因此，可以减小各角部11处的模片焊盘10的畸变量，结果可以降低各角部11处产生的应力(剪切应力)的值。其结果，在例如像图4所示的那样把半导体器件1安装在安装衬底20上时，即使作为重流工序加热到260℃以上，也可以抑制角部11处的模片键合材料2与半导体芯片3或模片焊盘101的剥离。另外，在本实施方式中，虽然与图28所示的半导体器件100和图30所示的半导体器件102相比可以降低芯片搭载区10d的角部11处产生的应力，但在图7所示的芯片搭载区10d内应力最高的位置仍然是角部11。因此，如果可以防止角部11处的模片键合材料2的剥离，就可以防止芯片搭载区10d内的其它位置的剥离。
另外，假如在角部11处发生剥离时，从防止或抑制剥离向中央部12发展的角度看也是，通过像图7所示的那样，使各沟部13的两端延伸到芯片搭载区10d的外侧，可以防止或抑制像上述图30所示的模片焊盘103那样，剥离迂回向中央部12发展。角部11处发生的剥离迂回向中央部12发展的原因是由于芯片搭载区10d内产生的应力造成的。即，如果在角部11处发生剥离，则应力集中到离中央部12的距离第二远的未剥离的区域，剥离慢慢地向中央部12发展。但是，根据本实施方式，由于各沟部13的两端延伸到芯片搭载区10d的外侧，所以可以使剥离的发展方向朝着应力被释放的芯片搭载区10d的外侧，所以可以抑制它。
另外，从有效地抑制剥离的发展的角度看，优选地，像图7所示的那样，使各沟部13沿与连接配置沟部13的角部11的对角线相交叉的方向形成。如果在模片焊盘10的上表面10a形成沟部13，则剥离沿沟部13的延伸方向发展。因此，通过使沟部13沿与从角部11朝着中央部12的方向相交叉的方向形成，可以使剥离的发展方向可靠地朝着芯片搭载区10d的外侧逃避。尤其是，在沿与连接配置沟部13的角部11的对角线相正交的方向形成沟部13时，可以把剥离面积抑制到最小限度。
另外，像上述那样，模片键合材料2的剥离，有时在与半导体芯片3的粘接界面处发生，有时在与模片焊盘10的粘接界面处发生。但是，像本实施方式那样，模片焊盘10的线膨胀系数比半导体芯片3大时，通过在因热造成的畸变量更大的模片焊盘10形成沟部13，哪个界面的剥离都可以防止或抑制。这是因为，通过减小因热造成的畸变量比半导体芯片3大的模片焊盘10的畸变量，还可以减小在半导体芯片3与模片键合材料2的粘接界面处发生的应力。另外，在哪个界面处发生剥离由粘接界面处发生的应力的大小和粘接界面处的粘接力的关系决定，但在例如像本实施方式那样，半导体芯片3主要由硅(Si)构成、模片焊盘10主要由铜(Cu)构成时，容易在模片焊盘10与模片键合材料2的粘接界面处发生剥离。因此，在模片焊盘10形成沟部13是特别优选的。
另外，通过使沟部13的两端延伸到芯片搭载区10d的外侧，在把半导体芯片3粘接到模片焊盘10上时，可以把沟部13内的空气挤出到芯片搭载区10d外侧的宽广空间，所以可以防止或抑制气孔的产生(残留)。因此，可以防止或抑制水分蓄积在气孔内，所以可以抑制把半导体器件1安装到图4所示的安装衬底20上时的重流工序中的水分的急剧膨胀。因此，可以减少引发剥离的因素。
另外，从减小在角部11处产生的应力的角度出发，优选地，在从中央部12到角部11的路径上，使模片焊盘10的厚度薄的区域的面积(即沟部13的平面面积)尽可能地大。但是，如果各沟部13的平面面积(沟宽度)太大，则模片焊盘10的刚度下降，会担心在制造工序中模片焊盘10发生破损。
于是在本实施方式中，像图7所示的那样，在各角部11处分别形成多列沟部13。如果更详细地说明，从芯片搭载区10d的第一角部11a向芯片搭载区10d的中央部12呈多列地形成第一沟13a。另外，从芯片搭载区10d的第二角部11b向芯片搭载区10d的中央部12呈多列地形成第二沟13b。另外，从芯片搭载区10d的第三角部11c向芯片搭载区10d的中央部12呈多列地形成第三沟13c。另外，从芯片搭载区10d的第四角部11d向芯片搭载区10d的中央部12呈多列地形成第四沟13d。在本实施方式中，例如，像图7所示的那样，在各角部11处分别形成5列沟部13。另外，各沟部13的沟宽度为例如100μm。
这样，通过在各角部11处分别形成多列沟部13，与分别只形成一列沟部13时相比，可以在从中央部12到角部11的路径上，增加模片焊盘10的厚度薄的区域的面积(即各沟部13的平面面积之和)。另外，由于各沟部13的沟宽度可以在能够抑制模片焊盘10的刚度下降的范围内设定，所以可以防止或抑制制造工序中的模片焊盘10的破损。
另外，像图7所示的那样，在各角部11处分别形成多列沟部13，从防止剥离发展的角度看也是优选的。即，如果在角部11处发生剥离，剥离发展到离角部11最近的沟部13，则在剥离了的区域与未剥离的区域的边界线处的应力最大。而且，如果在该状态下作为剥离引发因素的水分急剧膨胀，则存在在边界线处进一步发生剥离的可能性。但是，即使在发生了这样的第二次剥离时，也可以把该第二次剥离的发展停留在形成了离角部11第二近的沟部13的区域。这样，通过在各角部11处分别形成多列沟部13，即使在发生了多次剥离时，也可以抑制剥离的发展。例如，像本实施方式那样，在各角部11处分别形成5列沟部13时，可以基本上可靠地防止剥离发展到中央部12。
这样，根据本实施方式，通过在各角部11处分别形成多列沟部13，可以防止或抑制剥离发展到中央部12，所以在中央部12上不形成沟部13。更详细地说，第一沟13a、第二沟13b、第三沟13c和第四沟13d都不形成在芯片搭载区10d的中央部12上。像已经说明过的那样，从抑制模片键合材料2的剥离和抑制剥离发展的角度看，在芯片搭载区10d形成沟部13是有效的。但是，如果形成沟部13，则在沟部13内埋入模片键合材料2。因此，模片键合材料2的配置量增大，难以使芯片搭载区10d内的模片键合材料2的配置量均匀。于是，通过像本实施方式那样，在中央部12上不形成沟部13，降低模片键合材料2的总量，由此容易在芯片搭载区10d内均匀地配置模片键合材料2。
另外，在本实施方式中，在芯片搭载区10d内各沟部13配置成不交叉。更详细地说，多列第一沟13a、多列第二沟13b、多列第三沟13c和多列第四沟13d，在芯片搭载区10d内，分别配置成相互不交叉。像上述那样，在形成沟部13时，剥离沿沟部13发展，所以通过在芯片搭载区10d内各沟部13配置成不交叉，可以防止剥离横穿多个沟部13地发展。另外，在把模片键合材料2埋入沟部13内时，从抑制气孔产生的角度出发，优选地，不把模片键合材料2的埋入路径分支成多个路径。在本实施方式中，由于在芯片搭载区10d内各沟部13配置成不交叉，所以模片键合材料2的埋入路径不分支，从可以抑制气孔产生的角度出发，也是优选的。
另外，像图7所示的那样，在本实施方式的模片焊盘10的上表面10a上，在芯片搭载区10d的周围形成沟部(沟，第五沟)14，该沟部14具有沿芯片搭载区10d的各边的环状的平面形状。沟部14以包围芯片搭载区10d的周围的方式形成环状(框状)。从提高半导体器件1的散热性的角度出发，减小模片键合材料2的配置量，缩短半导体芯片3的下表面3b与模片焊盘10的上表面10a的距离是优选的。另外，为了可靠地向各沟部13内埋入模片键合材料2，使芯片搭载区10d内的模片键合材料2的配置量均匀是很重要的。于是，通过像本实施方式那样，在芯片搭载区10d的周围形成包围它的环状的沟部14，可以使模片键合材料2扩展到芯片搭载区10d的周围，防止在沟部13内的一部分上产生未埋入模片键合材料2的区域。另外，可以使模片键合材料2可靠地扩展到整个芯片搭载区10d上。这是因为，沟部14用作抑制模片焊盘10的上表面10a上的模片键合材料2的扩散的堤坝部。
另外，在本实施方式中，各沟部13的两端与沟部14连接。换言之，第一沟13a、第二沟13b、第三沟13c和第四沟13d的各自的两端与沟部14连接。这样，通过使各沟部13的两端与沟部14连结，可以像图7所示的那样，把模片焊盘10的上表面10a划分成由各沟部13和沟部14包围的区域。因此，由于可以使剥离的发展局限在由沟部13和沟部14包围的区域内，所以可以更可靠地抑制剥离的发展。
像以上说明的那样，本实施方式的半导体器件1，通过形成两端延伸到芯片搭载区10d外侧的沟部13，可以降低在芯片搭载区10d的各角部11处产生的应力(面方向的应力：剪切应力)的值。另外，通过使各沟部13沿与连接配置沟部13的角部11的对角线相交叉的方向形成，即使在模片键合材料2与半导体芯片3或模片焊盘10剥离了时，也可以把剥离的发展局限于在小的范围内。尤其是，在像本实施方式那样，在密封树脂6的下表面6b处，从密封树脂6露出模片焊盘10的下表面10b(参照图8)的半导体器件1中，由于作为剥离引发因素的水分容易从外部侵入，所以如果使用可以抑制剥离的发生或剥离的发展的在本实施方式中说明过的技术，则可以有效地抑制。
另外，像图8所示的那样，沟部13和沟部14从模片焊盘10的上表面10a朝着下表面10b形成，但是不贯通下表面10b，形成到模片焊盘10的上表面10a与下表面10b之间(大致中间)。换言之，第一沟13a、第二沟13b、第三沟13c(参照图7)和第四沟13d(参照图7)各自的沟深比上述模片焊盘的厚度浅。例如在本实施方式中，针对模片焊盘10的厚度150μm，形成沟深约75μm的沟部13。这样，通过把各沟部13形成为不贯通模片焊盘10，可以防止在半导体器件1的制造工序中模片键合材料2从模片焊盘10的下表面侧泄漏。
<半导体器件的制造方法>
下面，说明本实施方式中的半导体器件1的制造工序。按以下要说明的组装流程制造本实施方式中的半导体器件1。下面，用图9～图23说明各工序的细节。
1：引线框准备工序：
图9是用引线框准备工序准备的引线框的平面图；图10是图9的D部的放大平面图。
首先，作为引线框准备工序，准备图9所示那样的引线框30。在本实施方式中使用的引线框30中，在框部(框体)30b的内侧形成多个器件区域30a，在本实施方式中，具有四个器件区域30a。引线框由金属构成，在本实施方式中，由例如铜(Cu)构成。更详细地说，像上述那样，在由铜(Cu)构成的基材的表面形成由例如镍(Ni)构成的镀膜。
各器件区域30a，像图9的部分放大图即图10所示的那样，形成在器件区域30a的中央部形成的模片焊盘10和在模片焊盘10的周围配置的多个引线4。在由本工序准备的引线框30中，模片焊盘10和多个引线4分别与框部30b连结，一体地形成。更详细地说，在模片焊盘10上，模片焊盘10与框部30b一体地形成，模片焊盘10与连结模片焊盘10与框部30b的多个(在本实施方式中，4条)悬吊引线7连接，用悬吊引线7支撑模片焊盘10。另外，在多个引线4上，多个引线4与框部30b一体地形成，多个引线4与连结多个引线4与框部30b的连接条(堤坝条)8连接，用连接条8支撑多个引线4。另外，在多个悬吊引线7上已经形成用来像上述那样把模片焊盘10偏置配置(下方配置)的倾斜部7a。即，模片焊盘10的上表面10a配置在比多个引线4的上表面低的位置。另外，在本实施方式中，多个悬吊引线7与平面形状是四角形的模片焊盘10的各角部11连接。
另外，像图10所示的那样，在模片焊盘10的上表面10a上配置平面形状是四角形的芯片搭载区10d。另外，在上表面10a形成上述<模片焊盘的详细结构>中说明过的多个沟部13和环状的沟部14。另外，关于多个沟部(沟)13和环状的沟部(沟)14的详细结构，由于与上述<模片焊盘的详细结构>中说明过的相同，所以省略重复说明。
可以像例如以下那样形成图9和图10所示的引线框30。
首先，准备由铜(Cu)构成的薄板，通过蚀刻加工或加压加工以图10所示的预定图案形成模片焊盘10、悬吊引线7、引线4和连接条8。
然后，像图10所示的那样，在模片焊盘10的上表面10a形成多个沟部13和环状的沟部14(沟部形成工序)。沟部13、14可以通过例如，使在形成沟部13、14的位置形成了贯通孔的掩模(图中省略)与模片焊盘10的上表面10a侧抵接，通过蚀刻来形成，在此，在本实施方式中，由于沟部13、14形成为不贯通模片焊盘10，所以通过在用蚀刻形成的沟部13、14到达模片焊盘10下表面侧之前结束蚀刻处理的所谓半蚀刻加工来形成。另外，虽然在本实施方式中，像上述那样沟部13、14的沟深形成为模片焊盘10的厚度的约一半左右，但是沟部13、14的沟深不限于此。在半导体器件1的制造工序中，在可以防止模片焊盘10破损的范围内形成得较深(例如比一半深)是优选的。
然后，从引线4的上表面位置偏置(在本实施方式中，是下方配置)模片焊盘10的上表面10a的位置(偏置工序)。在该偏置工序中，例如，用冲压头(图中省略)和模具(图中省略)对悬吊引线7的一部分进行弯曲加工，形成倾斜部7a。另外，上述的沟部形成工序在偏置工序之前进行，但为了容易配置掩模(蚀刻掩模)，在本实施方式中，在沟部形成工序之后进行偏置工序。但是，也可以在沟部形成工序之前进行偏置工序。此时，通过在形成沟部13、14之前进行偏置工序，可以抑制偏置加工时的模片焊盘10的损伤。
2、模片键合工序：
图11是示出在图10所示的模片焊盘上配置了键合浆料的状态的放大平面图；图12是沿图11的E-E线的放大剖面图。另外，图13是示出向图12所示的芯片搭载部区按压半导体芯片的状态的放大剖面图。另外，图14是示出在图11所示的芯片搭载区上搭载半导体芯片，使键合浆料在整个芯片搭载区上铺展开来的状态的放大平面图；图15是沿图14的F-F线的放大剖面图。
然后，作为模片键合工序，像图14和图15所示的那样，通过模片键合材料2把半导体芯片3搭载到模片焊盘10的芯片搭载区10d上。在本实施方式中，像图15所示的那样，以使半导体芯片3的下表面3b(与形成了多个电极焊盘3c(参照图14)的上表面3a相反的一侧的面)与模片焊盘10的上表面10a相对置的状态搭载的所谓面朝上(face-up)安装方式搭载。
一般地，作为把半导体芯片粘接固定到模片焊盘上的粘接材料是浆料状(液状)的粘接材料和胶带状(薄片状)的粘接材料。使用浆料状(具有流动性和(例如比水高的)粘性的状态)的粘接材料时，通过预先在模片焊盘配置(涂敷)粘接材料(键合浆料)，在搭载半导体芯片时用半导体芯片按压，按压铺展并粘接粘接材料。然后，使粘接材料硬化，固定半导体芯片。另一方面，在使用胶带状的粘接材料时，预先把在基材的两面形成了粘接层的胶带的一个粘接层贴附到半导体芯片的搭载面上，把另一个粘接层贴附到模片焊盘的芯片搭载区上来粘接。在使用该胶带状的粘接材料时也是，在粘接后使该胶带状的粘接材料硬化，固定半导体芯片3。
在本实施方式中，由于在模片焊盘10的芯片搭载区10d形成沟部13，所以使用上述两种粘接材料中的、可以容易地埋入沟部13中的浆料状的粘接材料即键合浆料2a。因为如果在沟部13与粘接材料(模片键合材料2)之间形成间隙，则像上述那样成为水分蓄积在沟部13内的原因。下面，说明使用了键合浆料2a的本实施方式的模片键合工序。
首先，像图11和图12所示的那样，在模片焊盘10的芯片搭载区10d上配置(涂敷)键合浆料2a。键合浆料2a由例如环氧类的热硬化性树脂构成。另外，在本实施方式中，从提高散热性的角度出发，在热硬化性树脂中含有由银(Ag)等构成的金属粒子。
另外，在本实施方式中，从使键合浆料2a大致均匀地铺展到整个芯片搭载区10d内的角度出发，像图11所示的那样把键合浆料2a配置在芯片搭载区10d的多个位置上。在图11中，分别把键合浆料2a配置在芯片搭载区10d的中央部12、各角部11以及各角部11之间的共9个位置上。对键合浆料2a的配置方法没有特别限定，但在本实施方式中，使用可以高精度地控制键合浆料2a的涂敷量和涂敷位置的滴涂法(从未图的喷嘴把键合浆料2a喷到模片焊盘10上的方法)。
然后，像图13所示的那样，朝着芯片搭载区10d的上表面10a按压半导体芯片3的下表面(主面、第二主面)3b。由此可以把键合浆料2a埋入多个沟部13的每一个中。而且，如果进一步朝着芯片搭载区10d的上表面10a按压半导体芯片3的下表面3b，则像图15所示的那样，一边把键合浆料2a埋入沟部13，一边使键合浆料2a铺展到整个芯片搭载区10d上。由此，使半导体芯片3的下表面3b被键合浆料2a覆盖。
在此，在本实施方式中，由于像图14所示的那样，使沟部13的两端延伸到芯片搭载区10d的外侧，所以通过按入半导体芯片3，一边把沟部13内的空气挤出到芯片搭载区10d的外侧一边埋入键合浆料2a。因此，在模片键合工序中，可以防止或抑制沟部13内的气孔的产生(残留)。即，由于可以抑制水分蓄积在气孔内，所以可以抑制把半导体器件1安装到图4所示的安装衬底20上时的重流工序中的水分的急剧膨胀。因此，可以减少引发剥离的因素。
另外，在本实施方式中，在芯片搭载区10d内各沟部13配置成不交叉。更详细地说，多列第一沟13a、多列第二沟13b、多列第三沟13c和多列第四沟13d，在芯片搭载区10d内，分别配置成相互不交叉。换言之，键合浆料2a的埋入路径2不分支，埋入沟部13的键合浆料2a依次沿沟部13向芯片搭载区10d的外侧按出。因此，在模片键合工序中，可以更可靠地抑制气孔的产生。
另外，从提高散热性的角度出发，缩短半导体芯片3的下表面3b与模片焊盘10的上表面10a的距离是优选的。像本实施方式那样，在模片键合材料2(键合浆料2a)中含有金属粒子时，导热特性比不含金属粒子的模片键合材料高，但即使在这样的情况下，也可以通过缩短半导体芯片3的下表面3b与模片焊盘10的上表面10a的距离来进一步提高导热特性。而且，从缩短半导体芯片3的下表面3b与模片焊盘10的上表面10a的距离的角度出发，减少下表面3b与上表面10a之间的模片键合材料2(键合浆料2a)的配置量是优选的。在本实施方式中，半导体芯片3的下表面3b与模片焊盘10的上表面10a的距离比沟部13的沟深短。例如像上述那样，针对沟部13的沟深约75μm，使半导体芯片3的下表面3b与模片焊盘10的上表面10a的距离为约10μm～20μm。这样，通过减少下表面3b与上表面10a之间的模片键合材料2(键合浆料2a)的配置量，可以提高散热性。
另外，如果仅仅减少模片键合材料2(键合浆料2a)的配置量，则有时模片键合材料2(键合浆料2a)铺展不到芯片搭载区10d的一部分上，成为粘接不良的原因。即，有时芯片搭载区10d内的模片键合材料2(键合浆料2a)的配置量不均匀。
于是，在本实施方式的模片焊盘10的上表面10a上，在芯片搭载区10d的周围形成沟部(沟，第五沟)14，该沟部14形成沿芯片搭载区10d的各边的环状的平面形状。沟部14以包围芯片搭载区10d的周围的方式形成环状(框状)。由此，可以使模片键合材料2扩展到芯片搭载区10d的周围，防止在沟部13内的一部分上产生未埋入模片键合材料2的区域。另外，可以使模片键合材料2可靠地扩展到整个芯片搭载区10d上。这是因为，沟部14用作抑制模片焊盘10的上表面10a上的模片键合材料2的扩散的堤坝部。
另外，在沟部13和沟部14是形成为贯通模片焊盘10的缝隙时，如果被半导体芯片3按压，则键合浆料2a的一部分会从缝隙漏到模片焊盘10的下表面10b侧。因此，有时键合浆料2a的量会不足而发生粘接不良。
于是，在本实施方式中，像图15所示的那样，沟部13和沟部14不贯通下表面10b，形成到模片焊盘10的上表面10a与下表面10b之间(中间)。换言之，第一沟13a、第二沟13b、第三沟13c(参照图14)和第四沟13d(参照图14)各自的沟深比上述模片焊盘的厚度浅。例如在本实施方式中，针对模片焊盘10的厚度150μm形成沟深约75μm的沟部13。这样，通过把各沟部13形成为不贯通模片焊盘10，可以防止在模片键合工序中模片键合材料2从模片焊盘10的下表面侧泄漏。因此，即使被半导体芯片3按压，键合浆料2a也不会漏到模片焊盘10的下表面10b侧，可以扩展到整个芯片搭载区10d上。
然后，像图14和图15所示的那样，使键合浆料2a硬化而成为模片键合材料2。在本实施方式中，由于键合浆料2a包含热硬化性树脂，所以对引线框30进行加热处理(例如100℃～150℃左右)，使键合浆料2a硬化。
3、丝线键合工序：
图16是示出通过丝线把图14所示的半导体芯片与多个引线电气连接了的状态的平面图；图17是沿图16的G-G线的放大剖面图。
然后，作为丝线键合工序，像图16和图17所示的那样，通过多个丝线(导电性部件)5把半导体芯片3的多个电极焊盘3c和多个引线4分别电气连接起来。
在本工序中，例如，准备形成有凹部的加热工作台(图中省略)，以使模片焊盘10位于凹部的方式把搭载了半导体芯片3的引线框30配置在加热工作台上。然后，通过丝线5把半导体芯片3的电极焊盘3c和引线4电气连接起来。在此，在本实施方式中，利用通过毛细管(图中省略)供给丝线5，并用超声波和热压接来使丝线5接合起来的所谓钉头键合(nail head bonding)方式连接丝线5。
另外，在本实施方式中使用的温度为例如170～230℃。另外，像上述那样，在引线4的一部分(键合区)形成镀膜，丝线5的一部分通过该镀膜与引线4电气连接。
另外，丝线5由金属构成，在本实施方式中，由例如金(Au)构成。因此，通过像上述那样在半导体芯片3的电极焊盘3c的表面形成金(Au)，可以提高丝线5与电极焊盘3c的紧密结合性。
另外，在本实施方式中，利用在使丝线的一部分与半导体芯片3的电极焊盘3c连接后，使丝线5的另一部分与引线中4的键合连接区(引线4的上表面中的形成了镀膜的部分)连接的所谓正键合方式连接丝线。
4、模制工序：
图18是示出用成形模具夹住图17所示的引线框形成了密封树脂的状态的放大剖面图。另外，图19是示出在各器件区域形成了密封树脂的引线框的整体结构的平面图。
然后，作为模制工序，像图18所示的那样，形成密封树脂(密封体)6，密封半导体芯片3、多个丝线5和模片焊盘10。在本实施方式中，以从密封树脂6露出模片焊盘10的下表面10b的方式形成密封树脂6，密封模片焊盘10的上表面10a侧。
在本工序中，首先像图18所示的那样，准备具有上模(第一模具)36和下模(第二模具)37的成形模具35，上模36具有模具面(第一模具面)36a和在该模具面36a形成的空腔(凹部)36b，下模37具有与上模36的模具面36a相对置的模具面(第二模具面)37a和在该模具面37a形成的空腔(凹部)37b。然后，以使半导体芯片3位于上模36的空腔36b内且模片焊盘10位于下模37的空腔37b内的方式，把已实施了丝线键合工序的引线框30配置在成形模具35的内部(上模36与下模37之间)。在此，在本实施方式中，由于从密封树脂6露出模片焊盘10的下表面10b，所以下表面10b与下模37的空腔37b的底面抵接。
然后，用上模36和下模37夹住引线框30。这时，在夹住引线框30时在引线框30形成的多个引线4的一部分被夹住。然后，把引线4的一部分(内部引线4a)配置在空腔36b、37b内，而引线4的另一部分(外部引线4b)在空腔36b、37b的外侧被成形模具35夹住。
然后，在用上模36和下模37夹住引线框30的状态下，向由上模36的空腔36b和下模37的空腔37b重合而形成的空间内供给密封用树脂，用该密封用树脂密封半导体芯片3、多个丝线5、多个引线4的一部分(内部引线4a)和模片焊盘10的上表面10a。
然后，通过使被供给的密封用树脂热硬化而形成密封树脂6。在此，本实施方式中的密封用树脂是热硬化性的环氧类树脂，含有多种填料(石英)。另外，本实施方式中的成形模具35的温度为例如约180℃。
然后，通过在实施热硬化工序后从成形模具内取出引线框30，获得像图19所示的那样在各器件区域30a形成了密封树脂6的引线框30。
然后，把从成形模具35取出的引线框30搬送到烘烤炉(图中省略)中，再次对引线框30热处理。其原因是，虽然在上述密封工序中的热硬化工序中，被供给到空腔36b、37b内的树脂会硬化，但是树脂是未完全硬化的状态。这是因为，要对接下来被搬送到成形模具35中的下一个引线框30尽早进行密封工序。因此，在本实施方式中，密封用树脂的硬化工序分成两次，通过使用烘烤炉的热处理使密封树脂6完全硬化。另外，在烘烤炉中，把形成了密封树脂6的引线框30配置在例如150℃的热气氛中，加热3个小时左右。
5、连接条切除工序：
图20是示出把图19所示的引线框的连接条切断了的状态的放大平面图。
然后，作为图7所示的连接条切除工序，像图20所示的那样，把连接多个引线4中的相邻引线4之间的连接条8切断。另外，在本实施方式中，用未图示的切刀(模具、冲头)切断除去连接条8的一部分。
6、去毛刺工序：
然后，作为去毛刺工序，除去在上述的模制工序中形成的树脂毛刺(图中省略)。作为树脂毛刺的除去方法，可以用例如，用激光照射除去、用高压清洗液喷射除去、或它们的组合等。
7、镀敷工序：
图21是示出在从密封树脂导出的多个引线的表面形成了外部镀膜的状态的放大剖面图。
然后，作为镀敷工序，在从密封树脂6导出的多个引线4(外部引线4b)的表面形成外部镀膜4c。在本实施方式中，模片焊盘10的下表面10b从密封树脂6的下表面6b露出，在模片焊盘10的下表面10b侧也形成外部镀膜10c。
在本工序中，把作为被镀敷加工物的引线框30配置在已放入镀液(图中省略)的镀槽(图中省略)内，用例如电解镀法一并形成外部镀膜4c、10c。
本实施方式的外部镀膜4c、10c由基本上不含Pb(铅)的所谓无铅焊锡构成，是例如：纯Sn(锡)、Sn(锡)-Bi(铋)、或Sn(锡)-Ag(银)-Cu(铜)等。在此，无铅焊锡指Pb(铅)含量为0.1wt％以下的焊锡，该含量是基于RoHs(有毒物质禁用)规定来确定的。
因此，本镀敷工序中使用的镀液含有例如Sn2+、Bi3+等的金属盐。另外，在本实施方式中，作为无铅焊锡的例子使用Sn-Bi合金化金属镀，但也可以把Bi替换成Cu、Ag等的金属。
8、标记工序：
然后，作为标记工序，形成识别半导体器件1的识别记号等的标记。在本实施方式中，例如通过向图21所示的密封树脂6的上表面6a上照射激光来标记识别记号。
9、引线成形工序：
图22是示出从引线框的框部切断形成了外部镀膜的多个引线，成形了的状态的放大平面图。
然后，作为引线成形工序，把与引线框30的框部30b连结的多个引线4的连结部分切断后，对引线4进行弯曲加工而成形。
在本工序中，首先，在连结部分处切断分别与框部30b连结并一体化的多个引线4，作为分别独立的部件(引线切断工序)。在本引线切断工序中，通过分别在引线框30的下表面侧配置模具(支撑部件，图中省略)，在引线框30的上表面侧配置冲头(切刀，图中省略)，进行压力加工而切断引线4。这样地通过压力加工而切断的引线4的端部，像图3所示的那样，具有大致平坦的切断面，在切断面处引线4的基材从外部镀膜4c露出。通过本工序多个引线4成为分别分离开来的独立部件。
然后，对被切断的多个引线4进行弯曲加工而成形(弯曲加工工序)。在本实施方式中，例如像图3所示的那样，外部引线4b形成为鸥翼状。
然后，像图3所示的那样，切断引线4(外部引线4b)的尖端，使多个引线4的长度缩短(引线尖端切断工序)。该引线前端切断工序与引线切断工序同样地，通过分别在引线框30的下表面侧配置模具(支撑部件，图中省略)，在引线框30的上表面侧配置冲头(切刀，图中省略)，进行压力加工而切断引线4。
10、单片化工序：
图23是示出在引线框的多个器件区域上分别切断多个悬吊引线，使半导体器件成为单片的状态的平面图。
然后，作为单片化工序，像图22所示的那样，切断与框部30b连结的悬吊引线7，像图23所示的那样，针对每个器件区域30a形成单片，获得多个半导体器件1。切断悬吊引线7的方法，与上述引线切断工序同样地，通过分别在引线框30的下表面侧配置模具(支撑部件，图中省略)，在引线框30的上表面侧配置冲头(切刀，图中省略)，进行压力加工而切断悬吊引线7。
通过以上各工序完成图1～图3所示的半导体器件1。
然后，进行外观检查、电气试验等必要的检查和试验，出厂或者安装到图4所示的安装衬底20上。
(实施方式2)
在上述实施方式1中，作为半导体器件的一例说明了在模片焊盘上搭载一个半导体芯片的半导体器件。在本实施方式中，说明在一个模片焊盘上搭载大小不同的多个半导体芯片的半导体器件中使用时的实施方式。另外，在本实施方式中，以与上述实施方式不同之处为中心进行说明，重复说明省略。
图24是示出作为针对图5所示的半导体器件变形例的本实施方式的半导体器件的平面图；图25是沿图24的H-H线的剖面图。另外，图26是示出作为针对图7所示的半导体器件变形例的本实施方式的半导体器件的放大平面图。
图24～图26所示的本实施方式的半导体器件40与在上述实施方式1中说明过的半导体器件1的不同之处在于，在模片焊盘10上搭载多个半导体芯片。即，在半导体器件40中，在模片焊盘10上搭载半导体芯片3和半导体芯片41(例如两个半导体芯片41)。
作为这样地在一个封装内搭载多个半导体芯片的例子有SIP(系统在封装内，System in Package)型的半导体器件。例如在本实施方式中，在半导体芯片41上形成要存储言语或图像等的数据的存储电路。即，半导体芯片41是存储芯片。另一方面，在半导体芯片3上形成控制在半导体芯片41形成的存储电路的控制电路等。而且，通过把半导体芯片3、41电气连接而成为构成系统的所谓SIP型的半导体器件。SIP型的半导体器件例如具有以下优点：与成为形成了控制电路的控制用半导体器件和形成了存储电路的存储用半导体器件分别独立的封装时相比，可以减小安装面积。
半导体芯片41具有上表面41a(主面、表面)、和与上表面41a相反的一侧的下表面(背面)41b(参照图25)，上表面41a的平面形状是比半导体芯片3的上表面3a小的四角形。例如，在本实施方式中，上表面41a和下表面41b，像图24所示的那样，形成面积比半导体芯片3的上表面3a小的长方形。
另外，在半导体芯片41的上表面41a形成多个电极焊盘(键合焊盘)41c，在本实施方式中，沿上表面41a的长边形成多个电极焊盘41c。
另外，虽然图中省略，但在半导体芯片41的主面(更详细地说，在半导体芯片41的基材的上表面上设置的半导体元件形成区)形成半导体元件(电路元件，在本实施方式中是存储电路元件)，多个电极焊盘41c经由在配置于半导体芯片41的内部(更详细地说，在上表面41a与未图示的半导体元件形成区之间)的布线层中的布线(图中省略)与该半导体元件电气连接。
另外，在模片焊盘10的芯片搭载区10e上经由模片键合材料42搭载半导体芯片41。更详细地说，像图25所示的那样，利用使下表面41b与模片焊盘10的上表面10a相对置地进行搭载的所谓面朝上安装方式，进行搭载。另外，与搭载半导体芯片3的模片键合材料2同样地，模片键合材料42是对半导体芯片41进行模片键合时的粘接材料，在本实施方式中，使用例如在环氧类热硬化性树脂中含有由银(Ag)等构成的金属粒子的模片键合材料。
另外，像图24所示的那样，在模片焊盘10的周围配置例如与模片焊盘10同样地由铜(Cu)构成的多个引线4。而且，在半导体芯片41的上表面41a形成的多个电极焊盘41c的一部分经由多个丝线(导电性部件)5与位于密封树脂6内部的多个引线4(内部引线4a)分别电气连接。另外，半导体芯片3的多个电极焊盘3c的一部分经由多个丝线(导电性部件)5与位于密封树脂6内部的多个引线4(内部引线4a)分别电气连接。另外，半导体芯片3的多个电极焊盘3c的另一部分经由丝线(导电性部件)5与半导体芯片41的多个电极焊盘41c的另一部分电气连接。即，半导体芯片3与半导体芯片41通过多个丝线5电气连接，分别通过丝线5与作为半导体器件40的外部连接端子的多个引线4电气连接。
在此，像图26所示的那样，在半导体器件40的搭载半导体芯片3的芯片搭载区10d上，与在上述实施方式1中说明过的半导体器件1同样地，形成沟部13。另外，由于沟部13的详细结构、优选方式和各方式的效果与上述实施方式1相同，所以省略。另一方面，在搭载半导体芯片41的芯片搭载区10e上不形成沟部(沟)。
这是因为，半导体芯片41的外形尺寸比半导体芯片3的外形尺寸小。像上述实施方式中说明过的那样，根据本申请的发明人的分析，通过降低芯片搭载区10d的角部11处产生的应力的值，可以防止或抑制模片键合材料2的剥离。而且，如果半导体芯片3的外形尺寸即芯片搭载区10d的外形尺寸减小，则角部11处产生的应力的值随之降低。例如，在本实施方式中，半导体芯片41的外形尺寸(换言之，芯片搭载区10e的尺寸)是半导体芯片3的外形尺寸(换言之，芯片搭载区10d的尺寸)的一半以下。因此，由于芯片搭载区10e的尺寸足够小，所以与模片键合材料2相比模片键合材料42更难剥离。即，在本实施方式中，在模片焊盘10上搭载外形尺寸不同的多个半导体芯片3、41时，在特别容易剥离的搭载半导体芯片3的芯片搭载区10d形成沟部13。另一方面，由于搭载半导体芯片41的芯片搭载区10e外形尺寸十分小，难以发生剥离，所以不形成沟部13。
另外，在芯片搭载区10d的周围形成在上述实施方式中说明过的沟部14。而在与芯片搭载区10d相邻的芯片搭载区10e的周围不形成沟部14。这是因为，由于芯片搭载区10e的平面尺寸比芯片搭载区10d小，所以即使在芯片搭载区10e的周围不形成沟部14，也可以容易地把模片键合材料42大致均匀地铺展到整个芯片搭载区10e(中央部和各角部)上。
另外，作为本实施方式的变形例，还考虑了搭载平面尺寸大致相等的多个半导体芯片的实施方式。此时，优选地，在搭载各半导体芯片的芯片搭载区的每一个上形成沟部13。另外，此时，优选地，在各芯片搭载区的周围形成沟部14。
而且，在搭载平面尺寸大小不同的多个半导体芯片时，如果模片焊盘的外形尺寸大，则也可以像上述那样，不仅在搭载外形尺寸大的半导体芯片的芯片搭载区形成沟部13、14，而且在搭载外形尺寸小的半导体芯片的芯片搭载区上也形成沟部13、14。由此，所使用的模片焊盘10的外形尺寸比仅仅在搭载外形尺寸大的半导体芯片的芯片搭载区形成沟部13、14的模片焊盘(参照图26)大，但可以更可靠地抑制外形尺寸小的半导体芯片的剥离，可以提高半导体器件的可靠性。
以上，基于实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，在不脱离本发明的主要发明构思的范围内可以进行种种变更。
例如，在上述实施方式1和2中说明了在密封树脂6的下表面6b处，模片焊盘10的下表面10b从密封树脂6露出的模片焊盘露出型(接片露出型)的半导体器件。但是，也可以适用于像作为针对图6的变形例的图27所示的半导体器件45那样，模片焊盘10的下表面10b不从密封树脂6露出，而被密封在密封树脂6内的模片焊盘内置型(接片内置型)的半导体器件。
图27所示的半导体器件45，与图6所示的半导体器件1相比，由于模片焊盘10被密封树脂6密封，所以从外部侵入的水分的量少。但是，像上述实施方式1中说明过的那样，例如，有时在密封树脂6内部等残留有水分，或者有时水分从引线4和密封树脂6的界面侵入，如果模片键合材料2剥离，则水分会蓄积在因剥离形成的间隙内，成为模片焊盘10腐蚀等的原因。因此，通过在芯片搭载区10d形成上述实施方式1中说明过的沟部13，可以抑制剥离或者抑制剥离的发展，由此可以抑制因模片焊盘10腐蚀造成的可靠性的下降。
另外，例如，在上述实施方式1和2中，作为半导体器件的封装的一例，选取QFP型的半导体器件进行了说明，但封装的形态不限于QFP。也可以适用于，例如，从密封树脂的下表面和侧面露出多个外部端子的QFN(Quad Flat Non-leaded Package)、密封树脂的平面形状是长方形且从其长边侧露出外部端子的SOP(Small OutlinePackage)、SON(Small Outline Non-leaded Package)等。
产业上的应用性
本发明可以广泛应用于制造半导体器件的制造业。

Claims (20)

1.一种半导体器件，其特征在于包括：
模片焊盘、
半导体芯片、
配置在上述模片焊盘周围的多个引线、
多个导电性部件、以及
密封体，
上述模片焊盘具有：
平面形状是四角形的上表面；
在上述上表面上设置且平面形状是四角形的芯片搭载区；
在上述芯片搭载区的第一角部形成的第一沟；
在第二角部形成的第二沟，在平面视图上该第二角部隔着上述芯片搭载区的两个对角线相交叉的中央部与第一角部相对置；
在第三角部形成的第三沟，在平面视图上该第三角部位于上述第一角部与上述第二角部之间；
在第四角部形成的第四沟，在平面视图上该第四角部隔着上述芯片搭载区的上述中央部与上述第三角部相对置；以及
与上述上表面相反的一侧的下表面，
上述半导体芯片具有：
平面形状是四角形的第一主面；
在上述第一主面形成的多个电极焊盘；和
与上述第一主面相反的一侧的第二主面，且
在平面视图上，该半导体芯片具有比上述模片焊盘的外形尺寸小的外形尺寸，且通过模片键合材料被搭载到上述模片焊盘的上述芯片搭载区，
上述多个导电性部件把上述半导体芯片的上述多个电极焊盘与上述多个引线分别电气连接，
上述密封体密封上述半导体芯片、上述多个导电性部件和上述模片焊盘，
上述第一沟和上述第二沟，在平面视图上，分别沿与连接上述芯片搭载区的上述第一角部与上述第二角部的第一对角线交叉的第一方向形成，
上述第三沟和上述第四沟，在平面视图上，分别沿与和上述第一对角线交叉的上述芯片搭载区的第二对角线交叉的第二方向形成，
上述第一沟、上述第二沟、上述第三沟和上述第四沟的每一个，在平面视图上，在从与上述半导体芯片重叠的区域到与上述半导体芯片不重叠的区域形成，
上述半导体芯片的线膨胀系数与上述模片焊盘的线膨胀系数不同，
上述模片键合材料被配置在上述芯片搭载区的上述中央部、上述第一角部、上述第二角部、上述第三角部和上述第四角部。
2.如权利要求1所述的半导体器件，其特征在于：
上述第一沟从上述芯片搭载区的上述第一角部向上述芯片搭载区的上述中央部呈多列地形成；
上述第二沟从上述芯片搭载区的上述第二角部向上述芯片搭载区的上述中央部呈多列地形成；
上述第三沟从上述芯片搭载区的上述第三角部向上述芯片搭载区的上述中央部呈多列地形成；
上述第四沟从上述芯片搭载区的上述第四角部向上述芯片搭载区的上述中央部呈多列地形成。
3.如权利要求2所述的半导体器件，其特征在于：
上述第一沟、上述第二沟、上述第三沟和上述第四沟的每一个都不形成在上述芯片搭载区的上述中央部。
4.如权利要求3所述的半导体器件，其特征在于：
多列上述第一沟、多列上述第二沟、多列上述第三沟和多列上述第四沟的每一个在上述芯片搭载区内分别配置成相互不交叉。
5.如权利要求2所述的半导体器件，其特征在于：
在上述模片焊盘的上述上表面上，在上述芯片搭载区的周围形成第五沟，该第五沟具有沿上述芯片搭载区的各边的环状的平面形状。
6.如权利要求5所述的半导体器件，其特征在于：
上述第一、第二、第三和第四沟的每一个的两端与上述第五沟连接。
7.如权利要求2所述的半导体器件，其特征在于：
上述模片焊盘的上述下表面从上述密封树脂露出。
8.如权利要求2所述的半导体器件，其特征在于：
上述第一、第二、第三和第四沟的每一个的沟深比上述模片焊盘的厚度浅。
9.一种半导体器件，其特征在于包括：
模片焊盘、
第一半导体芯片、
第二半导体芯片、
在上述模片焊盘周围配置的多个引线、
多个导电性部件、以及
密封体，
上述模片焊盘具有：
平面形状是四角形的上表面；
在上述上表面上设置且平面形状是四角形的第一芯片搭载区；
在上述上表面上与上述第一芯片搭载区相邻地设置且平面形状是比上述第一芯片搭载区小的四角形的第二芯片搭载区；
在上述第一芯片搭载区的第一角部形成的第一沟；
在第二角部形成的第二沟，在平面视图上该第二角部隔着上述第一芯片搭载区的两个对角线相交叉的第一中央部与上述第一角部相对置；
在第三角部形成的第三沟，在平面视图上该第三角部位于上述第一角部与上述第二角部之间；
在第四角部形成的第四沟，在平面视图上该第四角部隔着上述第一芯片搭载区的两个对角线相交叉的上述第一中央部与上述第三角部相对置；
上述第二芯片搭载区的第五角部；
在平面视图上隔着上述第二芯片搭载区的两个对角线相交叉的第二中央部与上述第五角部相对置的第六角部；
在平面视图上位于上述第五角部与上述第六角部之间的第七角部；
在平面视图上隔着上述第二芯片搭载区的上述第二中央部与上述第七角部相对置的第八角部；以及
与上述上表面相反的一侧的下表面，
上述第一半导体芯片具有：
平面形状是四角形的第一主面；
在上述第一主面形成的多个第一电极焊盘；和
与上述第一主面相反的一侧的第二主面，且
在平面视图上，该第一半导体芯片具有比上述模片焊盘的外形尺寸小的外形尺寸，且通过第一模片键合材料被搭载到上述模片焊盘的上述第一芯片搭载区，
上述第二半导体芯片具有：
平面形状是比上述第一半导体芯片的上述第一主面小的四角形的第三主面；
在上述第三主面形成的多个第二电极焊盘；和
与上述第三主面相反的一侧的第四主面，且
通过第二模片键合材料被搭载到上述模片焊盘的上述第二芯片搭载区，
上述多个导电性部件把上述第一半导体芯片的上述多个第一电极焊盘、上述第二半导体芯片的上述多个第二电极焊盘与上述多个引线分别电气连接，
上述密封体密封上述第一半导体芯片、上述第二半导体芯片、上述多个导电性部件和上述模片焊盘，
上述第一沟和上述第二沟，在平面视图上，分别沿与连接上述第一芯片搭载区的上述第一角部与上述第二角部的第一对角线交叉的第一方向形成，
上述第三沟和上述第四沟，在平面视图上，分别沿与和上述第一对角线交叉的上述第一芯片搭载区的第二对角线交叉的第二方向形成，
上述第一沟、上述第二沟、上述第三沟和上述第四沟的每一个，在平面视图上，在从与上述第一半导体芯片重叠的区域到与上述第一半导体芯片不重叠的区域形成，
上述第一半导体芯片与上述模片焊盘的线膨胀系数不同，
上述第一模片键合材料被配置在上述第一芯片搭载区的上述第一中央部、上述第一角部、上述第二角部、上述第三角部和上述第四角部，
上述第二模片键合材料被配置在上述第二芯片搭载区的上述第二中央部、上述第五角部、上述第六角部、上述第七角部和上述第八角部。
10.如权利要求9所述的半导体器件，其特征在于：
在上述第二芯片搭载区内不形成沟。
11.如权利要求10所述的半导体器件，其特征在于：
上述第一沟从上述第一芯片搭载区的上述第一角部向上述第一芯片搭载区的上述中央部呈多列地形成；
上述第二沟从上述第一芯片搭载区的上述第二角部向上述第一芯片搭载区的上述中央部呈多列地形成；
上述第三沟从上述第一芯片搭载区的上述第三角部向上述第一芯片搭载区的上述中央部呈多列地形成；
上述第四沟从上述第一芯片搭载区的上述第四角部向上述第一芯片搭载区的上述中央部呈多列地形成。
12.一种半导体器件的制造方法，其特征在于包括以下工序：
(a)准备引线框的工序，该引线框具有模片焊盘和多个引线，该模片焊盘具有：平面形状是四角形的上表面、在上述上表面形成且平面形状是四角形的芯片搭载区、以及与上述上表面相反的一侧的下表面，上述多个引线配置在上述模片焊盘的周围；
(b)通过模片键合材料把半导体芯片搭载到上述模片焊盘的上述芯片搭载区的工序，该半导体芯片具有：平面形状是四角形的第一主面，在上述第一主面形成的多个电极焊盘，和与上述第一主面相反的一侧的第二主面，且在平面视图上，该半导体芯片具有比上述模片焊盘的外形尺寸小的外形尺寸；
(c)通过多个导电性部件把上述半导体芯片的上述多个电极焊盘与上述多个引线分别电气连接的工序；
(d)密封上述半导体芯片、上述多个导电性部件和上述模片焊盘的工序；
其中，在由上述(a)工序准备的上述引线框的上述芯片搭载区形成：
在上述芯片搭载区的第一角部形成的第一沟；
在第二角部形成的第二沟，在平面视图上该第二角部隔着上述芯片搭载区的两个对角线相交叉的中央部与第一角部相对置；
在第三角部形成的第三沟，在平面视图上该第三角部位于上述第一角部与上述第二角部之间；和
在第四角部形成的第四沟，在平面视图上该第四角部隔着上述芯片搭载区的上述中央部与上述第三角部相对置，
上述第一沟和上述第二沟，在平面视图上，分别沿与连接上述芯片搭载区的上述第一角部与上述第二角部的第一对角线交叉的第一方向形成，
上述第三沟和上述第四沟，在平面视图上，分别沿与和上述第一对角线交叉的上述芯片搭载区的第二对角线交叉的第二方向形成，
上述第一沟、上述第二沟、上述第三沟和上述第四沟的每一个在平面视图上，在从与上述半导体芯片重叠的区域到与上述半导体芯片不重叠的区域形成，
上述半导体芯片与上述模片焊盘的线膨胀系数不同，
在上述(b)工序中搭载上述半导体芯片的上述模片键合材料被配置在上述芯片搭载区的上述中央部、上述第一角部、上述第二角部、上述第三角部和上述第四角部。
13.如权利要求12所述的半导体器件的制造方法，其特征在于：
在上述(b)工序中包含：
(b1)在上述模片焊盘的上述芯片搭载区的多个位置上配置键合浆料的工序；
(b2)朝着上述芯片搭载区的上表面按压上述半导体芯片的上述第二主面，把上述键合浆料埋入上述第一沟、上述第二沟、上述第三沟和上述第四沟中，使上述键合浆料铺展到整个上述芯片搭载区的工序；
(b3)使上述键合浆料硬化而成为上述模片键合材料的工序。
14.如权利要求13所述的半导体器件的制造方法，其特征在于：
上述第一沟从上述芯片搭载区的上述第一角部向上述芯片搭载区的上述中央部呈多列地形成；
上述第二沟从上述芯片搭载区的上述第二角部向上述芯片搭载区的上述中央部呈多列地形成；
上述第三沟从上述芯片搭载区的上述第三角部向上述芯片搭载区的上述中央部呈多列地形成；
上述第四沟从上述芯片搭载区的上述第四角部向上述芯片搭载区的上述中央部呈多列地形成。
15.如权利要求14所述的半导体器件的制造方法，其特征在于：
上述第一沟、上述第二沟、上述第三沟和上述第四沟的每一个都不形成在上述芯片搭载区的上述中央部。
16.如权利要求15所述的半导体器件的制造方法，其特征在于：
多列上述第一沟、多列上述第二沟、多列上述第三沟和多列上述第四沟的每一个，在上述芯片搭载区内分别配置成相互不交叉。
17.如权利要求14所述的半导体器件的制造方法，其特征在于：
在上述模片焊盘的上述上表面上，在上述芯片搭载区的周围形成第五沟，该第五沟具有沿上述芯片搭载区的各边的环状的平面形状。
18.如权利要求17所述的半导体器件的制造方法，其特征在于：
上述第一、第二、第三和第四沟的每一个的两端与上述第五沟连接。
19.如权利要求14所述的半导体器件的制造方法，其特征在于：
在上述(d)工序中，以露出上述模片焊盘的上述下表面的方式形成密封体，密封上述模片焊盘的上述上表面侧。
20.如权利要求14所述的半导体器件的制造方法，其特征在于：
上述第一、第二、第三和第四沟的每一个的沟深比上述模片焊盘的厚度浅。
CN201080066405.5A 2010-05-12 2010-05-12 半导体器件及其制造方法 Expired - Fee Related CN102859687B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510549992.8A CN105185752B (zh) 2010-05-12 2010-05-12 半导体器件及其制造方法
HK16101419.3A HK1213690A1 (zh) 2010-05-12 2016-02-05 半導體器件及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/058023 WO2011142006A1 (ja) 2010-05-12 2010-05-12 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201510549992.8A Division CN105185752B (zh) 2010-05-12 2010-05-12 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN102859687A CN102859687A (zh) 2013-01-02
CN102859687B true CN102859687B (zh) 2015-09-23

Family

ID=44914074

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510549992.8A Active CN105185752B (zh) 2010-05-12 2010-05-12 半导体器件及其制造方法
CN201080066405.5A Expired - Fee Related CN102859687B (zh) 2010-05-12 2010-05-12 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201510549992.8A Active CN105185752B (zh) 2010-05-12 2010-05-12 半导体器件及其制造方法

Country Status (8)

Country Link
US (2) US9006871B2 (zh)
EP (1) EP2571052A4 (zh)
JP (1) JP5689462B2 (zh)
KR (1) KR101645771B1 (zh)
CN (2) CN105185752B (zh)
HK (1) HK1213690A1 (zh)
TW (1) TWI515837B (zh)
WO (1) WO2011142006A1 (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080013298A1 (en) * 2006-07-14 2008-01-17 Nirmal Sharma Methods and apparatus for passive attachment of components for integrated circuits
WO2011142006A1 (ja) * 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4929382B2 (ja) * 2010-07-13 2012-05-09 株式会社東芝 電子部品構造体及び電子機器
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US9721920B2 (en) * 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
JP6227868B2 (ja) * 2012-12-14 2017-11-08 Ｎｅｃプラットフォームズ株式会社 冷却装置、その冷却装置を備える電子装置および冷却方法
JP2014203861A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置および半導体モジュール
JP2014220439A (ja) * 2013-05-10 2014-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
DE102013220880B4 (de) * 2013-10-15 2016-08-18 Infineon Technologies Ag Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
US9397019B2 (en) * 2014-02-25 2016-07-19 Intel IP Corporation Integrated circuit package configurations to reduce stiffness
CN104867838B (zh) * 2014-02-25 2019-01-08 恩智浦美国有限公司 具有预模制管芯的半导体管芯封装
JP2016018846A (ja) * 2014-07-07 2016-02-01 株式会社東芝 半導体パッケージ及び半導体パッケージの製造方法
US9972557B2 (en) * 2014-12-11 2018-05-15 Stmicroelectronics Pte Ltd Integrated circuit (IC) package with a solder receiving area and associated methods
JP2016174021A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
US9972508B2 (en) * 2015-06-24 2018-05-15 Renesas Electronic Corporation Manufacturing method of semiconductor device
US9679831B2 (en) * 2015-08-13 2017-06-13 Cypress Semiconductor Corporation Tape chip on lead using paste die attach material
JP6256431B2 (ja) * 2015-08-21 2018-01-10 Tdk株式会社 磁気センサ装置
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
WO2017119082A1 (ja) * 2016-01-06 2017-07-13 新電元工業株式会社 半導体デバイスの載置台及び車載装置
US10090225B2 (en) * 2016-01-06 2018-10-02 Shindengen Electric Manufacturing Co., Ltd. Placement base for semiconductor device and vehicle equipment
JP6753086B2 (ja) * 2016-03-14 2020-09-09 富士電機株式会社 除去方法および製造方法
JP6758151B2 (ja) * 2016-10-19 2020-09-23 三菱電機株式会社 ダイパッド、半導体装置、および、半導体装置の製造方法
TWM549451U (zh) * 2017-05-09 2017-09-21 Taiwan Semiconductor Co Ltd 具有封裝體卡固結構之晶片封裝元件
KR102415570B1 (ko) 2017-09-11 2022-07-04 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US11037864B2 (en) 2018-02-28 2021-06-15 Stmicroelectronics, Inc. Lead frame for improving adhesive fillets on semiconductor die corners
JP7292828B2 (ja) * 2018-04-27 2023-06-19 キヤノン株式会社 撮像素子モジュール、撮像システム、撮像素子パッケージ及び製造方法
JP6958529B2 (ja) * 2018-10-02 2021-11-02 株式会社デンソー 半導体装置
JP7145798B2 (ja) * 2019-03-19 2022-10-03 三菱電機株式会社 半導体装置の製造方法および半導体装置
US11222790B2 (en) 2019-12-26 2022-01-11 Nxp Usa, Inc. Tie bar removal for semiconductor device packaging
US20230402348A1 (en) * 2021-01-04 2023-12-14 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1123469A (zh) * 1994-09-01 1996-05-29 株式会社日立制作所 半导体器件
CN1242105A (zh) * 1996-12-26 2000-01-19 株式会社日立制作所 模制塑料型半导体器件及其制造工艺

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6116555A (ja) * 1984-07-03 1986-01-24 Hitachi Chem Co Ltd プラスチツク封止型半導体装置
IT1215538B (it) * 1987-06-03 1990-02-14 Sgs Microelettronica Spa Componente elettrico a circuito piazzola di supporto per chip per integrato.
JPS63310510A (ja) 1987-06-11 1988-12-19 Nippon Telegr & Teleph Corp <Ntt> 超伝導線
JP2000286372A (ja) * 1999-03-30 2000-10-13 Sanyo Electric Co Ltd 半導体装置の製造方法
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP2001127232A (ja) * 1999-10-27 2001-05-11 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP4093818B2 (ja) * 2002-08-07 2008-06-04 三洋電機株式会社 半導体装置の製造方法
JP2007073595A (ja) * 2005-09-05 2007-03-22 Renesas Technology Corp 半導体装置の製造方法
JP4738983B2 (ja) 2005-11-08 2011-08-03 ローム株式会社 半導体装置
JP2009071154A (ja) 2007-09-14 2009-04-02 Renesas Technology Corp 半導体装置
US7821113B2 (en) * 2008-06-03 2010-10-26 Texas Instruments Incorporated Leadframe having delamination resistant die pad
JP5334239B2 (ja) * 2008-06-24 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5149854B2 (ja) * 2009-03-31 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5380244B2 (ja) * 2009-10-22 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2011142006A1 (ja) * 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1123469A (zh) * 1994-09-01 1996-05-29 株式会社日立制作所 半导体器件
CN1242105A (zh) * 1996-12-26 2000-01-19 株式会社日立制作所 模制塑料型半导体器件及其制造工艺

Also Published As

Publication number Publication date
KR101645771B1 (ko) 2016-08-04
US9006871B2 (en) 2015-04-14
WO2011142006A1 (ja) 2011-11-17
US20150187687A1 (en) 2015-07-02
JPWO2011142006A1 (ja) 2013-07-22
CN105185752A (zh) 2015-12-23
JP5689462B2 (ja) 2015-03-25
HK1213690A1 (zh) 2016-07-08
EP2571052A4 (en) 2017-04-19
EP2571052A1 (en) 2013-03-20
US20130020692A1 (en) 2013-01-24
TW201142994A (en) 2011-12-01
KR20130061681A (ko) 2013-06-11
CN102859687A (zh) 2013-01-02
US9324644B2 (en) 2016-04-26
TWI515837B (zh) 2016-01-01
CN105185752B (zh) 2019-03-19

Similar Documents

Publication Publication Date Title
CN102859687B (zh) 半导体器件及其制造方法
CN104685615B (zh) 半导体器件的制造方法及半导体器件
US7294912B2 (en) Semiconductor device
JP5380244B2 (ja) 半導体装置の製造方法
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
US9363901B2 (en) Making a plurality of integrated circuit packages
JP2004048024A (ja) 半導体集積回路装置およびその製造方法
CN103681577A (zh) 树脂密封型半导体装置及其制造方法
US8399302B2 (en) Method of manufacturing semiconductor device
US20190304879A1 (en) Semiconductor device and method formanufacturing the same
JPH0445985B2 (zh)
US11728179B2 (en) Surface mount semiconductor device and method of manufacture
JP2017108191A (ja) 半導体装置
CN115565896A (zh) 一种引线框架类封装产品的封装方法及其产品
JPH02125631A (ja) 半導体装置およびその製造方法並びにそれに使用されるワイヤボンディング装置
JP2014236039A (ja) 半導体装置の製造方法
JP2013214775A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150923

Termination date: 20180512

CF01 Termination of patent right due to non-payment of annual fee