JP2009071154A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009071154A
JP2009071154A JP2007239549A JP2007239549A JP2009071154A JP 2009071154 A JP2009071154 A JP 2009071154A JP 2007239549 A JP2007239549 A JP 2007239549A JP 2007239549 A JP2007239549 A JP 2007239549A JP 2009071154 A JP2009071154 A JP 2009071154A
Authority
JP
Japan
Prior art keywords
tab
semiconductor device
slit
semiconductor chip
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007239549A
Other languages
English (en)
Inventor
Kenji Amano
賢治 天野
Atsushi Fujisawa
敦 藤澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007239549A priority Critical patent/JP2009071154A/ja
Publication of JP2009071154A publication Critical patent/JP2009071154A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】半導体装置の大型化を抑制しつつ、安定的にタブ露出型の半導体装置を製造する。
【解決手段】半導体チップ1を搭載する面の反対側の面が封止樹脂(封止体)2から露出したタブ6を有し、タブ6は、半導体チップ1が搭載された面の反対側の面が封止樹脂2から露出した本体部12と、本体部12よりも薄い厚さで形成されることにより、封止樹脂2に封止される薄肉部11とを有する。ここで、タブ6を支持する複数の吊りリード7は、タブ6の薄肉部11にそれぞれ接続される接続部14を有し、タブ6の薄肉部11にそれぞれ接続され、接続部14は本体部12よりも薄い厚さで形成されることにより、封止樹脂2に封止される。また、タブ6の薄肉部11には、吊りリード7が伸びる方向の延長線上に薄肉部11を厚さ方向に貫通するスリット13が形成されている。
【選択図】図5

Description

本発明は半導体技術に関し、特に半導体チップが封止体により封止され、半導体チップを搭載するタブの一方の面が封止体から露出した構造の半導体装置に適用して有効な技術に関する。
半導体チップが封止樹脂などの封止体によって封止された半導体装置において、その放熱性を向上させるなどの目的で、半導体チップを搭載するタブ(ダイパッド)の一方の面を露出させた構造がある。
例えば、特開2006−86273号公報(特許文献1)には、半導体素子を搭載するダイパッドを吊りリードで支持した状態で押し上げて(アップセットと呼ばれる)、ダイパッドの半導体素子を搭載する面の反対側の面を封止用樹脂の外部に露出させた構造の樹脂封止型半導体装置が開示されている。
また例えば、特開2003−46051号公報(特許文献2)には、ダイパッド部を吊りピン部で支持した状態で押し下げる(ダウンセットと呼ばれる)リードフレームにおいて、該ダイパッド部に連結する吊りピン部に接続するダイパッドの外側の支持部にスリットを設ける技術が開示されている。
樹脂封止型半導体装置の製造工程では、まず、リードフレームのダイパッド部に半導体チップを搭載し、該半導体チップと複数のリードとをそれぞれ電気的に接続する。次に、封止工程では、例えば、それぞれキャビティを有する上下の金型の間に半導体チップが搭載されたリードフレームを配置し、キャビティ内に封止樹脂を注入することによって半導体チップを樹脂封止する。樹脂封止されたリードフレームは、上下の金型を開き、イジェクタピンと呼ばれる押出治具で押し出す事により金型から取り出す。
このイジェクタピンでリードフレームを押し出す際の衝撃を緩和する技術として、例えば特開平9−97869号公報(特許文献3)には、金型から取り出す際にイジェクタピンが挿入される位置のステージ(ダイパッド)に凹部を形成する技術が開示されている。なお、特許文献3では、ステージ(ダイパッド)の全ての面が封止樹脂に封止された構造の半導体装置が開示されている。
また、例えば、特開2004−312053号公報(特許文献4)には、リードフレームの熱伸縮ストレスを緩和するために、タブ吊りリードに形成され、半導体チップの熱伸縮に応じて変形するストレス緩和部とでリードフレームを構成する技術が開示されている。
特開2006−86273号公報 特開2003−46051号公報 特開平9−97869号公報 特開2004−312053号公報
近年の半導体装置のパッケージ構成としては、用途に応じて多品種(BGA,QFPなど)ある。その中でも、半導体装置の低コスト化を考慮した場合、配線基板よりもリードフレームで構成するQFPが有効とされている。
本願発明者は、このQFP型の半導体装置を製造するにあたり、以下の問題を発見した。
まず、前述のように、封止工程で金型から樹脂封止後の半導体装置(半導体パッケージ)を取り出す場合、金型の面側から突出するイジェクタピンで押し出す。ここで、QFP型の半導体装置の場合、半導体チップの上下面を樹脂で封止することから、金型から離型する場合は、金型の上型及び下型のそれぞれに設けられたイジェクタピンで押し出すことになる。
ここで、近年の半導体装置は、高機能化に伴って、半導体チップの発熱量も増大する傾向にある。そこで、前記特許文献1に示すように、半導体チップを支持するタブを封止体から露出させることが有効とされている。また、放熱性をより向上させるためには、封止体から露出するタブのサイズを相対的に大きくすることが有効であり、封止体の外形寸法に対して、タブが露出する面積も大きくする傾向にある。
ところが、タブを封止体から露出させたタブ露出型半導体装置の場合、成形された半導体装置を金型から離型するためのイジェクタピンが配置されている。このイジェクタピンは、封止体が所定の厚さ範囲内に収まるようにするため、さらには離型性を考慮して、上型及び下型のそれぞれに形成されたキャビティの表面(モールド面)よりもキャビティ内に向かって、突出して配置されている。
この結果、リードフレームを金型のキャビティ内に配置した際、タブがイジェクタピンに接触する。これにより、タブがイジェクタピンにより持ち上げられた状態となる。タブを封止体から露出させるためには、タブの裏面(チップ支持面とは反対側の面)をキャビティの表面と接触させた状態で樹脂封止を行う必要がある。しかしながら、上記したように、タブがイジェクタピンと接触していると、タブの裏面とキャビティの表面との間に隙間(空間)が生まれ、タブの裏面が樹脂で覆われてしまうことがわかった。
また、イジェクタピンがタブや吊りリードに直接当たるとタブや吊りリードの変形や破断、あるいはタブに搭載された半導体チップの剥離が発生する場合がある。
そこで、本発明者はタブが封止体から露出した構造の封止型半導体装置の製造技術についてさらに検討を行い新たな課題を見出した。
まず、タブをアップセットまたはダウンセットする際の吊りリードのタブに対する傾斜角度を緩やかにして、タブの周囲にイジェクタピンを配置する領域を確保する方法について検討した。しかし、この方法では、半導体装置の大きさ(平面積)が半導体チップの大きさ(平面積)に対して大きくなりすぎるため、半導体装置の小型化が困難という課題がある。
次に、タブの周囲部およびタブに連結される吊りリードの一部をタブの露出面側からハーフエッチング加工して薄肉化し、この薄肉化した領域に封止樹脂を流入させる方法について検討を行った。この方法によれば、薄肉化した領域にイジェクタピンを配置することができるので、吊りリードのタブに対する傾斜角度を急峻にしても、イジェクタピンがタブや吊りリードに直接当たることを防止することができる。すなわち、タブ露出型の半導体装置を小型化することができる。
ところが、ハーフエッチングした吊りリードは引張り強度が低下するため、タブをアップセットまたはダウンセットする際に吊りリードを引っ張ると破断してしまうことが判った。
つまり、半導体装置の放熱性を向上させる観点からは、封止体から露出するタブの面積を出来る限り大きくすることが好ましいが、半導体装置の大型化を抑制しつつ、安定的に製造することが難しいという課題がある。
なお、前記特許文献1には、吊りリードをダイパッドの裏面(露出)側からハーフエッチング加工する構造が開示されているが、その目的は樹脂封止時にダイパッド部の際に発生するレジンバリや素材バリの発生を防止することである。したがって、本発明者が見出した課題、すなわち、タブ露出型の半導体装置を大型化させることなく、イジェクタピンを配置する領域を確保するという課題については開示も示唆もされていない。また、吊りリードをハーフエッチング加工することによる破断の発生についても開示も示唆もされていない。
また、前記特許文献4には、タブ吊りリードの伸縮に対応できるように、タブとタブ吊りリードの間にストレス緩和部を形成することが開示されているが、タブ吊りリードの一部をハーフエッチング加工することは開示されていない。また、タブを封止体から露出させ、半導体装置の放熱性を向上させることについても示唆がなく、金型のイジェクタピンとの関係についても示唆がないことから、上記した課題の発生に気づけなかったものである。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の大型化を抑制しつつ、安定的にタブ露出型の半導体装置を製造することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明の一つの実施の形態における半導体装置は、半導体チップを搭載する面の反対側の面が封止体から露出したタブを有し、前記タブは、前記半導体チップが搭載された面の反対側の面が前記封止体から露出した本体部と、前記本体部よりも薄い厚さで形成されることにより、前記封止体に封止される薄肉部とを有するものである。ここで、前記タブを支持する複数の吊りリードは、前記タブの前記薄肉部にそれぞれ接続される接続部を有し、前記接続部は前記本体部よりも薄い厚さで形成されることにより、前記封止体に封止される。また、前記タブの前記薄肉部には、前記吊りリードが伸びる方向の延長線上に前記薄肉部を厚さ方向に貫通するスリットが形成されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、本発明の一つの実施の形態によれば、タブに薄肉部を設け、前記薄肉部および吊りリードの前記薄肉部に接続される接続部を封止体により封止することにより、イジェクタピンが前記吊りリードまたは前記タブに直接当たることを防止することができるので、タブ露出型半導体装置の大型化を抑制することができる。
また、前記吊りリードの延びる延長線上にスリットを形成することにより、ダウンセットあるいはアップセットを行う際に前記スリットが前記吊りリードに加わる引張り応力を緩和するので前記吊りリードの破断を防止し、安定的に製造することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
<半導体装置の構造>
図1は、本実施の形態1の半導体装置の下面側の平面図である。図1では半導体チップの位置を点線で示している。図2はそのA−A線に沿った断面図、図3はB−B線に沿った断面図、図4はその拡大断面図、図5は図1に示す封止樹脂を透過してタブの下面の全体構造を示す平面図である。なお、図5では半導体チップを点線で示し、ワイヤは図示を省略する。
図1〜図5に示すように、本実施の形態1の半導体装置100は半導体チップ1が例えばレジンなどの封止樹脂(封止体)2によって封止されたQFP(Quad Flat Package)である。
半導体装置100の側面には、外部接続用の端子としてリード4が封止樹脂2から導出されている。リード4は、半導体装置100の周囲を囲むように複数(図1では4辺に各12本ずつで計48本)配置されている。また、リード4は封止樹脂2の内部で半導体チップ1とそれぞれ電気的に接続されている。詳しくは、半導体チップ1の一方の主面(図2では上面)に形成された複数の端子3と各リード4が例えば、ワイヤ5などの導電性部材(図示は省略)を介してそれぞれ電気的に接続されている。
また、半導体装置100の下面側には、鉄系あるいは銅系の金属の薄板であるタブ6の一部が封止樹脂2から露出している。このタブ6は、図3および図5に示すように複数(図5では4本)の吊りリード7により支持されている。
また、タブ6の一部を下面側に露出させるため、半導体装置100の厚さ方向におけるタブ6の平面位置は、図3および図4に示すように下面側に下げられ(ダウンセットされ)ている。このため吊りリード7は屈曲部8を有し、図5に示すように半導体装置100の4つの各コーナ部からタブ6の各コーナ部に向かってそれぞれ伸び、タブ6のコーナ部に接続されることによりタブ6を吊って支持している。
なお、一般にタブ6と吊りリード7は一体構造で形成される。このため、タブ6と吊りリード7との明確な境界線はないが、本実施の形態1では、タブ6の各コーナ部に最も近い位置にある屈曲部8を境界線と定義し、この屈曲部8よりも内側をタブ6、外側を吊りリード7として説明する。
タブ6の露出面の反対側には半導体チップ1が搭載されている。半導体チップ1は、ペースト状あるいはフィルム状の接着剤9を介してタブ6に固定されている。
また、半導体装置100の上面および下面には、それぞれ凹部10が配置されている(図3参照)。この凹部10は、半導体装置100の製造工程中、半導体チップ1を封止樹脂2で封止した後、これを封止用の金型から取り出すためイジェクタピン(押し出し治具)によって形成された窪みである。
ここで、タブ6の薄肉部11(図5において模様を付した部分)は下面側(露出面側)からハーフエッチング加工が施されており、タブ6の本体部12よりも厚さが薄くなっている。また、吊りリード7のうち、タブ6の薄肉部11に接続される接続部14(図5において模様を付した部分)も下面側(露出面側)からハーフエッチング加工が施されており、タブ6の本体部12よりも厚さが薄くなっている。
タブ6の薄肉部11の厚さをその露出面側から薄肉化することにより、薄肉部11の領域では、タブ6の下面側に封止樹脂2が回り込むので、薄肉部11を封止樹脂2で封止することができる。
このようにタブ6の一部に薄肉部11を設けることにより、半導体装置100の製造工程において、樹脂封止を行った後に金型から取り出すためのイジェクタピンの配置領域を確保することができる。つまり、図3に示すように、イジェクタピンを押し当てる部分と平面的に重なる位置に薄肉部11を設けておくことで、イジェクタピンが直接タブ6あるいは吊りリード7に当たることを防止することができる。
また、図5に示すように、タブ6にハーフエッチング加工を施す領域(すなわち、薄肉部11)はタブ6の外周縁を取り囲むように配置されている。つまり、薄肉部11はタブ6のコーナ部のみではなく、外周全体に施されている。タブ6の周囲に薄肉部11を設けることにより、タブ6と封止樹脂2との接触面積が増える。また、タブ6の周囲は封止樹脂2に挟み込まれた構造となる。このため、タブ6が封止樹脂2から抜けることを防止することができるので、半導体装置100の信頼性を向上させることができる。
また、タブ6のコーナ部では、その他の領域と比較してより広い面積にハーフエッチング加工が施されている。また、タブ6のコーナ部では、ハーフエッチングを施される領域と施されない領域との境界線がタブ6に対して外側に中心を有する円弧を成すように形成されている。イジェクタピンを配置する領域を確保しつつ、本体部12の露出面の面積を最大限にするためである。
また、半導体装置100は凹部10の少なくとも一部が半導体チップ1の搭載領域に重なるように配置されている。このため、半導体装置100の平面方向の大きさが大型化することを抑制することができる。
また、薄肉部11には、各吊りリード7が伸びる方向の延長線上にタブ6を厚さ方向に貫通するスリット13が形成されている。このスリット13の詳細については半導体装置100の製造方法を説明する際に説明する。
<半導体装置の製造方法>
次に図1〜図5に示す半導体装置100の製造方法について説明する。図6は本実施の形態1の半導体装置の製造に用いるリードフレームの半導体装置1個分に対応する部分を拡大して示す拡大平面図、図7はリードフレームに曲げ加工を施す前の拡大平面図、図8は曲げ加工を施した後の拡大平面図である。また、図9は本実施の形態1の変形例であるリードフレームの一部(タブに吊りリードが接続された領域)の拡大平面図である。本実施の形態1の半導体装置100は以下のようにして得られる。
(a)まず、図6に示すリードフレーム20を用意する。本工程で用意するリードフレーム20は、図6に示す半導体装置1個分に対応するリードフレーム(以下単位リードフレームと呼ぶ)が、リードフレーム20の支持枠(図示は省略)によって、平面的に複数個連結されたものを用いることができる。また、リードフレーム20に形成されたリード4、タブ6、吊りリード7はリードフレームの支持枠などを介してそれぞれ連結されている。
図6に示すリードフレーム20は例えば、以下のようにして得られる。
まず、鉄系(例えば42アロイなど)、あるいは銅系(例えば、銅、あるいは銅の表面にNiなどのめっき層を形成したもの)の薄板を用意してエッチング加工、あるいはプレス加工により所定のパターンでタブ6、吊りリード7、リード4、スリット13などを形成する。この段階では、タブ6はリード4と同一平面上に形成される。
次にタブ6と吊りリード7の所定の領域(図6に模様を付した領域)にハーフエッチング加工を施し、該領域を他の領域より薄肉化する。このハーフエッチング工程では、タブ6の最終的に露出させる面(本実施の形態1では下面)側からハーフエッチング加工を行う。
次に、オフセット工程としてタブ6の平面上の位置をリード4の平面位置からオフセット(本実施の形態1ではダウンセット)させる。このオフセット工程では、例えば、ポンチとダイを用いて吊りリード7の所定箇所に曲げ加工を施すことにより行うが、吊りリード7の特にハーフエッチングされた領域は、他の領域と比較して引張り強度が低い。このため、ハーフエッチングされた領域が破断してしまう可能性がある。
そこで、本実施の形態1では図7に示すように吊りリード7が伸びる方向の延長線上にスリット13を形成した。スリット13はタブ6の薄肉部11に形成され、薄肉部11を厚さ方向に貫通している。また、スリット13は、吊りリード7の幅方向(延在する第1方向と交差する第2方向)に長い形状としている。
スリット13を形成することにより、オフセット工程で吊りリード7に曲げ加工を施すと、図7に矢印21で示す方向に力(引っ張り応力)が加わる。この力が加わると、図8に示すようにスリット13が吊りリード7の方向に広がる。スリット13が矢印21の方向(スリット13から吊りリード7に向かう方向)に広がることによりタブ6あるいは吊りリード7に発生する応力を分散させることができる。つまり、曲げ加工に伴う応力が、吊りリード7に集中することを防止することができる。したがって、オフセット工程での吊りリード7の破断を防止ないしは抑制することができる。また、スリット13の平面形状を吊りリード7の幅方向に対して長い形状とすることで、吊りリード7の曲げ加工において発生する引っ張り応力に対して延び部22が変形し易くなり、吊りリード7の破断をさらに抑制できる。
また、ハーフエッチング加工を施した薄肉部11にスリット13を形成することにより、スリット13が広がりやすくなる。つまり曲げ加工時に発生する応力を分散させる機能が向上する。
また、本実施の形態1ではスリット13をリードフレーム20の支持枠側ではなく、タブ6側に形成している。このため、曲げ加工に伴う応力が集中し易いハーフエッチング加工が施された領域の近傍で応力を分散させることができる。
吊りリード7が破断した場合、少なくともその単位リードフレームは不良品となる。このため、吊りリード7の破断が増加する程、スループットが低下し、半導体装置を安定的に製造することが出来なくなる。しかし、本実施の形態1によれば、吊りリード7の破断を防止ないしは抑制することができるので、スループットを向上させ、半導体装置100を安定的に製造することができる。
また、本実施の形態1では、スリット13は吊りリード7が伸びる方向と交差する方向に細長く形成されている。このため単に丸い孔を形成した場合、或いは吊りリード7が伸びる方向に沿って細長くスリット13を形成した場合と比較して、スリット13が矢印21の方向に広がりやすい。すなわち、吊りリード7に発生する応力を分散し、破断を防止ないしは抑制することが出来る。
また、本実施の形態1では、スリット13が円弧状に形成されている。スリット13を円弧状に形成することにより、単に矩形状に形成した場合と比較してスリット13が矢印21で示す方向に広がる程度を制御し易くなる。
また、本実施の形態1では、スリット13はスリット13よりも外側(タブ6に対して外側)に中心を有する円弧を成している。また、スリット13と吊りリード7との間には、スリット13に沿って延在する延び部22が形成されている。
スリット13の配置方法としては、図9に示すように、スリット13よりも内側(タブ6に対して内側)に中心を有する円弧を成すように形成する方法も考えられる。しかし、以下の理由から図7に示す構造(スリット13よりも外側(タブ6に対して外側)に中心を有する円弧を成し、スリット13と吊りリード7との間には、スリット13に沿って延在する延び部22が形成された構造)とすることが好ましい。
図9に示す構造の場合であっても、スリット13は矢印21で示す方向に広がるので、吊りリード7に発生する応力を分散させることはできる。しかし、図9に示す構造の場合、スリット13の付け根部23に応力が集中する可能性があるため、曲げ加工時に加わる力によってはこの付け根部23が破断する可能性がある。
一方、図7に示す構造の場合、スリット13に沿って延在する延び部22を形成するために、タブ6のコーナ部の接続部14の両脇にくびれ部24が形成されている。このため、曲げ加工時に矢印21の方向に力が加わると、延び部22は延び部22本体の円弧状成分が直線状に再配置されるように各部が変形する。この結果、延び部22は矢印25で示す方向に延び、延び部22の中央部(接続部14)は外側へ変位可能となる。つまり、スリット13の付け根部23(図9参照)に応力が集中することを防止し、延び部22全体に応力を分散させることができる。
したがって、スリット13の付け根部23の破断を防止し、安定的に曲げ加工を行うことができる。
(b)次に図2に示す半導体チップ1を用意してタブ6に搭載する。この工程で用意する半導体チップ1は、その内部に予めトランジスタなどの半導体素子、あるいはこれに加えて該半導体素子に電気的に接続される回路が形成されている。また、半導体チップ1の主面(タブ6に搭載される面の反対面には)これらの半導体素子、あるいは回路に接続される複数の端子3が形成されている。
半導体チップ1をタブ6に搭載する方法は一般に知られるボンディング方法を用いることができる。例えば、半導体チップ1の裏面にフィルム状の接着剤9を貼り付けておき、その状態でタブ6の所定の位置に固定する。ここで、接着剤9には、フィルム状の接着剤9の他、接着剤ペーストや導電性材料を混合させた導電性接着剤を用いても良い。
(c)次に複数のリード4をそれぞれ半導体チップ1に電気的に接続する。この工程では、半導体チップ1の主面に形成された複数の端子3をリードフレーム20のリード4にそれぞれ接続する。電気的接続方法は、例えばワイヤ5を用いたワイヤボンディングなど、一般に知られる方法を用いることができる。
(d)次にリードフレーム20に搭載された半導体チップ1を封止樹脂2により封止する。図10は本実施の形態1の半導体装置の製造方法のうち、リードフレームが封止用の金型のキャビティ15内に固定された状態を示す断面図、図11は封止後に上金型を上げた状態を示す断面図、図12は封止後のリードフレームを下金型から押し出した状態を示す断面図である。封止工程は例えば以下の手順で行う。
(d1)まず、図10に示すように、それぞれキャビティ15を有する上金型31および下金型32の間に半導体チップ1が搭載されたリードフレーム20を固定する。固定方法は例えば、上金型31を持ち上げた状態でリードフレーム20を下金型32の所定の位置に配置した後、上金型31を下げて吊りリード7などを上下の金型で挟み込むことにより固定する。この時、タブ6の本体部12は下金型32が有するキャビティ15の底面に接するが、薄肉部11は下金型32の底面との間に空間が確保されている。
また、上金型31および下金型32の所定の位置には半導体チップ1を封止した後で各金型と封止樹脂2(図2参照)とを剥離し、取り出すためのイジェクタピン33が配置されている。
イジェクタピン33の先端は、各金型のキャビティ15の内側方向に突出した状態で配置される。詳しくは、下金型32に配置されるイジェクタピン33bの先端は下金型32が有するキャビティ15の底面から内側方向に突出している。また、上金型31に配置されるイジェクタピン33aの先端は上金型31が有するキャビティ15の上面から内側方向に突出している。
これは、図2に示す半導体装置100を実装基板に実装する際に、イジェクタピン33が配置された領域が、実装基板上の部品や配線に干渉することを防止するためである。イジェクタピン33を各金型のキャビティ15の内側方向に突出した状態で配置することにより、図3に示す凹部10のように、イジェクタピン33が配置される領域を凹状に形成することができるので、実装基板との干渉を防止することができる。
ここで、イジェクタピン33bを下金型32のキャビティ15の内側方向に突出した状態で配置する場合、イジェクタピン33bは本体部12と重なる位置に配置することはできない。本体部12と重なる位置にイジェクタピン33bを配置すると、本体部12の下金型32との間に隙間ができ、次に説明する樹脂注入工程で、該隙間に硬化前の封止樹脂2(図2参照)が流れ込むためである。
本実施の形態1では、タブ6の周囲部にハーフエッチングを施したリードフレーム20を用いるので、イジェクタピン33(特に下金型32に配置されたイジェクタピン33b)を配置する領域を確保することができる。
(d2)次に、各金型のキャビティ15内の空間に硬化前の封止樹脂2を注入する。注入方法は、例えば以下の方法を用いることができる。予め加熱して粘性を低下させたレジンなどの樹脂タブレットを金型に設けた投入口(ポットと呼ばれる)に投入し、プランジャなどで押し込むことによりキャビティ15内に流入させる。このとき上金型31および下金型32も予めヒータなどにより加熱しておくと、樹脂タブレットの粘性が投入口で低下し易くなるので好ましい。
加熱されることにより粘度が低下した硬化前の封止樹脂2は、キャビティ15内の空間に流れ込み、半導体チップ1、ワイヤ5、接着剤9、リード4の一部(インナーリード部)、タブ6の一部(本体部12の露出面を除く部分)、および吊りリード7を封止する。図10に示すようにイジェクタピン33bと薄肉部11との間には空間が確保されており、この空間内にも硬化前の封止樹脂2が注入される。この硬化前の封止樹脂2が注入された状態で、数分間保持すると、樹脂は重合し、硬化して図11に示す所定形状に成形された封止樹脂2が得られる。
(d3)次に、半導体チップ1が封止樹脂2に封止された状態で、リードフレーム20を金型から取り出す。この取り出し工程は例えば以下のように行う。
まず、図11に示すように上金型31を上昇させるとともに上金型31に配置されたイジェクタピン33aを下金型32の方向に押し出して上金型31と封止樹脂2とを剥離させる。
次に図12に示すように下金型32に配置されたイジェクタピン33bを上方向に押し出してリードフレーム20を下金型32から取り出す。この時イジェクタピン33bがタブ6あるいは吊りリード7に直接接触している場合、タブ6あるいは吊りリード7が変形、あるいは破断する原因となる。しかし、本実施の形態1ではイジェクタピン33bと直接接触しているのは封止樹脂2である。したがって、タブ6あるいは吊りリード7の変形や破断を防止ないしは抑制することができる。つまり、安定的にタブ露出構造の半導体装置を製造することができる。
また、本実施の形態1では、タブ6の一部にハーフエッチング加工を施している。このためイジェクタピン33bとの干渉という制約を受けず、タブ6と重なる領域(薄肉部11)にイジェクタピン33bを配置することができる。したがって、半導体チップ1が搭載された領域の外側にさらにイジェクタピン33bを配置する領域を設ける必要がない。つまり、半導体装置の大型化を抑制することができる。
また、少なくともイジェクタピン33を配置する領域にハーフエッチング加工を施せば良いので、タブ6のその他の領域は封止樹脂2から露出させることができる。つまり、本体部12の表面積を最大限にして放熱効率を向上させることができる。
ところで、イジェクタピン33の平面上の配置位置には種々の変形例があるが、一般にキャビティ15の底面あるいは上面のコーナ部に配置する場合が多い。本実施の形態1では、タブ6の4つのコーナ部全てにハーフエッチング加工を施しているので、この4つのコーナ部のどこにイジェクタピン33を配置しても良い。つまり、封止工程に特殊な金型を用いずとも、一般的に用いられる金型を用いて製造することができる。
なお、図10〜図12では上金型31に1個、下金型32に2個のイジェクタピン33をそれぞれ配置した例を示しているが、イジェクタピン33の数はこれに限定されないことはいうまでもない。
(e)次に、必要に応じて樹脂バリなどを除去する工程、リード4の封止樹脂2から露出した部分(アウターリード部)に被覆金属層を形成する工程などを行う。最後にリードフレーム20から図1に示す半導体装置100を個片化する。
この工程では、半導体チップ1などを封止した封止樹脂2とともに、リード4の必要な部分がリードフレーム20の支持枠などから切り離される。吊りリード7の封止樹脂2から露出した部分はこの時切断される。また、リード4のアウターリード部は所定の形状(例えば図2に示すガルウィング型)に曲げ加工され、図1〜図5に示す半導体装置100が得られる。
(実施の形態2)
本実施の形態2では、前記実施の形態1で説明したタブ6をダウンセットあるいはアップセットする際に、吊りリード7あるいはタブ6の破断を更に防止することができる構造について説明する。図13は本実施の形態2の半導体装置の封止樹脂を透過してタブの下面の全体構造を示す平面図、図14は図13に示す半導体装置の製造に用いるリードフレームのタブの一部を拡大した拡大平面図である。
図13において、本実施の形態2の半導体装置200と、前記実施の形態1で説明した半導体装置100との相違点は、延び部22と吊りリード7との間(延び部22と屈曲部8の間)に、タブ6を厚さ方向に貫通する孔41が形成されている点である。また、孔41の周囲にはハーフエッチング加工が施された第2の延び部42(図14参照)が孔41の周囲を取り囲むように配置されている。
半導体装置200の製造工程において、孔41はタブ6をダウンセットまたはアップセットするために図14に示すリードフレーム40に曲げ加工を施す前に予め形成されている。
孔41を形成することにより以下のような効果が得られる。リードフレーム40のタブ6をダウンセットまたはアップセットする場合、矢印21の方向に力が加わることは既に説明した。前記実施の形態1ではこの時、吊りリード7に発生する応力を分散させる方法について説明した。しかし、吊りリード7を曲げる角度やタブ6および吊りリード7の厚さによっては、非常におおきな応力が発生する場合がある。
本実施の形態2の半導体装置200は、延び部22と吊りリード7との間に、孔41を形成している。また、その周囲を取り囲むように第2の延び部42を配置している。このため、矢印21の方向に力が加わると、第2の延び部42は矢印21の方向に沿って延びる。また、孔41は矢印21に沿った方向が長くなるように変形する。
このため、吊りリード7、あるいはタブ6の延び部22などに発生する応力をさらに分散させることができる。つまり、本実施の形態2によれば、前記実施の形態1で説明した効果に加えて、さらに吊りリード7あるいはタブ6の破断を防止することが可能となる。
ところで、孔41は矢印21に沿った方向が長くなるように変形すればよいので、その形状は種々変更可能である。例えば、吊りリード7が延びる方向と交差する方向を長手方向とするスリット(第2のスリット)でもよい。この場合、第2の延び部42がより延び易くなるため、応力の分散性は向上する。ただし、孔41を極端に大きくすると、第2の延び部42と近傍のリード4とが接触する場合があるので、孔41の大きさは近傍のリード4に接触しない程度の範囲で決定することが好ましい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態1、2では下面側にタブを露出させたQFPを半導体装置の例として説明したが、適用可能な半導体装置はこれに限られない。例えばタブが上面側に露出したQFPの場合、実施の形態1、2で説明した半導体装置100、200とは、アウターリード部を曲げる方向が異なるが、その他の製造方法は同様であるため容易に適用することができる。
また、例えば、特許文献1に記載されるような上面側にタブを露出させたタイプのQFN(Quad Flat Non−leaded package)の場合、封止完了後の半導体装置をタブを露出させた面側からイジェクタピンで押して金型から取り出すので、適用することができる。
また、長方形の平面を有し、その長側面から外部接続端子であるリードが導出されるSOP(Small Outline Package)の場合、吊りリードは一般にコーナ部には形成されず、短側面の両端に配置される場合が多い。しかし、実施の形態1で説明したスリット13や実施の形態2で説明した孔41は吊りリードが延びる方向の延長線上に形成すればよく、その平面上の位置はコーナ部に限定されない。したがって、SOPにも適用することができる。
本発明は、半導体チップを搭載するタブの一方の面が封止体から露出した構造のQFP、SOP、QFNなどに利用可能である。
本発明の一実施の形態である半導体装置の下面側の平面図である。 図1に示す半導体装置のA−A線に沿った断面図である。 図1に示す半導体装置のB−B線に沿った断面図である。 図3に示す半導体装置の要部拡大断面図である。 図1に示す封止樹脂を透過してタブの下面の全体構造を示す平面図である。 本発明の一実施の形態である半導体装置の製造に用いるリードフレームの半導体装置1個分に対応する部分を拡大して示す拡大平面図である。 図6に示すリードフレームに曲げ加工を施す前の拡大平面図である。 図7に示すリードフレームに曲げ加工を施した後の拡大平面図である。 図6〜図8に示すリードフレームの変形例であるリードフレームの一部(タブに吊りリードが接続された領域)の拡大平面図である。 本発明の一実施の形態である半導体装置の製造方法のうち、リードフレームが封止用の金型のキャビティ内に固定された状態を示す断面図である。 図10に示す半導体チップを封止した後に上金型を上げた状態を示す断面図である。 図10に示す上金型を上げた後に、封止後のリードフレームを下金型から押し出した状態を示す断面図である。 本発明の他の実施の形態である半導体装置の封止樹脂を透過してタブの下面の全体構造を示す平面図である。 図13に示す半導体装置の製造に用いるリードフレームのタブの一部を拡大した拡大平面図である。
符号の説明
1 半導体チップ
2 封止樹脂(封止体)
3 端子
4 リード
5 ワイヤ
6 タブ
7 吊りリード
8 屈曲部
9 接着剤
10 凹部
11 薄肉部
12 本体部
13 スリット
14 接続部
15 キャビティ
20、40 リードフレーム
21、25 矢印
22 延び部
23 付け根部
24 くびれ部
31 上金型
32 下金型
33、33a、33b イジェクタピン
41 孔
42 第2の延び部
100、200 半導体装置

Claims (5)

  1. 屈曲部を有する複数の吊りリードにより支持されたタブと、
    前記タブに搭載された半導体チップと、
    前記半導体チップを封止する封止体と、
    前記半導体チップに電気的に接続され、前記封止体から導出される複数のリードとを有し、
    前記タブは、
    前記半導体チップが搭載された面の反対側の面が前記封止体から露出した本体部と、
    前記本体部よりも薄い厚さで形成されることにより、前記封止体に封止される薄肉部とを有し、
    前記複数の吊りリードは、
    前記タブの前記薄肉部にそれぞれ接続される接続部を有し、
    前記接続部は、前記本体部よりも薄い厚さで形成されることにより、前記封止体に封止され、
    前記タブの前記薄肉部には、前記吊りリードが伸びる方向の延長線上に前記薄肉部を厚さ方向に貫通するスリットが形成されていることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記スリットは、前記吊りリードが伸びる方向と交差する方向に細長く形成されていることを特徴とする半導体装置。
  3. 請求項2に記載の半導体装置において、
    前記スリットは、円弧状に形成されていることを特徴とする半導体装置。
  4. 請求項3に記載の半導体装置において、
    前記スリットは、前記スリットよりも外側に中心を有する円弧を成し、
    前記スリットと、前記吊りリードとの間には、前記スリットに沿って延在する延び部が形成されていることを特徴とする半導体装置。
  5. 請求項4に記載の半導体装置において、
    前記延び部と前記吊りリードとの間には、前記タブを厚さ方向に貫通する孔が形成されていることを特徴とする半導体装置。
JP2007239549A 2007-09-14 2007-09-14 半導体装置 Pending JP2009071154A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007239549A JP2009071154A (ja) 2007-09-14 2007-09-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007239549A JP2009071154A (ja) 2007-09-14 2007-09-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2009071154A true JP2009071154A (ja) 2009-04-02

Family

ID=40607078

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007239549A Pending JP2009071154A (ja) 2007-09-14 2007-09-14 半導体装置

Country Status (1)

Country Link
JP (1) JP2009071154A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011142006A1 (ja) 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017216294A (ja) * 2016-05-30 2017-12-07 株式会社デンソー 半導体装置の製造方法
JP2018190875A (ja) * 2017-05-10 2018-11-29 ローム株式会社 半導体装置
JP7057727B2 (ja) 2018-07-12 2022-04-20 株式会社三井ハイテック リードフレームおよび半導体装置
KR20230102923A (ko) * 2021-12-30 2023-07-07 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지
KR20230102924A (ko) * 2021-12-30 2023-07-07 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011142006A1 (ja) 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20130061681A (ko) 2010-05-12 2013-06-11 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US9006871B2 (en) 2010-05-12 2015-04-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN105185752A (zh) * 2010-05-12 2015-12-23 瑞萨电子株式会社 半导体器件及其制造方法
US9324644B2 (en) 2010-05-12 2016-04-26 Renesas Electronics Corporation Semiconductor device
JP2017216294A (ja) * 2016-05-30 2017-12-07 株式会社デンソー 半導体装置の製造方法
JP2018190875A (ja) * 2017-05-10 2018-11-29 ローム株式会社 半導体装置
JP7057727B2 (ja) 2018-07-12 2022-04-20 株式会社三井ハイテック リードフレームおよび半導体装置
KR20230102923A (ko) * 2021-12-30 2023-07-07 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지
KR20230102924A (ko) * 2021-12-30 2023-07-07 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지
KR102565416B1 (ko) * 2021-12-30 2023-08-10 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지
KR102605702B1 (ko) * 2021-12-30 2023-11-29 해성디에스 주식회사 리드 프레임 및 이를 포함하는 반도체 패키지

Similar Documents

Publication Publication Date Title
JP4173346B2 (ja) 半導体装置
JP2016105503A (ja) 半導体装置
JP2004179253A (ja) 半導体装置およびその製造方法
US8633511B2 (en) Method of producing semiconductor device packaging having chips attached to islands separately and covered by encapsulation material
JP3866127B2 (ja) 半導体装置
JP2009071154A (ja) 半導体装置
JP5767294B2 (ja) 半導体装置
JP2002198482A (ja) 半導体装置およびその製造方法
JP2008252054A (ja) 半導体装置および半導体装置の製造方法
JP2004363365A (ja) 半導体装置及びその製造方法
JP2011142337A (ja) 半導体装置の製造方法
JP2010165777A (ja) 半導体装置及びその製造方法
JP2008113021A (ja) 半導体装置の製造方法
JP2000114295A (ja) 半導体装置の製造方法
JP4243270B2 (ja) 半導体装置の製造方法
JP5119092B2 (ja) 半導体装置の製造方法
JP4732138B2 (ja) 半導体装置及びその製造方法
JP2009049072A (ja) リードフレーム、半導体装置、リードフレームの製造方法、および半導体装置の製造方法
JP2004127962A (ja) 半導体装置の樹脂封止方法
JP6407042B2 (ja) 半導体装置及びその製造方法
JP4747188B2 (ja) 半導体装置の製造方法
JP5341473B2 (ja) 半導体装置およびその製造方法
JP4764608B2 (ja) 半導体装置
JP2018056310A (ja) 樹脂封止金型およびそれを用いた半導体装置の製造方法
JPH08148634A (ja) リードフレームならびにそれを用いた半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528