WO2011142006A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
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    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Definitions

  • the present invention relates to a semiconductor device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a semiconductor device in which a semiconductor chip is mounted on a chip mounting portion having a larger outer size than the semiconductor chip.
  • FIG. 2 of Japanese Patent Laying-Open No. 2009-71154 (Patent Document 1) describes a semiconductor device in which a chip mounting portion on which a semiconductor chip is mounted is exposed from a sealing body. Further, in Patent Document 1, the outer size of the chip mounting portion is larger than the outer size of the semiconductor chip.
  • FIG. 8A of Japanese Patent Application Laid-Open No. 2007-134394 describes a semiconductor device in which a semiconductor chip is mounted on a chip mounting portion in which a groove is formed on the upper surface (front surface). Yes.
  • the inventor of the present application examined a structure in which a chip mounting portion (die pad, tab) on which a semiconductor chip is mounted is exposed from the sealing body, as shown in FIG. With such a structure, since the lower surface (back surface) of the chip mounting portion can be connected to the mounting substrate, heat dissipation can be improved compared to a structure in which the chip mounting portion is covered with a sealing body. . Further, as shown in FIG. 2 of Patent Document 1, heat dissipation can be further improved by making the outer size of the chip mounting portion larger than the outer size of the semiconductor chip.
  • the base material (lead frame) constituting the chip mounting portion is made of a material different from the material constituting the semiconductor chip. That is, there is a difference between the linear expansion coefficients. Therefore, when heat is applied to such a semiconductor device, the amount of expansion / contraction of the base material is different from the amount of expansion / contraction of the semiconductor chip, which is used to fix the semiconductor chip to the chip mounting portion (adhesion) Stress is generated in the material.
  • this problem of peeling is likely to occur particularly in the corner portion of the chip mounting portion (corner portion of the semiconductor chip) when the planar shape of each of the semiconductor chip to be used and the chip mounting portion is a square. This is because the stress at the corner portion, which is a portion far from the central portion, is the largest.
  • the peeling of the die bond material due to stress occurs at the corner of the chip mounting portion, the peeling progresses toward the center portion of the chip mounting portion, and as a result, the die bonding material peels in a wide range and the reliability decreases.
  • the inventor of the present application has, for example, a groove as shown in FIG. 8A of the above-mentioned Patent Document 2 as an upper surface (surface) of the chip mounting portion as a structure capable of suppressing the peeling of the die bond material even if moisture enters. The formation was considered.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of suppressing a decrease in reliability of a semiconductor device.
  • Another object of the present invention is to provide a technique that can improve the heat dissipation of a semiconductor device.
  • the semiconductor device is formed of a quadrangle whose planar shape of the chip mounting area of the die pad on which the semiconductor chip is mounted is smaller than the outer size of the die pad.
  • the chip mounting area includes a first groove at a first corner of the chip mounting area, a second groove at a second corner facing the first corner through the center of the chip mounting area, A third groove located between the one corner and the second corner, a third groove, and a fourth corner facing the third corner via the central portion of the chip mounting region A fourth groove is formed.
  • the semiconductor chip is mounted on the chip mounting region via a die bond material.
  • Each of the first groove and the second groove is formed along a first direction that intersects a first diagonal line connecting the first corner and the second corner of the chip mounting region in plan view.
  • each of the third groove and the fourth groove is formed along a second direction that intersects with the second diagonal of the chip mounting region that intersects with the first diagonal in plan view.
  • each of the first groove, the second groove, the third groove, and the fourth groove is formed from a region overlapping with the semiconductor chip to a region not overlapping with the semiconductor chip in plan view. Is.
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG.
  • FIG. 4 is an enlarged cross-sectional view showing a mounting structure in which the semiconductor device shown in FIG. 3 is mounted on a mounting substrate.
  • FIG. 6 is a cross-sectional view taken along line BB in FIG. 5.
  • FIG. 8 is an expanded sectional view taken along the line CC in FIG. 7.
  • FIG. 10 is an enlarged plan view of a D part in FIG. 9. It is an enlarged plan view which shows the state which has arrange
  • FIG. 12 is an enlarged cross-sectional view taken along line EE in FIG. 11. It is an expanded sectional view which shows the state which pressed the semiconductor chip toward the chip
  • FIG. 12 is an enlarged plan view showing a state in which a semiconductor chip is mounted on the chip mounting area shown in FIG. 11 and bonding paste spreads over the entire chip mounting area.
  • FIG. 15 is an enlarged sectional view taken along line FF in FIG. 14.
  • FIG. 15 is a plan view showing a state where the semiconductor chip and a plurality of leads shown in FIG. 14 are electrically connected via wires. It is an expanded sectional view along the GG line of FIG.
  • FIG. 18 is an enlarged cross-sectional view showing a state in which the lead frame shown in FIG. 17 is clamped with a molding die to form a sealing resin. It is a top view which shows the whole lead frame structure in which sealing resin was formed in each device area
  • FIG. 20 is an enlarged plan view showing a state in which a tie bar of the lead frame shown in FIG. 19 is cut. It is an expanded sectional view showing the state where an exterior plating film was formed on the surface of a plurality of leads led out from sealing resin.
  • FIG. 20 is an expanded sectional view showing the state where an exterior plating film was formed on the surface of a plurality of leads led out from sealing resin.
  • FIG. 3 is an enlarged plan view showing a state in which a plurality of leads on which an exterior plating film is formed are cut from a frame portion of a lead frame and molded.
  • FIG. 5 is a plan view showing a state in which a plurality of suspension leads are cut in a plurality of device regions of a lead frame, and a semiconductor device is singulated.
  • FIG. 6 is a plan view showing a semiconductor device which is a modification of the semiconductor device shown in FIG. 5.
  • FIG. 25 is a cross-sectional view taken along line HH in FIG. 24.
  • FIG. 8 is an enlarged plan view showing a semiconductor device which is a modification of the semiconductor device shown in FIG. 7.
  • FIG. 8 is an enlarged plan view showing a semiconductor device which is a modification of the semiconductor device shown in FIG. 7.
  • FIG. 7 is a cross-sectional view showing a semiconductor device which is a modification of the semiconductor device shown in FIG. 6.
  • FIG. 9 is an enlarged plan view showing a first comparative example of the die pad shown in FIG. 8.
  • FIG. 29 is a cross-sectional view taken along the line JJ of FIG. 28.
  • FIG. 9 is an enlarged plan view showing a second comparative example of the die pad shown in FIG. 8.
  • FIG. 31 is a cross-sectional view taken along the line KK in FIG. 30.
  • X consisting of A is an element other than A unless specifically stated otherwise and clearly not in context. It does not exclude things that contain.
  • the component it means “X containing A as a main component”.
  • silicon member is not limited to pure silicon, but includes a SiGe (silicon-germanium) alloy, other multi-component alloys containing silicon as a main component, and other additives. Needless to say, it is also included.
  • gold plating, Cu layer, nickel / plating, etc. unless otherwise specified, not only pure materials but also members mainly composed of gold, Cu, nickel, etc. Shall be included.
  • hatching or the like may be omitted even in a cross section when it becomes complicated or when it is clearly distinguished from a gap.
  • the contour line of the background may be omitted even if the hole is planarly closed.
  • it may be hatched to clearly indicate that it is not a void.
  • FIG. 1 is a top view of the semiconductor device of the present embodiment
  • FIG. 2 is a bottom view of the semiconductor device shown in FIG. 1
  • FIG. 3 is a cross-sectional view taken along line AA in FIG.
  • FIG. 4 is an enlarged cross-sectional view showing a mounting structure in which the semiconductor device shown in FIG. 3 is mounted on a mounting board.
  • 5 is a plan view showing the internal structure of the semiconductor device with the sealing resin shown in FIG. 1 removed
  • FIG. 6 is a cross-sectional view taken along the line BB of FIG.
  • the semiconductor device 1 according to the present embodiment includes a die pad 10, a semiconductor chip 3 mounted on the die pad 10 via a die bonding material 2, and a plurality of semiconductor chips 3 arranged around the semiconductor chip 3.
  • a lead 4 a plurality of wires 5 that electrically connect the plurality of electrode pads 3 c and the plurality of leads 4 of the semiconductor chip 3, respectively, and a seal that seals the semiconductor chip 3, the plurality of wires 5, and the die pad 10.
  • the planar shape of the sealing resin (sealing body) 6 is a rectangular shape, and in the present embodiment, as shown in FIG. Specifically, each corner is chamfered, thereby suppressing chipping of the sealing body.
  • the sealing resin 6 includes an upper surface 6a, a lower surface (back surface, mounting surface) 6b opposite to the upper surface 6a, and a side surface 6c located between the upper surface 6a and the lower surface 6b. And have.
  • a plurality of leads 4 are exposed from each side surface 6c (each side) of the sealing resin 6.
  • a part of each of the leads 4 (outer lead 4b) formed along each side of the sealing resin 6 is formed from a side surface 6c (side) of the sealing resin 6 as shown in FIG. It is led out to the outside, and is further bent toward the lower surface 6 b side of the sealing resin 6 on the outer side of the sealing resin 6.
  • a plurality of outer leads 4b are led out from each side of the sealing resin 6, and each is formed in a gull wing shape.
  • a semiconductor device having such a package shape is called a QFP semiconductor device.
  • the plurality of leads 4 are external connection terminals (external terminals) when the semiconductor device 1 is mounted on the mounting substrate 20 shown in FIG. 4, and a plurality of lands (terminals) 21 formed on the mounting surface of the mounting substrate 20. And electrically connected via a bonding material such as solder material 22. Therefore, as shown in FIGS. 1 to 3, the surface of the plurality of leads 4 (specifically, the outer leads 4b) has connectivity between the leads 4 and the solder material (joining material) 22 (see FIG. 4) during mounting (see FIG. 4). In order to improve the wettability), an exterior plating film 4c made of, for example, solder is formed.
  • the lower surface 10 b of the die pad (chip mounting portion, tab) 10 is exposed from the sealing resin 6 on the lower surface 6 b of the sealing resin 6. That is, the semiconductor device 1 is a die pad exposed type (tab exposed type) semiconductor device.
  • the die pad 10 is made of a metal material having a higher thermal conductivity than that of the sealing resin 6.
  • the die pad 10 is made of, for example, copper (Cu).
  • a plating film (not shown) made of, for example, nickel (Ni) is formed on the surface of a base material made of copper (Cu).
  • the die pad exposed type semiconductor device exposes a member (die pad 10) made of a metal material such as copper (Cu) having a higher thermal conductivity than that of the sealing resin 6, so that the die pad 10 is formed.
  • the heat dissipation of the package can be improved.
  • the semiconductor device 1 when the semiconductor device 1 is mounted on the mounting substrate 20 shown in FIG. 4, the semiconductor device can be obtained by connecting the lower surface 10 b of the die pad 10 to the terminal 23 of the mounting substrate 20 via, for example, a solder material (joining material) 24. 1 can be radiated to the mounting substrate 20 side more efficiently.
  • the terminal 23 and the semiconductor chip 3 shown in FIG. 4 can be heat dissipation terminals that are not electrically connected.
  • the terminal 23 and the semiconductor chip 3 are electrically connected to the lower surface 3 b of the semiconductor chip 3, for example, to the semiconductor chip 3. It can also be used as a terminal for supplying a power supply potential or a reference potential.
  • the connectivity (wetting property) between the lower surface 10 b of the die pad 10 and the solder material (joining material) 24 is improved.
  • the upper surface (chip mounting surface) 10a of the die pad 10 has a quadrangular planar shape.
  • a chip mounting area 10d (see FIGS. 3 and 6) having a quadrangular planar shape is provided.
  • a die pad 10 that is a member for mounting the semiconductor chip 3 and a chip mounting region 10d that is provided on the upper surface of the die pad 10 and that mounts the semiconductor chip 3 (see FIGS. 3 and 6).
  • the die pad 10 is a chip mounting member for mounting the semiconductor chip 3 on at least a part thereof, and the plane size thereof is, for example, as shown in FIG. 3 and the plane size of the lower surface (main surface) 3b) shown in FIG.
  • the chip mounting area 10d shown in FIG. 3 and FIG. 6 refers to an area that overlaps the semiconductor chip 3 in plan view in the upper surface 10a of the die pad 10.
  • the outer size (planar size) of the die pad 10 is larger than the outer size (planar size) of the semiconductor chip 3, the upper surface (main surface, first main surface) of the semiconductor chip 3.
  • the plane size of 3a (or the lower surface (main surface, second main surface) 3b) and the plane size of the chip mounting area 10d are the same.
  • the outer size of the die pad 10 is about 7 mm ⁇ 7 mm.
  • the outer size of the semiconductor chip 3, that is, the outer size of the chip mounting area 10d is about 5 mm ⁇ 5 mm.
  • the thickness of the semiconductor chip is, for example, 280 ⁇ m
  • the thickness of the die pad 10 is 150 ⁇ m
  • the thickness of the die bond material 2 (distance between the lower surface 3b and the upper surface 10a) is about 10 ⁇ m to 20 ⁇ m. 3, 4, and 6, the aspect ratio of each member is changed and the width direction is shown narrower than the above numerical values in order to make the overall structure of the semiconductor device easier to understand.
  • the die bond material 2 is very thin, about 10 ⁇ m to 20 ⁇ m, FIGS. 3, 4, and 6 showing the entire structure of the semiconductor device 1 are shown thicker than the above numerical values.
  • the thickness according to the said numerical value is shown in the partial enlarged view (for example, FIG. 8) mentioned later. The other detailed structure of the die pad 10 will be described later.
  • the semiconductor chip 3 is mounted on the chip mounting area 10d of the die pad 10. In the present embodiment, the semiconductor chip 3 is mounted at the center of the die pad.
  • the semiconductor chip 3 is mounted on the chip mounting region 10d via the die bonding material (adhesive material) 2 with the lower surface 3b facing the upper surface of the die pad 10. That is, it is mounted by a so-called face-up mounting method in which the surface opposite to the upper surface (main surface) 3a on which the plurality of electrode pads 3c are formed is opposed to the chip mounting surface.
  • This die bond material 2 is an adhesive for die-bonding the semiconductor chip 3, and in this embodiment, for example, an epoxy thermosetting resin contains metal particles made of silver (Ag) or the like. The die bond material 2 is used.
  • the thermosetting resin contained in the die bond material 2 is preferable in that it has a paste-like property before being cured and can be firmly embedded between the chip mounting region 10 d and the semiconductor chip 3.
  • the die bonding material 2 contains metal particles because the heat transfer efficiency of the heat transfer path (heat dissipation path) from the lower surface 3 b of the semiconductor chip 3 toward the die pad 10 can be improved.
  • the die bonding material 2 contains metal particles, the die pad 10 and the lower surface 3b of the semiconductor chip 3 can be electrically connected.
  • the lower surface of the semiconductor chip 3 is used. 3b can also be used as an electrode.
  • the planar shape of the semiconductor chip 3 mounted on the die pad 10 is a quadrangle.
  • the semiconductor chip 3 includes an upper surface (main surface, front surface) 3a, a lower surface (main surface, rear surface) 3b opposite to the upper surface 3a, and the upper surface 3a and lower surface 3b. And a side surface located between the two.
  • a plurality of electrode pads (bonding pads) 3c are formed on the upper surface 3a of the semiconductor chip 3.
  • the plurality of electrode pads 3c are formed on the upper surface 3a. It is formed along each side.
  • a semiconductor element (circuit element) is formed on the main surface of the semiconductor chip 3 (specifically, a semiconductor element formation region provided on the upper surface of the base material of the semiconductor chip 3).
  • the plurality of electrode pads 3c are connected to the semiconductor chip 3 via wiring (not shown) formed in a wiring layer disposed inside the semiconductor chip 3 (specifically, between the upper surface 3a and a semiconductor element formation region not shown). It is electrically connected to the element.
  • the semiconductor chip 3 (specifically, the base material of the semiconductor chip 3) is made of, for example, silicon (Si). For this reason, the semiconductor chip 3 and the die pad 10 have different linear expansion coefficients. Specifically, the linear expansion coefficient of the semiconductor chip 3 mainly made of silicon (Si) is lower than the linear expansion coefficient of the die pad 10 mainly made of a metal material such as copper (Cu). In addition, an insulating film is formed on the upper surface 3a so as to cover the base material and the wiring of the semiconductor chip 3, and each surface of the plurality of electrode pads 3c is formed from the insulating film in the opening formed in the insulating film. Exposed.
  • the electrode pad 3c is made of metal, and in the present embodiment, is made of, for example, aluminum (Al). Note that a gold (Au) film may be formed on the surface of the electrode pad 3c as a plating film through a nickel (Ni) film, for example. Thereby, since the surface of the electrode pad 3c is covered with a nickel film, corrosion (contamination) of the electrode pad 3c can be suppressed.
  • Au gold
  • Ni nickel
  • a plurality of leads 4 made of, for example, the same copper (Cu) as that of the die pad 10 are arranged around the semiconductor chip 3 (specifically, around the die pad 10).
  • a plating film (not shown) made of, for example, nickel (Ni) is formed on the surface of a base material made of copper (Cu).
  • a plurality of electrode pads (bonding pads) 3c formed on the upper surface 3a of the semiconductor chip 3 includes a plurality of leads 4 (other portions of the leads, inner leads 4a) positioned inside the sealing resin 6 and a plurality of leads 4a. Each is electrically connected via a wire (conductive member) 5.
  • the wire 5 is made of, for example, gold (Au), and a part (for example, one end) of the wire 5 is bonded to the electrode pad 3c, and the other part (for example, the other end) is bonded to the bonding region of the inner lead 4a. It is joined. Although illustration is omitted, a plating film is formed on the surface of the bonding region of the inner lead 4a (specifically, the surface of the plating film made of nickel (Ni)).
  • the plating film is made of, for example, silver (Ag) or gold (Au). By forming a plating film made of silver (Ag) or gold (Au) on the surface of the bonding region of the inner lead 4a, the bonding strength with the wire 5 made of gold (Au) can be improved.
  • the die pad 10 is arranged at a height different from the inner lead 4a (offset arrangement). Specifically, the die pad 10 is arranged at a position lower than the inner lead 4a (downset arrangement).
  • the leads 4 are led out from the position between the upper surface 6 a and the lower surface 6 b on the side surface 6 c of the sealing resin 6. This is because the inner lead 4 a is firmly fixed with the sealing resin 6.
  • the die pad 10 is offset (downset).
  • a plurality of suspension leads 7 formed integrally with the die pad 10 are connected to the die pad 10.
  • the suspension leads 7 are connected to the respective corners of the die pad 10. That is, a total of four suspension leads 7 are connected.
  • the suspension lead 7 is a support member that supports the die pad 10 by being connected to a frame portion of a lead frame (a base material on which the die pad 10 and the lead 4 are integrally formed) in the manufacturing process of the semiconductor device 1 described later.
  • the plurality of suspension leads 7 are respectively formed with inclined portions 7a. In this way, by forming the inclined portion 7a on each of the suspension leads 7, the die pad 10 is offset (downset).
  • FIG. 7 is an enlarged cross-sectional view showing the periphery of the die pad shown in FIG. 5, and FIG. 8 is an enlarged cross-sectional view taken along the line CC of FIG.
  • FIG. 28 is an enlarged plan view showing a first comparative example of the die pad shown in FIG. 8, and FIG. 29 is a sectional view taken along line JJ in FIG. 30 is an enlarged plan view showing a second comparative example of the die pad shown in FIG. 8, and FIG. 31 is a cross-sectional view taken along the line KK in FIG.
  • FIG. 7 in order to show the planar arrangement of the grooves formed on the upper surface of the die pad, the semiconductor chip and the die bond material shown in FIG. 5 are removed.
  • a semiconductor device 100 that is a first comparative example with respect to the present embodiment shown in FIGS. 28 and 29 is the semiconductor device 1 shown in FIGS. 7 and 8 except that a groove is not formed on the upper surface 10a of the die pad 101. It is the same structure as.
  • the semiconductor chip 3 and the die pad 101 of the semiconductor device 100 shown in FIGS. 28 and 29 have different linear expansion coefficients (more specifically, the semiconductor chip 3 is mainly made of silicon (Si), and the die pad 101 is mainly made of copper (Cu). Become). For this reason, when heat treatment is performed during the process of assembling the semiconductor device 100, stress is generated in the die bond material 2 used for fixing the semiconductor chip 3 to the die pad 101.
  • surface stress is generated at the bonding interface between the semiconductor chip 3 and the die bonding material 2 and at the bonding interface between the die bonding material 2 and the die pad 101.
  • This stress is generated in the region where the semiconductor chip 3 and the die pad 101 overlap, and is located at the farthest position from the central portion, that is, each corner portion 11 of the chip mounting region 10d (semiconductor chip 3) having a quadrangular planar shape. Becomes the largest.
  • the semiconductor device 100 is heated to a high temperature of, for example, 260 ° C. or higher.
  • a high temperature for example, 260 ° C. or higher.
  • moisture contained in the semiconductor device 100 or invaded from the outside rapidly expands (explodes).
  • the die bond material 2 and the semiconductor chip 3 are formed in a region where the stress is greatest, that is, in the corner portion 11 of the chip mounting region 10d (semiconductor chip 3) having a quadrangular planar shape, triggered by the rapid expansion of moisture.
  • the die pad 101 is peeled off.
  • angular part 11 progresses toward the center part 12 of the chip
  • the die bond material 2 and the semiconductor chip 3 or the die pad 101 are peeled off, a gap is formed, so that moisture accumulates in the gap and causes corrosion inside the semiconductor device 100. That is, the reliability of the semiconductor device 100 is reduced.
  • the gap is generated, the heat dissipation of the semiconductor device 100 is also reduced.
  • Moisture serving as a trigger for peeling is contained in the sealing resin 6, for example. Further, in a semiconductor device in which the die pad 10 is exposed from the sealing resin 6 like the semiconductor device 100 and the semiconductor device 1 shown in FIG. 8, moisture easily enters from the outside.
  • the inventor of the present application forms a groove in the chip mounting region 10d of the upper surface 10a of the die pad 101. investigated.
  • grooves 104 are formed in the chip mounting region 10d as in the die pad 103 included in the semiconductor device 102 which is the second comparative example with respect to the present embodiment shown in FIG. did.
  • the groove 104 is a depression formed by, for example, etching, and in the region where the groove 104 is formed, the die pad 103 is thin as shown in FIG.
  • the groove 104 is formed only in the chip mounting area 10d, and is not formed outside the chip mounting area 10d.
  • the non-groove region 105 in the chip mounting region 10d and having no groove is disposed on the extension line of the groove portion 104.
  • the inventor of the present application has a thermal expansion amount or thermal contraction amount (hereinafter referred to as a strain amount) of the die pad 103 whose linear expansion coefficient is larger than that of the semiconductor chip 3 (see FIG. 31) in the region where the thickness of the die pad 103 is reduced. Therefore, it was considered that the stress value at the corner portion 11 can be reduced. Further, by extending the groove 104 along the direction intersecting the diagonal connecting the corner 11 where the groove 104 is disposed, of the two diagonals of the chip mounting region 10d, the corner 11 is temporarily peeled off. Even so, it was thought that the progress of peeling could be suppressed.
  • the stress (shear stress) generated at the bonding interface between the die bond material 2 and the semiconductor chip 3 or the die pad 103 increases as the distance from the central portion 12 of the die pad 103 increases as described above, and the chip farthest from the central portion. It becomes maximum at the corner 11 of the mounting area 10d.
  • the amount of distortion of the die pad 103 increases as the distance from the center portion increases.
  • the distortion amount of the die pad 103 is small in the region where the groove 104 is formed, but the non-groove region 105 exists on the extension line of the groove 104 in the chip mounting region 10d. For this reason, the amount of distortion of the die pad 103 at the corner 11 cannot be sufficiently reduced. As a result, the stress at the corner 11 cannot be reduced.
  • the peeling of the corners is caused by extending the groove portions 104 along a direction intersecting a diagonal line connecting the corner portions 11 where the groove portions 104 are arranged at the respective corner portions 11. It can be prevented to some extent that it progresses linearly from 11 toward the central portion 12. However, due to the presence of the non-groove region 105, the separation goes around from the non-groove region 105 and progresses to the central portion 12, and eventually, the separation progresses to a wide range of adhesion interfaces.
  • the die bond material 2 is embedded in the groove portion 104, but when the non-groove regions 105 exist at both ends of the groove portion 104 as in the die pad 103, the die bond material 2 is reliably embedded in the groove portion 104. Is difficult, and voids (bubbles) are likely to remain in the groove 104. This is because when the semiconductor chip 3 is bonded onto the die pad 103, the path through which the air in the groove 104 is removed is narrow. And when moisture (for example, moisture contained in the sealing resin 6 shown in FIG. 31) accumulates in the void remaining in the groove 104, the moisture rapidly expands (explodes) in the reflow process. It tends to be a trigger for peeling.
  • moisture for example, moisture contained in the sealing resin 6 shown in FIG. 31
  • the inventor of the present application found the structure of the die pad 10 shown in FIGS.
  • the die pad 10 has grooves (grooves) 13 formed at the respective corners 11 of the chip mounting region 10d having a square planar shape as shown in FIG. Specifically, a first groove 13a is formed in the first corner portion 11a of the chip mounting region 10d. Further, a second groove 13b is formed in the second corner portion 11b facing the first corner portion 11a via the central portion 12 where two diagonal lines of the chip mounting region 10d intersect in plan view. Moreover, it is located between the first corner portion 11a and the second corner portion 11b in plan view (specifically, on a second diagonal line different from the first diagonal line connecting the first corner portion 11a and the second corner portion 11b). A third groove 13c is formed in the third corner portion 11c. Further, a fourth groove 13d is formed in the fourth corner portion 11d facing the third corner portion 11c via the center portion 12 of the chip mounting region 10d in plan view.
  • each of the first groove 13a and the second groove 13b is a first crossing (preferably orthogonal) a first diagonal line connecting the first corner portion 11a and the second corner portion 11b of the chip mounting region 10d in plan view. It is formed along the direction.
  • Each of the third groove 13c and the fourth groove 13d is formed along a second direction that intersects (preferably orthogonally) the second diagonal of the chip mounting region 10d that intersects the first diagonal in plan view. Yes.
  • each of the first groove 13a, the second groove 13b, the third groove 13c, and the fourth groove 13d is an area outside the chip mounting area 10d from the chip mounting area 10d (area overlapping the semiconductor chip 3) in plan view. It is formed over a region that does not overlap with the semiconductor chip 3.
  • each groove 13 is formed from the outside of the chip mounting area 10d to the inside of the chip mounting area 10d and further to the outside of the chip mounting area 10d. In other words, both ends of each groove 13 extend to the outside of the chip mounting area 10d.
  • each groove 13 By extending both ends of each groove 13 to the outside of the chip mounting area 10d, it is ensured in the path from the central part 12 to each corner 11 in the chip mounting area 10d where stress is generated.
  • the groove part 13 can be interposed. For this reason, the distortion amount of the die pad 10 in each corner
  • a result for example, as shown in FIG. 4, even when the semiconductor device 1 is mounted on the mounting substrate 20, even if it is heated to 260 ° C.
  • the die bond material 2 and the semiconductor chip 3 or Separation from the die pad 10 can be suppressed.
  • the stress generated in the corner portion 11 of the chip mounting region 10d is reduced as compared with the semiconductor device 100 shown in FIG. 28 and the semiconductor device 102 shown in FIG. 30, but it is shown in FIG.
  • the corner 11 is where the stress is highest in the chip mounting area 10d. Therefore, if peeling of the die bonding material 2 at the corner 11 can be prevented, peeling at other places in the chip mounting region 10d can also be prevented.
  • both ends of each groove 13 are mounted on the chip as shown in FIG. 7 from the viewpoint of preventing or suppressing the peeling toward the center 12.
  • the reason why the peeling generated at the corner portion 11 progresses toward the central portion 12 is due to the stress generated in the chip mounting region 10d. That is, when peeling occurs at the corner portion 11, stress concentrates on an unpeeled region that is the next distance from the central portion 12, and the peeling gradually progresses toward the central portion 12.
  • both ends of each groove 13 extend to the outside of the chip mounting area 10d, the progress direction of peeling can be directed to the outside of the chip mounting area 10d where the stress is released. This is because this can be suppressed.
  • each groove portion 13 may be formed along a direction intersecting with a diagonal line connecting the corner portions 11 where the groove portions 13 are arranged as shown in FIG. preferable.
  • the peeling progresses along the extending direction of the groove 13. Therefore, by forming the groove 13 along the direction intersecting the direction from the corner portion 11 toward the central portion 12, the peeling progress direction can be surely escaped toward the outside of the chip mounting region 10d. .
  • the peeling area can be minimized.
  • peeling of the die bond material 2 may occur at the adhesion interface with the semiconductor chip 3 or may occur at the adhesion interface with the die pad 10.
  • the die pad 10 has a larger coefficient of linear expansion than the semiconductor chip 3 as in the present embodiment, by forming the groove portion 13 in the die pad 10 having a larger strain due to heat, any interface can be obtained. Peeling can also be prevented or suppressed. This is because the stress generated at the bonding interface between the semiconductor chip 3 and the die bond material 2 can be reduced by reducing the strain amount of the die pad 10, which has a larger strain amount due to heat than the semiconductor chip 3. Further, at which adhesive interface peeling occurs depends on the relationship between the magnitude of stress generated at the adhesive interface and the adhesive force at the adhesive interface.
  • the semiconductor chip 3 is mainly made of silicon.
  • the die pad 10 is mainly made of copper (Cu)
  • the area of the region where the thickness of the die pad 10 is reduced in the path from the central portion 12 to the corner portion 11 that is, the plane area of the groove portion 13. It is preferable to take as wide as possible. However, if the planar area (groove width) of each groove portion 13 is extremely wide, the rigidity of the die pad 10 is lowered, and there is a concern that the die pad 10 may be damaged during the manufacturing process.
  • a plurality of rows of groove portions 13 are formed in each corner portion 11. More specifically, the first grooves 13a are formed in a plurality of rows from the first corner portion 11a of the chip mounting area 10d toward the central portion 12 of the chip mounting area 10d.
  • the second grooves 13b are formed in a plurality of rows from the second corner portion 11b of the chip mounting area 10d toward the central portion 12 of the chip mounting area 10d.
  • the third grooves 13c are formed over a plurality of rows from the third corner portion 11c of the chip mounting area 10d toward the central portion 12 of the chip mounting area 10d.
  • the fourth groove 13d is formed over a plurality of rows from the fourth corner portion 11d of the chip mounting region 10d toward the central portion 12 of the chip mounting region 10d.
  • the groove width of each groove part 13 is 100 micrometers, for example.
  • each corner portion 11 by forming a plurality of rows of groove portions 13 at each corner portion 11, compared to the case of forming only one row of groove portions 13, the path from the central portion 12 to the corner portion 11 is compared.
  • the area of the region where the thickness of the die pad 10 is reduced (that is, the total value of the planar areas of the grooves 13) can be increased.
  • the groove width of each groove part 13 can be set in the range which can suppress the rigidity fall of the die pad 10, damage to the die pad 10 during a manufacturing process can be prevented or suppressed.
  • each corner portion 11 it is preferable to form a plurality of rows of groove portions 13 in each corner portion 11 from the viewpoint of preventing the progress of peeling. That is, when peeling occurs at the corner 11 and the peeling progresses to the groove 13 closest to the corner 11, the stress at the boundary line between the peeled area and the unpeeled area becomes maximum. In this state, if a sudden expansion of moisture that triggers peeling occurs, further peeling may occur at the boundary line. However, even when such second peeling occurs, the progress of the second peeling can be stopped up to the next region where the groove 13 near the corner 11 is formed.
  • the groove portion 13 is not formed in the central portion 12.
  • the first groove 13a, the second groove 13b, the third groove 13c, and the fourth groove 13d are not formed in the central portion 12 of the chip mounting region 10d.
  • the formation of the groove 13 in the chip mounting region 10d is effective from the viewpoint of suppressing the peeling of the die bonding material 2 and suppressing the progress of peeling.
  • the die bond material 2 is embedded in the groove 13.
  • the die bonding material 2 is evenly arranged in the chip mounting region 10d by reducing the total amount of the die bonding material 2 by not forming the groove portion 13 in the central portion 12. It becomes easy.
  • the grooves 13 are arranged so as not to intersect each other in the chip mounting area 10d. Specifically, the plurality of rows of first grooves 13a, the plurality of rows of second grooves 13b, the plurality of examples of third grooves 13c, and the plurality of rows of fourth grooves 13d do not cross each other in the chip mounting region 10d. Has been placed. As described above, when the groove portion 13 is formed, the progress of peeling proceeds along the groove portion 13, and therefore, by disposing the groove portions 13 so as not to intersect with each other in the chip mounting region 10 d, the plurality of groove portions 13 are extended. Thus, it is possible to prevent the peeling from progressing.
  • the embedding route of the die bond material 2 it is preferable not to branch the embedding route of the die bond material 2 into a plurality of routes from the viewpoint of suppressing the generation of voids.
  • the grooves 13 are arranged so as not to intersect each other in the chip mounting region 10d, the embedding path of the die bonding material 2 is not branched, and this is preferable in that generation of voids can be suppressed. .
  • a groove portion (groove, which forms an annular planar shape along each side of the chip mounting region 10d around the chip mounting region 10d.
  • Fifth groove) 14 is formed.
  • the groove portion 14 is formed in an annular shape (frame shape) so as to surround the periphery of the chip mounting region 10d. From the viewpoint of improving the heat dissipation of the semiconductor device 1, it is preferable to reduce the arrangement amount of the die bonding material 2 and shorten the distance between the lower surface 3 b of the semiconductor chip 3 and the upper surface 10 a of the die pad 10.
  • the die bond material 2 in order to reliably embed the die bond material 2 in each groove portion 13, it is important to make the arrangement amount of the die bond material 2 uniform in the chip mounting region 10 d. Therefore, as in the present embodiment, by forming the annular groove portion 14 surrounding the chip mounting region 10d, the die bond material 2 spreads around the chip mounting region 10d, and a part of the groove portion 13 is formed. It is possible to prevent a region where the die-bonding material 2 is not embedded in from being generated. Further, the die bond material 2 can be reliably spread over the entire chip mounting region 10d. This is because the groove portion 14 functions as a dam portion that suppresses diffusion of the die bond material 2 on the upper surface 10 a of the die pad 10.
  • both ends of each groove 13 are connected to the groove 14.
  • both ends of each of the first groove 13a, the second groove 13b, the third groove 13c, and the fourth groove 13d are connected to the groove portion 14.
  • the stress in each corner portion 11 of the chip mounting region 10d (see FIG. 2) is formed by forming the groove 13 whose both ends extend to the outside of the chip mounting region 10d.
  • the value of the stress in the surface direction can be reduced.
  • the die bonding material 2 and the semiconductor chip 3 or the die pad 10 are peeled off by forming each groove portion 13 along a direction intersecting with a diagonal line connecting the corner portions 11 where the groove portions 13 are arranged, the peeling is possible. Progress can be kept within a small range.
  • the semiconductor device 1 in which the lower surface 10b see FIG.
  • each of the first groove 13a, the second groove 13b, the third groove 13c (see FIG. 7), and the fourth groove 13d (see FIG. 7) is shallower than the thickness of the die pad.
  • the groove portion 13 having a groove depth of about 75 ⁇ m is formed with respect to the thickness of the die pad 10 of 150 ⁇ m.
  • FIG. 9 is a plan view showing a lead frame prepared in the lead frame preparation step
  • FIG. 10 is an enlarged plan view of a portion D in FIG.
  • a lead frame 30 as shown in FIG. 9 is prepared.
  • the lead frame 30 used in the present embodiment a plurality of device regions 30a are formed inside a frame portion (frame body) 30b, and in the present embodiment, four device regions 30a are provided.
  • the lead frame is made of metal, and is made of, for example, copper (Cu) in the present embodiment.
  • a plating film made of, for example, nickel (Ni) is formed on the surface of a base material made of copper (Cu).
  • each device region 30a is formed with a die pad 10 formed at the center of the device region 30a and a plurality of leads 4 arranged around the die pad 10. ing.
  • the die pad 10 and the plurality of leads 4 are respectively connected to the frame portion 30b and integrally formed.
  • the die pad 10 is integrally formed with the die pad 10 and the frame portion 30 b, and a plurality of (four in this embodiment) suspension leads 7 that connect them are connected and supported by the suspension leads 7. .
  • the plurality of leads 4 are integrally formed with the plurality of leads 4 and the frame portion 30 b, and a tie bar (dam bar) 8 that connects them is connected to and supported by the tie bar 8.
  • the plurality of suspension leads 7 are already formed with inclined portions 7a for offset placement (downset placement) of the die pad 10 as described above. That is, the upper surface 10 a of the die pad 10 is disposed at a position lower than the upper surfaces of the plurality of leads 4.
  • the plurality of suspension leads 7 are connected to each corner of the die pad 10 having a quadrangular planar shape.
  • a chip mounting area 10 d having a square planar shape is arranged on the upper surface 10 a of the die pad 10.
  • the upper surface 10a is formed with the plurality of grooves 13 and the annular groove 14 described in ⁇ Detailed structure of die pad>.
  • the detailed structure of the plurality of groove portions (grooves) 13 and the annular groove portion (grooves) 14 is the same as that already described in the above ⁇ Detailed structure of die pad>, and therefore redundant description is omitted.
  • the lead frame 30 shown in FIGS. 9 and 10 can be formed as follows, for example.
  • a thin plate made of copper (Cu) is prepared, and the die pad 10, the suspension lead 7, the lead 4 and the tie bar 8 are formed in a predetermined pattern shown in FIG. 10 by etching or pressing.
  • a plurality of groove portions 13 and an annular groove portion 14 are formed on the upper surface 10a of the die pad 10 (groove portion forming step).
  • the grooves 13 and 14 can be formed by etching, for example, with a mask (not shown) having through holes formed at positions where the grooves 13 and 14 are formed in contact with the upper surface 10a side of the die pad.
  • the etching process is finished before the groove portions 13 and 14 formed by etching reach the lower surface side of the die pad 10. It is formed by so-called half-etching.
  • the groove depths of the groove portions 13 and 14 are formed to be about half of the thickness of the die pad 10, but the groove depths of the groove portions 13 and 14 are not limited to this. It is not limited to. In the manufacturing process of the semiconductor device 1, it is preferable that the die pad 10 be formed deep (for example, deeper than half) as long as damage to the die pad 10 can be prevented.
  • the position of the upper surface 10a of the die pad 10 is offset (downset in this embodiment) from the position of the upper surface of the lead 4 (offset process).
  • this offset process for example, a part of the suspension lead 7 is bent using a punch (not shown) and a die (not shown) to form the inclined portion 7a.
  • the offset process is performed after the groove forming process because the mask (etching mask) is more easily disposed in the groove forming process described above before the offset process.
  • an offset process can also be performed before a groove part formation process. In this case, damage to the die pad 10 at the time of offset processing can be suppressed by performing the offset process before forming the groove portions 13 and 14.
  • FIG. 11 is an enlarged plan view showing a state in which the bonding paste is disposed on the die pad shown in FIG. 10
  • FIG. 12 is an enlarged cross-sectional view taken along line EE of FIG.
  • FIG. 13 is an enlarged cross-sectional view showing a state in which the semiconductor chip is pressed toward the chip mounting area shown in FIG. 14 is an enlarged plan view showing a state in which a semiconductor chip is mounted on the chip mounting area shown in FIG. 11, and the bonding paste spreads over the entire chip mounting area
  • FIG. 15 is taken along line FF in FIG. FIG.
  • the semiconductor chip 3 is mounted on the chip mounting region 10 d of the die pad 10 via the die bonding material 2.
  • the lower surface 3b of the semiconductor chip 3 (the surface opposite to the upper surface 3a on which the plurality of electrode pads 3c (see FIG. 14) is formed) is opposed to the upper surface 10a of the die pad 10. It is mounted in a so-called face-up mounting method.
  • a paste-like (liquid) adhesive and a tape-like (sheet-like) adhesive as adhesives for bonding and fixing a semiconductor chip on a die pad.
  • a paste-like adhesive in a state having fluidity and a higher viscosity (for example, than water)
  • an adhesive bonding paste
  • the adhesive is spread and bonded by pressing with a semiconductor chip.
  • the adhesive is cured to fix the semiconductor chip.
  • one adhesive layer of the tape in which an adhesive layer (adhesive layer) is formed on both surfaces of the base material is attached in advance to the mounting surface of the semiconductor chip, and the other adhesive The layers are bonded together by sticking to the chip mounting area of the die pad. Even when this tape-like adhesive is used, the semiconductor chip 3 is fixed by curing the tape-like adhesive after bonding.
  • a bonding paste which is a paste-like adhesive that can be easily embedded in the groove 13 out of the two types of adhesives. 2a is used. This is because when a gap is generated between the groove 13 and the adhesive (die bond material 2), moisture is accumulated in the groove 13 as described above.
  • the die bonding process of the present embodiment using the bonding paste 2a will be described.
  • the bonding paste 2a is placed (applied) on the chip mounting region 10d of the die pad 10.
  • the bonding paste 2a is made of, for example, an epoxy thermosetting resin.
  • the metal particle which consists of silver (Ag) etc. is contained in the thermosetting resin from a viewpoint of improving heat dissipation.
  • the bonding paste 2a is disposed at a plurality of locations in the chip mounting area 10d as shown in FIG. Yes.
  • the bonding paste 2a is disposed at a total of nine locations between the central portion 12, each corner portion 11, and each corner portion 11 of the chip mounting region 10d.
  • the arrangement method of the bonding paste 2a is not particularly limited, but in the present embodiment, a dispensing method that can accurately control the application amount and application position of the bonding paste 2a (from a nozzle (not shown) onto the die pad 10). 2a) is used.
  • the lower surface (main surface, second main surface) 3b of the semiconductor chip 3 is pressed toward the upper surface 10a of the chip mounting region 10d.
  • the bonding paste 2a can be embedded in each of the plurality of grooves 13.
  • the bonding paste 2a spreads over the entire chip mounting region 10d while being embedded in the groove 13 as shown in FIG. Thereby, the lower surface 3b of the semiconductor chip 3 is covered with the bonding paste 2a.
  • both ends of the groove 13 are extended to the outside of the chip mounting region 10 d, so that when the semiconductor chip 3 is pushed, the bonding paste 2 a The air inside is embedded while being pushed outside the chip mounting area 10d. For this reason, generation
  • the grooves 13 are arranged so as not to intersect each other in the chip mounting area 10d. Specifically, the plurality of rows of first grooves 13a, the plurality of rows of second grooves 13b, the plurality of examples of third grooves 13c, and the plurality of rows of fourth grooves 13d do not cross each other in the chip mounting region 10d. Has been placed. In other words, the bonding path of the bonding paste 2a is not branched, and the bonding paste 2a embedded in the groove 13 is sequentially pushed out along the groove 13 toward the outside of the chip mounting region 10d. For this reason, generation
  • the heat conduction characteristics are improved as compared with the die bond material not including the metal particles.
  • the heat conduction characteristics are further improved.
  • the distance between the lower surface 3 b of the semiconductor chip 3 and the upper surface 10 a of the die pad 10 is shorter than the groove depth of the groove portion 13.
  • the groove depth of the groove portion 13 is about 75 ⁇ m
  • the distance between the lower surface 3 b of the semiconductor chip 3 and the upper surface 10 a of the die pad 10 is about 10 ⁇ m to 20 ⁇ m.
  • the die bond material 2 (bonding paste 2a) may not spread over a part of the chip mounting region 10d, which may cause adhesion failure. That is, the arrangement amount of the die bond material 2 (bonding paste 2a) in the chip mounting region 10d may not be uniform.
  • a groove portion (groove, fifth groove) 14 having an annular planar shape along each side of the chip mounting area 10d is formed around the chip mounting area 10d.
  • the groove portion 14 is formed in an annular shape (frame shape) so as to surround the periphery of the chip mounting region 10d.
  • the groove 13 or the groove 14 is a slit formed so as to penetrate the die pad 10, when the semiconductor chip 3 is pressed, a part of the bonding paste 2 a leaks from the slit to the lower surface 10 b side of the die pad 10. Will end up. For this reason, the amount of the bonding paste 2a may be insufficient, resulting in poor adhesion.
  • the groove 13 and the groove 14 do not penetrate the lower surface 10 b and are formed between the upper surface 10 a and the lower surface 10 b (intermediate) of the die pad 10.
  • the groove depths of the first groove 13a, the second groove 13b, the third groove 13c (see FIG. 14), and the fourth groove 13d (see FIG. 14) are shallower than the thickness of the die pad.
  • the groove portion 13 having a groove depth of about 75 ⁇ m is formed with respect to the thickness of the die pad 10 of 150 ⁇ m.
  • each groove part 13 so as not to penetrate the die pad 10, it is possible to prevent the die bonding material 2 from leaking from the lower surface side of the die pad 10 in the die bonding step. For this reason, even if pressed by the semiconductor chip 3, the bonding paste 2a does not leak to the lower surface 10b side of the die pad 10 and can be spread over the entire chip mounting region 10d.
  • the bonding paste 2 a is cured to form the die bond material 2.
  • the bonding paste 2a contains a thermosetting resin
  • the lead frame 30 is subjected to heat treatment (for example, about 100 ° C. to 150 ° C.) to cure the bonding paste 2a.
  • FIG. 16 is a plan view showing a state where the semiconductor chip shown in FIG. 14 and a plurality of leads are electrically connected via wires
  • FIG. 17 is an enlarged cross-sectional view taken along the line GG of FIG. .
  • the plurality of electrode pads 3 c and the plurality of leads 4 of the semiconductor chip 3 are electrically connected through the plurality of wires (conductive members) 5, respectively. Connect.
  • a heat stage (not shown) in which a recess is formed is prepared, and the lead frame 30 on which the semiconductor chip 3 is mounted is arranged on the heat stage so that the die pad 10 is positioned in the recess. Then, the electrode pad 3 c of the semiconductor chip 3 and the lead 4 are electrically connected via the wire 5.
  • the wire 5 is supplied by a so-called nail head bonding method in which the wire 5 is supplied through a capillary (not shown) and the wire 5 is bonded using both ultrasonic waves and thermocompression bonding. is doing.
  • the temperature used in the present embodiment is, for example, 170 to 230 ° C.
  • a plating film is formed on a part of the lead 4 (bonding region), and a part of the wire 5 is electrically connected to the lead 4 through the plating film.
  • the wire 5 is made of metal, and in this embodiment, is made of, for example, gold (Au). Therefore, as described above, by forming gold (Au) on the surface of the electrode pad 3c of the semiconductor chip 3, the adhesion between the wire 5 and the electrode pad 3c can be improved.
  • FIG. 18 is an enlarged cross-sectional view showing a state in which the lead frame shown in FIG. 17 is clamped with a molding die to form a sealing resin.
  • FIG. 19 is a plan view showing the entire structure of the lead frame in which the sealing resin is formed in each device region.
  • a sealing resin (sealing body) 6 is formed, and the semiconductor chip 3, the plurality of wires 5, and the die pad 10 are sealed.
  • the sealing resin 6 is formed so that the lower surface 10b of the die pad 10 is exposed from the sealing resin 6, and the upper surface 10a side of the die pad 10 is sealed.
  • a lower mold (second mold) having a mold surface (second mold surface) 37a opposite to the mold surface 36a of the upper mold 36, and a cavity (concave portion) 37b formed on the mold surface 37a. ) 37 is prepared.
  • the lead frame 30 subjected to the wire bonding process is placed inside the mold 35 (upper) so that the semiconductor chip 3 is positioned in the cavity 36b of the upper mold 36 and the die pad 10 is positioned in the cavity 37b of the lower mold 37, respectively.
  • the lower surface 10 b is in contact with the bottom surface of the cavity 37 b of the lower mold 37.
  • the lead frame 30 is clamped with the upper die 36 and the lower die 37.
  • a part of the plurality of leads 4 formed on the lead frame 30 is clamped.
  • a part of the lead 4 (inner lead 4a) is disposed in the cavities 36b and 37b, and the other part of the lead 4 (outer lead 4b) is clamped by the molding die 35 outside the cavities 36b and 37b. .
  • the sealing resin is supplied into a space formed by overlapping the cavity 36b of the upper die 36 and the cavity 37b of the lower die 37. Then, the semiconductor chip 3, the plurality of wires 5, a part of the plurality of leads 4 (inner leads 4 a), and the upper surface 10 a of the die pad 10 are sealed with this sealing resin.
  • the sealing resin 6 is formed by thermosetting the supplied sealing resin.
  • the sealing resin in the present embodiment is a thermosetting epoxy resin, and contains a plurality of fillers (silica). Further, the temperature of the molding die 35 in the present embodiment is about 180 ° C., for example.
  • the lead frame 30 is taken out from the molding die, thereby obtaining the lead frame 30 in which the sealing resin 6 is formed in each device region 30a as shown in FIG. .
  • the lead frame 30 taken out from the molding die 35 is transferred to a baking furnace (not shown), and the lead frame 30 is heat-treated again.
  • the resin supplied into the cavities 36b and 37b is cured in the thermosetting process in the sealing process, but the resin is not completely cured.
  • the next lead frame 30 conveyed next to the molding die 35 is quickly subjected to the sealing process. Therefore, in this Embodiment, the hardening process of sealing resin is divided into 2 times, and the sealing resin 6 is hardened completely by the heat processing using a baking furnace.
  • the lead frame 30 on which the sealing resin 6 is formed is placed in a heat atmosphere of 150 ° C., and heat is applied for about 3 hours.
  • Tie bar cutting process; 20 is an enlarged plan view showing a state in which the tie bar of the lead frame shown in FIG. 19 is cut.
  • the tie bar 8 connecting the adjacent leads 4 among the plurality of leads 4 is cut.
  • a part of the tie bar 8 is cut and removed using a cutting blade (mold, punch) (not shown).
  • the resin burr (not shown) formed in the molding process described above is removed.
  • a method for removing resin burrs for example, removal by laser irradiation, removal by spraying a high-pressure cleaning liquid, or a combination of these can be used.
  • FIG. 21 is an enlarged cross-sectional view showing a state in which an exterior plating film is formed on the surfaces of a plurality of leads derived from the sealing resin.
  • an exterior plating film 4c is formed on the surfaces of the plurality of leads 4 (outer leads 4b) derived from the sealing resin 6.
  • the lower surface 10 b side of the die pad 10 is exposed from the lower surface 6 b of the sealing resin 6, and the exterior plating film 10 c is formed also on the lower surface 10 b side of the die pad 10.
  • the lead frame 30 which is a workpiece to be plated is placed in a plating tank (not shown) containing a plating solution (not shown) and, for example, the outer plating films 4c and 10c are formed by electrolytic plating. Are collectively formed.
  • the exterior plating films 4c and 10c of the present embodiment are made of so-called lead-free solder that does not substantially contain Pb (lead).
  • Pb lead-free solder
  • the lead-free solder means a lead (Pb) content of 0.1 wt% or less, and this content is defined as a standard of the RoHs (RestrictionstrictHazardous Substances) directive.
  • the plating solution used in this plating step contains a metal salt such as Sn 2+ or Bi 3+ .
  • Sn—Bi alloyed metal plating is used as an example of lead-free solder plating, but Bi can be replaced with a metal such as Cu or Ag.
  • an identification symbol or the like for identifying the semiconductor device is marked.
  • the identification symbol is marked by irradiating a laser onto the upper surface 6a of the sealing resin 6 shown in FIG.
  • FIG. 22 is an enlarged plan view showing a state in which a plurality of leads on which an exterior plating film is formed are cut from the frame portion of the lead frame and molded.
  • the leads 4 are bent and formed.
  • the plurality of leads 4 that are respectively connected and integrated with the frame portion 30b are cut at the connecting portion to form independent members (lead cutting step).
  • a die support member; not shown
  • a punch cutting blade; not illustrated
  • the end portion of the lead 4 cut by press working has a substantially flat cut surface, and the base material of the lead 4 is exposed from the exterior plating film 4c on the cut surface.
  • the plurality of cut leads 4 are bent and formed (bending step).
  • the outer lead 4b is formed in a gull wing shape as shown in FIG.
  • the tip of the lead 4 (outer lead 4b) is cut to shorten the length of the lead 4 (lead tip cutting step).
  • a die support member; not shown
  • a punch cutting blade; not illustrated
  • FIG. 23 is a plan view showing a state where a plurality of suspension leads are cut in a plurality of device regions of a lead frame, and a semiconductor device is singulated.
  • the suspension leads 7 connected to the frame portion 30 b are cut as shown in FIG. 22, and are separated into pieces for each device region 30 a as shown in FIG. 23. 1 is acquired.
  • a die support member; not shown
  • a punch cutting blade; not shown
  • the suspension lead 7 is cut by pressing.
  • Embodiment 2 In the first embodiment, a semiconductor device in which one semiconductor chip is mounted on a die pad has been described as an example of the semiconductor device. In the present embodiment, an embodiment in which a plurality of semiconductor chips having different sizes are applied to a semiconductor device mounted on one die pad will be described. Note that in this embodiment, the description will focus on the differences from the above embodiment, and a duplicate description will be omitted.
  • FIG. 24 is a plan view showing a semiconductor device of the present embodiment which is a modification of the semiconductor device shown in FIG. 5, and FIG. 25 is a cross-sectional view taken along the line HH in FIG.
  • FIG. 26 is an enlarged plan view showing the semiconductor device of the present embodiment which is a modification of the semiconductor device shown in FIG.
  • a difference between the semiconductor device 40 of the present embodiment shown in FIGS. 24 to 26 and the semiconductor device 1 described in the first embodiment is that a plurality of semiconductor chips are mounted on the die pad 10. That is, in the semiconductor device 40, the semiconductor chip 3 and the semiconductor chip 41 (for example, two semiconductor chips 41) are mounted on the die pad 10.
  • the semiconductor chip 41 is formed with a memory circuit that stores data such as language or images. That is, the semiconductor chip 41 is a memory chip.
  • the semiconductor chip 3 is formed with a control circuit for controlling the memory circuit formed on the semiconductor chip 41.
  • the SIP type semiconductor device can have a smaller mounting area than, for example, a case in which a control semiconductor device in which a control circuit is formed and a memory semiconductor device in which a memory circuit is formed are individually packaged. There is a merit.
  • the semiconductor chip 41 has an upper surface (main surface, front surface) 41a made of a quadrangle whose planar shape is smaller than the upper surface 3a of the semiconductor chip 3, and a lower surface (back surface) 41b (see FIG. 25) opposite to the upper surface 41a. ing. have.
  • the upper surface 41a and the lower surface 41b form a rectangle having a smaller area than the upper surface 3a of the semiconductor chip 3 as shown in FIG.
  • a plurality of electrode pads (bonding pads) 41c are formed on the upper surface 41a of the semiconductor chip 41.
  • the plurality of electrode pads 41c are formed along the long sides of the upper surface 41a. .
  • a semiconductor element (circuit element, memory in this embodiment) is provided on the main surface of the semiconductor chip 41 (specifically, a semiconductor element formation region provided on the upper surface of the base material of the semiconductor chip 41).
  • a plurality of electrode pads 41c are formed on a wiring layer (illustrated in the drawing) disposed inside the semiconductor chip 41 (specifically, between the upper surface 41a and a semiconductor element forming region (not shown)). Are electrically connected to the semiconductor element.
  • the semiconductor chip 41 is mounted on the chip mounting area 10e of the die pad 10 via a die bonding material 42. Specifically, as shown in FIG. 25, the mounting is performed by the face-up mounting method in which the lower surface 41 b is mounted so as to face the upper surface 10 a of the die pad 10.
  • the die bond material 42 is an adhesive for die bonding of the semiconductor chip 41 as in the die bond material 2 on which the semiconductor chip 3 is mounted.
  • an epoxy thermosetting resin is used.
  • a die bond material containing metal particles made of silver (Ag) or the like is used.
  • a plurality of leads 4 made of, for example, the same copper (Cu) as the die pad 10 are arranged around the die pad 10.
  • a part of the plurality of electrode pads 41 c formed on the upper surface 41 a of the semiconductor chip 41 includes a plurality of leads 4 (inner leads 4 a) located inside the sealing resin 6 and a plurality of wires (conductive members). 5 are electrically connected to each other.
  • some of the plurality of electrode pads 3 c of the semiconductor chip 3 are electrically connected via a plurality of leads 4 (inner leads 4 a) located inside the sealing resin 6 and a plurality of wires (conductive members) 5, respectively. Connected.
  • the other part of the plurality of electrode pads 3 c of the semiconductor chip 3 is electrically connected to the other part of the plurality of electrode pads 41 c of the semiconductor chip 41 via wires (conductive members) 5. . That is, the semiconductor chip 3 and the semiconductor chip 41 are electrically connected through the plurality of wires 5, and are electrically connected through the wires 5 to the plurality of leads 4 that are external connection terminals of the semiconductor device 40. ing.
  • the groove 13 is formed in the chip mounting region 10d on which the semiconductor chip 3 of the semiconductor device 40 is mounted, as in the semiconductor device 1 described in the first embodiment. Note that the detailed structure of the groove portion 13, preferred embodiments, and effects of each embodiment are the same as those in the first embodiment, and are therefore omitted. On the other hand, no groove (groove) is formed in the chip mounting region 10e on which the semiconductor chip 41 is mounted.
  • the outer dimension of the semiconductor chip 41 is smaller than the outer dimension of the semiconductor chip 3.
  • peeling of the die bond material 2 is prevented or suppressed by reducing the value of stress generated in the corner portion 11 of the chip mounting region 10d. be able to.
  • the value of the stress generated in the corner portion 11 decreases as the outer size of the semiconductor chip 3, that is, the size of the chip mounting area 10d decreases.
  • the outer size of the semiconductor chip 41 in other words, the size of the chip mounting area 10e
  • the outer size of the semiconductor chip 41 is not more than half of the outer size of the semiconductor chip 3 (in other words, the size of the chip mounting area 10d).
  • the die bond material 42 is less likely to be peeled than the die bond material 2. That is, in the present embodiment, when a plurality of semiconductor chips 3 and 41 having different outer sizes are mounted on the die pad 10, the groove portion 13 is formed in the chip mounting region 10d on which the semiconductor chip 3 is mounted, which is easily peeled off. Is forming. On the other hand, the chip mounting area 10e on which the semiconductor chip 41 is mounted has a sufficiently small outer size and is unlikely to be peeled off, so the groove 13 is not formed.
  • the groove portion 14 described in the above embodiment is formed around the chip mounting region 10d.
  • no groove portion 14 is formed around the chip mounting area 10e located next to the chip mounting area 10d. This is because the planar size of the chip mounting area 10e is smaller than that of the chip mounting area 10d, so that the die bonding material 42 can be attached to the entire chip mounting area 10e (the central portion and the center area) without forming the groove 14 around the chip mounting area 10e. This is because it is easy to spread almost uniformly on each corner).
  • the grooves 13 and 14 are only provided in the chip mounting region where the semiconductor chip having a large outer size is mounted.
  • the grooves 13 and 14 may also be formed in a chip mounting region where a semiconductor chip having a small outer size is mounted.
  • the outer size of the die pad 10 to be used is larger than that of the die pad (see FIG. 26) in which the groove portions 13 and 14 are formed only in the chip mounting area where the semiconductor chip having a larger outer size is mounted. Separation of a small semiconductor chip can be more reliably suppressed, and the reliability of the semiconductor device can be improved.
  • the die pad exposed type (tab exposed type) semiconductor device in which the lower surface 10b of the die pad 10 is exposed from the sealing resin 6 on the lower surface 6b of the sealing resin 6 is described. explained.
  • the semiconductor device 45 shown in FIG. 27 which is a modified example of FIG. 6, the lower surface 10b of the die pad 10 is not exposed from the sealing resin 6, and is embedded in the die pad (tab) It can also be applied to a built-in type semiconductor device.
  • the amount of moisture entering from the outside is small.
  • the sealing resin 6 for example, when moisture remains in the sealing resin 6 or the like, or moisture may enter from the interface between the lead 4 and the sealing resin 6.
  • moisture may enter from the interface between the lead 4 and the sealing resin 6.
  • the die bond material 2 is peeled off, moisture accumulates in the gap formed by the peeling and causes corrosion of the die pad 10. Therefore, by forming the groove portion (groove) 13 described in the first embodiment in the chip mounting area 10d, the reliability of the die pad 10 is reduced due to the suppression of the peeling or the progress of the peeling. Can be suppressed.
  • a QFP type semiconductor device has been described as an example of the package of the semiconductor device, but the package form is not limited to the QFP.
  • QFN Quad Flat Non-Leaded Package
  • SOP Small Outline Package
  • SON Small Outline Non-Leaded Package
  • the present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.

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Abstract

　半導体装置が有するダイパッドの外形寸法よりも小さい四角形の平面形状からなるチップ搭載領域の４つの角部に、それぞれ溝部（溝）を形成する。各溝部は、溝部が配置される角部を結ぶ対角線に対して交差する方向に沿って形成し、その両端は、チップ搭載領域の外側まで延在させる。半導体チップは、このチップ搭載領域上に、ダイボンド材を介して搭載される。これにより、半導体装置を実装基板に実装する際のリフロー工程におけるダイボンド材の剥離を抑制することができる。また、仮に、剥離が発生した場合でも、剥離の進展を抑制することができる。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造技術に関し、特に、半導体チップを、半導体チップよりも外形サイズが大きいチップ搭載部に搭載する半導体装置に適用して有効な技術に関するものである。
　特開２００９－７１１５４号公報（特許文献１）の図２には、半導体チップが搭載されるチップ搭載部が封止体から露出した半導体装置が記載されている。また、特許文献１では、チップ搭載部の外形サイズは、半導体チップの外形サイズよりも大きくなっている。
　また、特開２００７－１３４３９４号公報（特許文献２）の図８（ａ）には、上面（表面）に溝が形成されたチップ搭載部に、半導体チップが搭載された半導体装置が記載されている。
特開２００９－７１１５４号公報 特開２００７－１３４３９４号公報
　電子機器の高速化（又は、高機能化）に伴い、搭載される半導体装置の発熱量も増加する傾向にある。そこで、本願発明者は、前記特許文献１の図２に示すような、半導体チップが搭載されるチップ搭載部（ダイパッド、タブ）が封止体から露出するような構造について検討した。このような構造であれば、チップ搭載部の下面（裏面）を実装基板と接続することもできるため、チップ搭載部が封止体で覆われる構造に比べて、放熱性を向上することができる。また、前記特許文献１の図２のように、チップ搭載部の外形サイズを半導体チップの外形サイズよりも大きくすることで、さらに放熱性を向上できる。
　しかし、単にチップ搭載部の外形サイズを大きくすると、チップ搭載部に固定された半導体チップが剥離し易くなる。この原因は、チップ搭載部を構成する基材（リードフレーム）が、半導体チップを構成する材料とは異なる材料から成るためである。すなわち、それぞれの線膨張係数に差が生じるためである。そのため、このような半導体装置に熱が加わると、基材の膨張・収縮量が、半導体チップの膨張・収縮量と異なり、半導体チップをチップ搭載部に固定するために使用する、ダイボンド材（接着材）に応力が発生する。
　また、この剥離の問題は、使用する半導体チップおよびチップ搭載部のそれぞれの平面形状が四角形から成る場合、特にチップ搭載部の角部（半導体チップの角部）において発生し易い。この理由は、それぞれの中央部から遠い部分である角部における応力が最も大きいためである。そして、チップ搭載部の角部において、応力に起因するダイボンド材の剥離が発生すると、チップ搭載部の中央部に向かって剥離が進展し、結果、ダイボンド材が広範囲で剥離して信頼性低下の原因となる。
　さらに、前記特許文献１の図２に示すように、チップ搭載部の一部（下面）を封止体から露出させる構造の場合、チップ搭載部と封止体との間を完全に密閉することが困難である。そのため、チップ搭載部を封止体で覆う構造に比べて、半導体装置の内部に水分が侵入し易い。
　上記のように、チップ搭載部の外形サイズを半導体チップの外形サイズよりも大きくし、さらにチップ搭載部の一部（下面）を封止体から露出させる構造の場合、長期的にみれば、半導体装置の信頼性が低下する原因となる。
　そこで、本願発明者は、たとえ水分が侵入したとしても、ダイボンド材の剥離を抑制できる構造として、例えば前記特許文献２の図８（ａ）に示すような溝をチップ搭載部の上面（表面）に形成することについて検討した。
　しかし、例えば、前記特許文献２の図８（ａ）に示すような溝では、チップ搭載部の角部における応力を十分に低減することができないことが判った。また、角部において、剥離が発生した場合、溝が形成されていない領域を経由して、チップ搭載部の中央部に剥離が進展してしまうため、結局、ダイボンド材が広範囲で剥離してしまうことが判った。
　本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性の低下を抑制できる技術について提供することである。
　また、本発明の別の目的は、半導体装置の放熱性を向上できる技術について提供することである。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　すなわち、本願発明の一態様である半導体装置は、半導体チップを搭載するダイパッドのチップ搭載領域の平面形状がダイパッドの外形サイズよりも小さい四角形から成る。また、前記チップ搭載領域には、前記チップ搭載領域の第１角部に第１溝、前記チップ搭載領域の中央部を介して前記第１角部と対向する第２角部に第２溝、前記１角部と前記第２角部との間に位置する第３角部に第３溝、および前記チップ搭載領域の前記中央部を介して前記第３角部と対向する第４角部に第４溝、がそれぞれ形成されている。また、前記半導体チップは、前記チップ搭載領域上にダイボンド材を介して搭載されている。
　また、前記第１溝および前記第２溝のそれぞれは、平面視において、前記チップ搭載領域の前記第１角部と前記第２角部を結ぶ第１対角線と交差する第１方向に沿って形成されている。また、前記第３溝および前記第４溝のそれぞれは、平面視において、前記第１対角線と交差する前記チップ搭載領域の第２対角線と交差する第２方向に沿って形成されている。さらに、前記第１溝、前記第２溝、前記第３溝および前記第４溝のそれぞれは、平面視において、前記半導体チップと重なる領域から前記半導体チップと重ならない領域に亘って形成されているものである。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　すなわち、半導体装置の信頼性の低下を抑制することができる。
本発明の一実施の形態である半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１のＡ－Ａ線に沿った断面図である。 図３に示す半導体装置を実装基板に実装した実装構造体を示す拡大断面図である。 図１に示す封止樹脂を取り除いた状態で、半導体装置の内部構造を示す平面図である。 図５のＢ－Ｂ線に沿った断面図である。 図５に示すダイパッド周辺部を拡大して示す拡大断面図である。 図７のＣ－Ｃ線に沿った拡大断面図である。 リードフレーム準備工程で準備するリードフレームを示す平面図である。 図９のＤ部の拡大平面図である。 図１０に示すダイパッド上に、ボンディングペーストを配置した状態を示す拡大平面図である。 図１１のＥ－Ｅ線に沿った拡大断面図である。 図１２に示すチップ搭載領域に向かって半導体チップを押しつけた状態を示す拡大断面図である。 図１１に示すチップ搭載領域上に半導体チップを搭載し、ボンディングペーストがチップ搭載領域全体に広がった状態を示す拡大平面図である。 図１４のＦ－Ｆ線に沿った拡大断面図である。 図１４に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図である。 図１６のＧ－Ｇ線に沿った拡大断面図である。 図１７に示すリードフレームを成形金型でクランプし、封止樹脂を形成した状態を示す拡大断面図である。 各デバイス領域に封止樹脂が形成されたリードフレームの全体構造を示す平面図である。 図１９に示すリードフレームのタイバーを切断した状態を示す拡大平面図である。 封止樹脂から導出される複数のリードの表面に、外装めっき膜を形成した状態を示す拡大断面図である。 外装めっき膜を形成した複数のリードを、リードフレームの枠部から切断し、成形した状態を示す拡大平面図である。 リードフレームの複数のデバイス領域において、複数の吊りリードをそれぞれ切断し、半導体装置を個片化した状態を示す平面図である。 図５に示す半導体装置に対する変形例である半導体装置を示す平面図である。 図２４のＨ－Ｈ線に沿った断面図である。 図７に示す半導体装置に対する変形例である半導体装置を示す拡大平面図である。 図６に示す半導体装置に対する変形例である半導体装置を示す断面図である。 図８に示すダイパッドの第１の比較例を示す拡大平面図である。 図２８のＪ－Ｊ線に沿った断面図である。 図８に示すダイパッドの第２の比較例を示す拡大平面図である。 図３０のＫ－Ｋ線に沿った断面図である。
　本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
　同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
　さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
　また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
　また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
　（実施の形態１）
　本実施の形態では、半導体装置の一例として、ＱＦＰ（Quad Flat Package）型の半導体装置を取り上げて説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図、図３は図１のＡ－Ａ線に沿った断面図である。また、図４は、図３に示す半導体装置を実装基板に実装した実装構造体を示す拡大断面図である。また、図５は図１に示す封止樹脂を取り除いた状態で、半導体装置の内部構造を示す平面図、図６は、図５のＢ－Ｂ線に沿った断面図である。
　＜半導体装置＞
　まず、本実施の形態の半導体装置１の構成について、図１～図４を用いて説明する。図３に示すように、本実施の形態の半導体装置１は、ダイパッド１０と、ダイパッド１０上にダイボンド材２を介して搭載された半導体チップ３と、半導体チップ３の周囲に配置された複数のリード４と、半導体チップ３の複数の電極パッド３ｃと複数のリード４とを、それぞれ電気的に接続する複数のワイヤ５と、半導体チップ３、複数のワイヤ５、およびダイパッド１０を封止する封止樹脂６と、を備えている。
　封止樹脂（封止体）６の平面形状は矩形状からなり、本実施の形態では、図１に示すように、四角形である。詳細には、各角部が面取り加工されており、これにより封止体の欠けを抑制している。また、図２に示すように、封止樹脂６は上面６ａと、この上面６ａとは反対側の下面（裏面、実装面）６ｂと、この上面６ａと下面６ｂとの間に位置する側面６ｃとを有している。
　図１に示すように、複数のリード４が封止樹脂６の各側面６ｃ（各辺）から露出している。詳細には、封止樹脂６の各辺に沿って形成された複数のリード４のそれぞれの一部（アウタリード４ｂ）は、図３に示すように、封止樹脂６の側面６ｃ（辺）から外側に向かって導出されており、さらに封止樹脂６の外側において、封止樹脂６の下面６ｂ側に向かって折り曲げられている。言い換えれば、封止樹脂６の各辺からは、複数のアウタリード４ｂが導出され、それぞれガルウィング状に形成されている。このようなパッケージ形状を備える半導体装置は、ＱＦＰ型の半導体装置と呼ばれる。複数のリード４は、半導体装置１を図４に示す実装基板２０に実装する際の外部接続端子（外部端子）であり、実装基板２０の実装面に形成された複数のランド（端子）２１と、半田材２２などの接合材を介して電気的に接続される。このため、図１～図３に示すように、複数のリード４（詳しくはアウタリード４ｂ）の表面には、実装時にリード４と半田材（接合材）２２（図４参照）との接続性（濡れ性）を向上させるため、例えば半田からなる外装めっき膜４ｃが形成されている。
　また、図２に示すように、ダイパッド（チップ搭載部、タブ）１０の下面１０ｂは、封止樹脂６の下面６ｂにおいて、封止樹脂６から露出している。つまり、半導体装置１は、ダイパッド露出型（タブ露出型）の半導体装置である。また、ダイパッド１０は、封止樹脂６よりも熱伝導率が高い金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）から成る。詳しくは、銅（Ｃｕ）からなる基材の表面に、例えばニッケル（Ｎｉ）からなるめっき膜（図示は省略）が形成されている。このように、ダイパッド露出型の半導体装置は、熱伝導率が封止樹脂６よりも高い、例えば、銅（Ｃｕ）などの金属材料からなる部材（ダイパッド１０）を露出させることで、ダイパッド１０が露出しない半導体装置と比較して、パッケージの放熱性を向上させることができる。また、半導体装置１を図４に示す実装基板２０に実装する際に、ダイパッド１０の下面１０ｂを実装基板２０の端子２３と、例えば半田材（接合材）２４を介して接続すれば、半導体装置１で発生した熱をさらに効率的に実装基板２０側に放熱することができる。なお、図４に示す端子２３と半導体チップ３とは、電気的に接続されない放熱用の端子とすることもできるが、半導体チップ３の下面３ｂと電気的に接続し、例えば、半導体チップ３に電源電位や基準電位を供給する端子として用いることもできる。また、図４に示すように、ダイパッド１０の下面１０ｂを実装基板２０の端子２３を接続する場合には、ダイパッド１０の下面１０ｂと半田材（接合材）２４との接続性（濡れ性）を向上させるため、図３に示すようにダイパッド１０の下面１０ｂに、例えば半田からなる外装めっき膜１０ｃを形成することが好ましい。
　次に半導体装置１の内部構造について説明する。図５に示すように、ダイパッド１０の上面（チップ搭載面）１０ａは、平面形状が四角形から成る。そして、ダイパッド１０の上面には、平面形状が四角形から成るチップ搭載領域１０ｄ（図３および図６参照）が設けられている。
　なお、本実施の形態では、半導体チップ３を搭載する部材であるダイパッド１０と、ダイパッド１０の上面に設けられ、半導体チップ３を搭載する領域であるチップ搭載領域１０ｄ（図３および図６参照）を区別して説明する。すなわち、ダイパッド１０は、少なくともその一部に、半導体チップ３を搭載するチップ搭載部材であり、その平面サイズは、例えば図５に示すように半導体チップ３の上面（主面）３ａ（または、図３および図６に示す下面（主面）３ｂ）の平面サイズとは、必ずしも一致しない。一方、図３および図６に示すチップ搭載領域１０ｄは、ダイパッド１０の上面１０ａのうち、平面視において、半導体チップ３と重なる領域を指す。したがって、半導体チップ３の外形サイズ（平面サイズ）よりも、ダイパッド１０の外形サイズ（平面サイズ）が大きい本実施の形態の半導体装置１では、半導体チップ３の上面（主面、第１主面）３ａ（または、下面（主面、第２主面）３ｂ）の平面サイズとチップ搭載領域１０ｄの平面サイズが一致する。例えば、本実施の形態では、ダイパッド１０の外形サイズは、約７ｍｍ×７ｍｍとなっている。これに対して、半導体チップ３の外形サイズ、すなわち、チップ搭載領域１０ｄの外形サイズは、約５ｍｍ×５ｍｍとなっている。
　また、半導体チップの厚さは、例えば２８０μｍ、ダイパッド１０の厚さは１５０μｍ、ダイボンド材２の厚さ（下面３ｂと上面１０ａの間の距離）は約１０μｍ～２０μｍとしている。なお、図３、図４、および図６では、半導体装置の全体構造を判り易くするため、各部材のアスペクト比を変更し、上記数値よりも幅方向を狭く示している。また、ダイボンド材２については、１０μｍ～２０μｍ程度と非常に薄いため、半導体装置１の全体構造を示す図３、図４および図６では、上記数値よりも厚く記載している。なお、ダイボンド材２の厚さについては、後述する部分拡大図（例えば図８）において、上記数値に即した厚さを示す。ダイパッド１０のその他の詳細な構造は、後述する。
　ダイパッド１０のチップ搭載領域１０ｄ上には、半導体チップ３が搭載されている。本実施の形態では、半導体チップ３はダイパッドの中央に搭載されている。半導体チップ３は、下面３ｂをダイパッド１０の上面と対向させた状態で、ダイボンド材（接着材）２を介してチップ搭載領域１０ｄ上に搭載されている。つまり、複数の電極パッド３ｃが形成された上面（主面）３ａの反対面をチップ搭載面と対向させる、所謂、フェイスアップ実装方式により搭載されている。このダイボンド材２は、半導体チップ３をダイボンディングする際の接着材であって、本実施の形態では、例えば、エポキシ系の熱硬化性樹脂に、銀（Ａｇ）などから成る金属粒子を含有させたダイボンド材２を用いている。このダイボンド材２に含まれる熱硬化性樹脂は、硬化前には、ペースト状の性状を有し、チップ搭載領域１０ｄと半導体チップ３の間にしっかりと埋め込むことができる点で好ましい。また、ダイボンド材２に金属粒子を含有させることは、半導体チップ３の下面３ｂからダイパッド１０に向かう伝熱経路（放熱経路）の熱伝達効率を向上させることができる点で好ましい。また、ダイボンド材２に金属粒子を含有させることで、ダイパッド１０と半導体チップ３の下面３ｂを電気的に接続することができるので、例えば、本実施の形態の変形例として、半導体チップ３の下面３ｂを電極として用いることもできる。
　図５に示すように、ダイパッド１０上に搭載される半導体チップ３の平面形状は四角形から成る。また、図３および図６に示すように、半導体チップ３は、上面（主面、表面）３ａと、上面３ａとは反対側の下面（主面、裏面）３ｂと、この上面３ａと下面３ｂとの間に位置する側面とを有している。
　そして、図３および図５に示すように、半導体チップ３の上面３ａには、複数の電極パッド（ボンディングパッド）３ｃが形成されており、本実施の形態では、複数の電極パッド３ｃが上面３ａの各辺に沿って形成されている。また、図示は省略するが、半導体チップ３の主面（詳しくは、半導体チップ３の基材の上面に設けられた半導体素子形成領域）には、半導体素子（回路素子）が形成されており、複数の電極パッド３ｃは、半導体チップ３の内部（詳しくは、上面３ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。
　半導体チップ３（詳しくは、半導体チップ３の基材）は、例えばシリコン（Ｓｉ）から成る。このため、半導体チップ３と、ダイパッド１０は、線膨張係数が異なる。詳しくは、主としてシリコン（Ｓｉ）から成る半導体チップ３の線膨張係数は、主として銅（Ｃｕ）などの金属材料から成るダイパッド１０の線膨張係数よりも低い。また、上面３ａには、半導体チップ３の基材および配線を覆う絶縁膜が形成されており、複数の電極パッド３ｃのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。
　また、この電極パッド３ｃは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。なお、この電極パッド３ｃの表面に、めっき膜として、例えばニッケル（Ｎｉ）膜を介して、金（Ａｕ）膜を形成してもよい。これにより、電極パッド３ｃの表面がニッケル膜で覆われるため、電極パッド３ｃの腐食（汚染）を抑制することができる。
　また、図５に示すように、半導体チップ３の周囲（詳しくは、ダイパッド１０の周囲）には、例えば、ダイパッド１０と同じ銅（Ｃｕ）から成る複数のリード４が配置されている。詳しくは、銅（Ｃｕ）からなる基材の表面に、例えばニッケル（Ｎｉ）からなるめっき膜（図示は省略）が形成されている。そして、半導体チップ３の上面３ａに形成された複数の電極パッド（ボンディングパッド）３ｃは、封止樹脂６の内部に位置する複数のリード４（リードの他部、インナリード４ａ）と、複数のワイヤ（導電性部材）５を介してそれぞれ電気的に接続されている。ワイヤ５は、例えば、金（Ａｕ）から成り、ワイヤ５の一部（例えば一方の端部）が電極パッド３ｃに接合され、他部（例えば他方の端部）がインナリード４ａのボンディング領域に接合されている。なお、図示は省略するが、インナリード４ａのボンディング領域の表面（詳しくはニッケル（Ｎｉ）から成るめっき膜の表面）には、めっき膜が形成されている。めっき膜は例えば、銀（Ａｇ）、あるいは金（Ａｕ）から成る。インナリード４ａのボンディング領域の表面に、銀（Ａｇ）や金（Ａｕ）から成るめっき膜を形成することにより、金（Ａｕ）からなるワイヤ５との接合強度を向上させることができる。
　ところで、図３に示すように、本実施の形態では、ダイパッド１０は、インナリード４ａと異なる高さに配置（オフセット配置）されている。詳しくは、ダイパッド１０は、インナリード４ａよりも低い位置に配置（ダウンセット配置）されている。本実施の形態のようにリード４がガルウィング状に形成されたパッケージでは、リード４は封止樹脂６の側面６ｃにおいて、上面６ａと下面６ｂの中間となる位置から導出することが好ましい。インナリード４ａを封止樹脂６でしっかりと固定するためである。一方、ダイパッド１０を、封止樹脂６から露出させるためには、インナリード４ａと異なる高さに配置する必要がある。このため、本実施の形態では、ダイパッド１０をオフセット配置（ダウンセット配置）している。ダイパッド１０には、ダイパッド１０と一体に形成された複数の吊りリード７が接続されている。本実施の形態では、図５に示すように、ダイパッド１０の各角部に、それぞれ吊りリード７が接続されている。つまり、合計４本の吊りリード７が接続されている。吊りリード７は、後述する半導体装置１の製造工程において、リードフレーム（ダイパッド１０とリード４が一体に形成された基材）の枠部に連結され、ダイパッド１０を支持する支持部材である。そして、この複数の吊りリード７には、傾斜部７ａがそれぞれ形成されている。このように傾斜部７ａを吊りリード７のそれぞれに形成することにより、ダイパッド１０をオフセット配置（ダウンセット配置）している。
　＜ダイパッドの詳細構造＞
　次に、図５に示すダイパッド１０の詳細な構造と、その構造とすることにより得られる効果について説明する。図７は、図５に示すダイパッド周辺部を拡大して示す拡大断面図、図８は、図７のＣ－Ｃ線に沿った拡大断面図である。また、図２８は、図８に示すダイパッドの第１の比較例を示す拡大平面図、図２９は、図２８のＪ－Ｊ線に沿った断面図である。また、図３０は、図８に示すダイパッドの第２の比較例を示す拡大平面図、図３１は、図３０のＫ－Ｋ線に沿った断面図である。なお、図７では、ダイパッドの上面に形成された溝の平面配置を示すため、図５に示す半導体チップおよびダイボンド材を取り除いた状態で示している。
　図２８および図２９に示す本実施の形態に対する第１の比較例である半導体装置１００は、ダイパッド１０１の上面１０ａに溝が形成されていない点を除き、図７および図８に示す半導体装置１と同様な構造である。図２８および図２９に示す半導体装置１００の半導体チップ３とダイパッド１０１は、線膨張係数が異なる（詳しくは、半導体チップ３は、主としてシリコン（Ｓｉ）から成り、ダイパッド１０１は主として銅（Ｃｕ）から成る）。このため、半導体装置１００を組み立てる工程中に熱処理を行うと、半導体チップ３をダイパッド１０１に固定するために使用するダイボンド材２に応力が発生する。詳しくは、半導体チップ３とダイボンド材２の接着界面、およびダイボンド材２とダイパッド１０１の接着界面に、面方向の応力（ずり応力）が発生する。そしてこの応力は、半導体チップ３とダイパッド１０１が重なっている領域において、発生し、中央部から最も遠い位置、つまり、四角形の平面形状を成すチップ搭載領域１０ｄ（半導体チップ３）の各角部１１で最も大きくなる。
　このように応力が発生しても、半導体装置１００に対して外部からエネルギーが印加されなければ、ダイボンド材２と半導体チップ３、あるいはダイパッド１０１との接着界面での剥離は発生し難い。ところが、本願発明者の検討によれば、組み立てが完了した半導体装置１００を実装基板（例えば図４に示す実装基板２０）上に実装するリフロー工程（加熱実装工程）において、半導体装置１００を加熱すると、半導体装置１００内部のダイボンド材２と、半導体チップ３あるいはダイパッド１０１が剥離してしまうことが判った。
　リフロー工程では、半導体装置１００を、例えば、２６０℃以上の高温まで加熱する。半導体装置１００が、このような高温に加熱されると、半導体装置１００の内部に含まれる、あるいは外部から侵入した水分が急激に膨張（爆発）する。そして、水分の急激な膨張がトリガとなって、最も応力が大きい領域、つまり、四角形の平面形状を成すチップ搭載領域１０ｄ（半導体チップ３）の角部１１において、ダイボンド材２と、半導体チップ３あるいはダイパッド１０１が剥離する。そして、角部１１で発生した剥離は、チップ搭載領域１０ｄの中央部１２に向かって進展し、ダイボンド材２が広範囲で剥離することとなる。ダイボンド材２と半導体チップ３あるいはダイパッド１０１が剥離すると隙間が生じるので、該隙間内に水分が溜り、半導体装置１００内部の腐食の原因となる。つまり、半導体装置１００の信頼性低下の原因となる。また、隙間が生じる事で、半導体装置１００の放熱性も低下することとなる。剥離のトリガとなる水分は、例えば、封止樹脂６の内部に含まれている。また、半導体装置１００や、図８に示す半導体装置１のように、ダイパッド１０が封止樹脂６から露出した半導体装置では、外部から水分が侵入し易い。
　このように、ダイボンド材２の剥離による半導体装置の信頼性低下、あるいは放熱性低下を防止ないしは抑制するため、本願発明者は、ダイパッド１０１の上面１０ａのチップ搭載領域１０ｄに溝を形成する構成について検討した。
　まず、図３０に示す、本実施の形態に対する第２の比較例である半導体装置１０２が有するダイパッド１０３のように、チップ搭載領域１０ｄ内に、複数の溝部（溝）１０４を形成する構成について検討した。図３０に示すダイパッド１０３では、チップ搭載領域１０ｄの４つの角部１１に、それぞれ溝部１０４が形成されている。溝部１０４は、例えばエッチング加工により形成した窪みであって、溝部１０４が形成された領域では、図３１に示すようにダイパッド１０３の厚さが薄くなっている。なお、溝部１０４は、チップ搭載領域１０ｄ内にのみ形成され、チップ搭載領域１０ｄの外側には形成されていない。言い換えれば、溝部１０４の延長線上には、チップ搭載領域１０ｄ内であり、かつ、溝が形成されていない非溝領域１０５が配置されている。本願発明者は、ダイパッド１０３の厚さを薄くした領域では、線膨張係数が半導体チップ３（図３１参照）よりも大きいダイパッド１０３の熱膨張量あるいは熱収縮量（以下、歪み量と記載する）を低減できるので、角部１１における応力の値を低減することができると考えた。また、溝部１０４を、チップ搭載領域１０ｄの二つの対角線のうち、溝部１０４が配置される角部１１を結ぶ対角線と交差する方向に沿って延在させることで、仮に角部１１で剥離が発生しても、剥離の進展を抑制することができると考えた。
　ところが、図３０に示す半導体装置１０２について評価を行った結果、リフロー工程を施した後に、ダイボンド材２と半導体チップ３あるいはダイパッド１０３の接着界面が剥離する問題は、解消しないことが判った。また、このような剥離の現象は、図３０に示す溝部１０４の数をさらに増やしても同様に発生することが判った。この理由は以下のように考えられる。
　すなわち、ダイボンド材２と半導体チップ３あるいはダイパッド１０３との接着界面に発生する応力（ずり応力）は、前記したようにダイパッド１０３の中央部１２から遠くなる程、増大し、中央部から最も遠いチップ搭載領域１０ｄの角部１１で最大となる。これは、ダイパッド１０３の歪み量が中央部から離れる程大きくなるからである。ここで、図３０に示すダイパッド１０３の場合、溝部１０４を形成した領域では、ダイパッド１０３の歪み量は小さくなるが、チップ搭載領域１０ｄ内の溝部１０４の延長線上に、非溝領域１０５が存在するため、角部１１におけるダイパッド１０３の歪み量を十分に低減することができない。この結果、角部１１の応力を低減することができない。
　また、角部１１において、剥離が発生した場合、各角部１１に溝部１０４が配置される角部１１を結ぶ対角線と交差する方向に沿って溝部１０４を延在させることで、剥離が角部１１から中央部１２に向かって直線的に進展することは、ある程度防ぐことができる。しかし、非溝領域１０５が存在することにより、剥離が非溝領域１０５から廻り込んで中央部１２に進展するので、結局、広範囲の接着界面に剥離が進展してしまう。
　また、溝部１０４内には、ダイボンド材２が埋め込まれることとなるが、ダイパッド１０３のように、溝部１０４の両端に非溝領域１０５が存在する場合、ダイボンド材２を溝部１０４に確実に埋め込むことが難しく、溝部１０４内にボイド（気泡）が残留し易い。ダイパッド１０３上に半導体チップ３を接着する際に、溝部１０４内の空気を抜く経路が狭いからである。そして、溝部１０４内に残留したボイド内に、水分（例えば図３１に示す封止樹脂６の内部に含まれる水分）が溜ると、該水分がリフロー工程で、急激に膨張（爆発）するので、剥離のトリガと成り易い。
　本願発明者は、独自に検討した上記検討結果を踏まえ、図７および図８に示すダイパッド１０の構造を見出した。
　図７および図８に示す本実施の形態のダイパッド１０は、図７に示すように平面形状が四角形から成るチップ搭載領域１０ｄの各角部１１に溝部（溝）１３が形成されている。詳しくは、チップ搭載領域１０ｄの第１角部１１ａには、第１溝１３ａが形成されている。また、平面視においてチップ搭載領域１０ｄの２つの対角線が交差する中央部１２を介して、第１角部１１ａと対向する第２角部１１ｂには、第２溝１３ｂが形成されている。また、平面視において第１角部１１ａと第２角部１１ｂとの間（詳しくは、第１角部１１ａと第２角部１１ｂを結ぶ第１対角線とは異なる第２対角線上）に位置する第３角部１１ｃには、第３溝１３ｃが形成されている。また、平面視においてチップ搭載領域１０ｄの中央部１２を介して第３角部１１ｃと対向する第４角部１１ｄには、第４溝１３ｄが形成されている。
　また、第１溝１３ａおよび第２溝１３ｂのそれぞれは、平面視において、チップ搭載領域１０ｄの第１角部１１ａと第２角部１１ｂを結ぶ第１対角線と交差（好ましくは直交）する第１方向に沿って形成されている。また、第３溝１３ｃおよび第４溝１３ｄのそれぞれは、平面視において、第１対角線と交差するチップ搭載領域１０ｄの第２対角線と交差（好ましくは直交）する第２方向に沿って形成されている。
　また、第１溝１３ａ、第２溝１３ｂ、第３溝１３ｃおよび第４溝１３ｄのそれぞれは、平面視において、チップ搭載領域１０ｄ（半導体チップ３と重なる領域）からチップ搭載領域１０ｄの外側の領域（半導体チップ３と重ならない領域）に亘って形成されている。詳しくは、各溝部１３は、チップ搭載領域１０ｄの外側からチップ搭載領域１０ｄ内を通過して、さらに、チップ搭載領域１０ｄの外側まで亘って形成されている。言い換えると、各溝部１３の両端は、チップ搭載領域１０ｄの外側まで延在している。
　このように、各溝部１３の両端をチップ搭載領域１０ｄの外側まで延在させることで、応力が発生するチップ搭載領域１０ｄ内における、中央部１２から各角部１１に向かう経路中に、確実に溝部１３を介在させることができる。このため、各角部１１におけるダイパッド１０の歪み量を低減し、結果として各角部１１に発生する応力（ずり応力）の値を低減することができる。この結果、例えば、図４に示すように、半導体装置１を実装基板２０に実装する際に、リフロー工程として、２６０℃以上まで加熱したとしても、角部１１におけるダイボンド材２と半導体チップ３あるいはダイパッド１０との剥離を抑制することができる。なお、本実施の形態では、図２８に示す半導体装置１００や図３０に示す半導体装置１０２と比較してチップ搭載領域１０ｄの角部１１に発生する応力が低減されているが、図７に示すチップ搭載領域１０ｄ内で最も応力が高い場所は、角部１１である。したがって、角部１１におけるダイボンド材２の剥離を防止することができれば、チップ搭載領域１０ｄ内のその他の場所の剥離も防止することができる。
　また、仮に、角部１１で剥離が発生した場合、中央部１２に向かって剥離が進展することを防止ないしは抑制する観点からも、図７に示すように、各溝部１３の両端は、チップ搭載領域１０ｄの外側まで延在させることで、前記した図３０に示すダイパッド１０３のように、剥離が廻り込んで中央部１２に進展することを防止ないしは抑制することができる。角部１１で発生した剥離が中央部１２に向かって進展する原因は、チップ搭載領域１０ｄ内で発生する応力に起因する。つまり、角部１１で剥離が発生すると、中央部１２からの距離が次に遠い未剥離の領域に応力が集中し、徐々に中央部１２に向かって剥離が進展する。しかし、本実施の形態によれば、各溝部１３の両端がチップ搭載領域１０ｄの外側まで延びているので、応力が開放されるチップ搭載領域１０ｄの外側に剥離の進展方向を向かわせることができるので、これを抑制することができるからである。
　また、剥離の進展を効率的に抑制する観点から、図７に示すように各溝部１３を、溝部１３が配置される角部１１を結ぶ対角線に対して交差する方向に沿って形成することが好ましい。ダイパッド１０の上面１０ａに溝部１３を形成すると、剥離は溝部１３の延在方向に沿って進展する。したがって、角部１１から中央部１２に向かう方向と交差する方向に沿って溝部１３を形成することにより、剥離の進展方向をチップ搭載領域１０ｄの外側に向かって確実に逃がすことができるからである。特に、溝部１３が配置される角部１１を結ぶ対角線に対して直交する方向に沿って溝部１３を形成した場合、剥離面積を最小限に抑制することができる。
　なお、前記したようにダイボンド材２の剥離は、半導体チップ３との接着界面で発生する場合と、ダイパッド１０との接着界面で発生する場合がある。しかし、本実施の形態のように、ダイパッド１０の方が半導体チップ３よりも線膨張係数が大きい場合、熱による歪み量が、より大きいダイパッド１０に溝部１３を形成することにより、何れの界面の剥離も防止ないしは抑制することができる。半導体チップ３よりも熱による歪み量が大きいダイパッド１０の歪み量を低減することにより半導体チップ３とダイボンド材２の接着界面に生じる応力も低減できるからである。また、何れの接着界面で剥離が発生するかは、接着界面に生じる応力の大きさと、接着界面における接着力の関係により決まるが、例えば、本実施の形態のように、半導体チップ３が主としてシリコン（Ｓｉ）から成り、ダイパッド１０が主として銅（Ｃｕ）からなる場合には、ダイパッド１０とダイボンド材２の接着界面で剥離し易い。したがって、ダイパッド１０に溝部１３を形成することが特に好ましい。
　また、溝部１３の両端をチップ搭載領域１０ｄの外側まで延在させることにより、ダイパッド１０上に半導体チップ３を接着する際に、溝部１３内の空気をチップ搭載領域１０ｄの外側の広い空間で抜くことができるので、ボイドの発生（残留）を防止ないしは抑制することができる。このため、ボイド内に水分が溜ることを防止ないしは抑制できるので、半導体装置１を図４に示す実装基板２０に実装する際のリフロー工程での水分の急激な膨張を抑制することができる。したがって、剥離発生のトリガを低減することができる。
　ところで、角部１１において発生する応力を低減する観点からは、中央部１２から角部１１に至る経路において、ダイパッド１０の厚さが薄くなった領域の面積（すなわち、溝部１３の平面積）を出来る限り広くとることが好ましい。しかし、各溝部１３の平面積（溝幅）を極端に広くすると、ダイパッド１０の剛性が低下し、製造工程中にダイパッド１０が破損してしまう懸念が生じる。
　そこで、本実施の形態では、図７に示すように、各角部１１において、それぞれ複数列の溝部１３を形成している。詳しく説明すると、第１溝１３ａは、チップ搭載領域１０ｄの第１角部１１ａからチップ搭載領域１０ｄの中央部１２に向かって、複数列に亘って形成されている。また、第２溝１３ｂは、チップ搭載領域１０ｄの第２角部１１ｂからチップ搭載領域１０ｄの中央部１２に向かって、複数列に亘って形成されている。また、第３溝１３ｃは、チップ搭載領域１０ｄの第３角部１１ｃからチップ搭載領域１０ｄの中央部１２に向かって、複数列に亘って形成されている。また、第４溝１３ｄは、チップ搭載領域１０ｄの第４角部１１ｄからチップ搭載領域１０ｄの中央部１２に向かって、複数列に亘って形成されている。本実施の形態では、例えば、図７に示すように、各角部１１について、それぞれ５列の溝部１３を形成している。また、各溝部１３の溝幅は、例えば１００μｍとしている。
　このように、各角部１１において、それぞれ複数列の溝部１３を形成することにより、それぞれ、１列のみの溝部１３を形成する場合を比較して、中央部１２から角部１１に至る経路において、ダイパッド１０の厚さが薄くなった領域の面積（すなわち、各溝部１３の平面積の合計値）を広くすることができる。また、各溝部１３の溝幅は、ダイパッド１０の剛性低下を抑制できる範囲で設定することができるので、製造工程中のダイパッド１０の破損を防止ないしは抑制することができる。
　また、図７に示すように、各角部１１において、それぞれ複数列の溝部１３を形成することは、剥離の進展を防止する観点からも好ましい。すなわち、角部１１で剥離が発生し、角部１１に最も近い溝部１３まで剥離が進展すると、剥離した領域と未剥離の領域の境界線における応力が最大となる。そして、この状態で剥離のトリガとなる水分の急激な膨張が発生すると、境界線において、さらに剥離が発生する可能性がある。しかし、このような２度目の剥離が発生した場合でも、該２度目の剥離の進展は、次に角部１１に近い溝部１３が形成された領域までで留めることができる。このように、各角部１１において、それぞれ複数列の溝部１３を形成することで、剥離が複数回発生した場合であっても、剥離の進展を抑制することができる。例えば、本実施の形態のように、各角部１１に５列の溝部１３をそれぞれ形成した場合、剥離が中央部１２まで進展することを、ほぼ確実に防止することができる。
　このように、本実施の形態によれば、各角部１１において、それぞれ複数列の溝部１３を形成することで、剥離が中央部１２まで進展することを、防止ないしは抑制することができるので、中央部１２には、溝部１３を形成していない。詳しくは、チップ搭載領域１０ｄの中央部１２には、第１溝１３ａ、第２溝１３ｂ、第３溝１３ｃおよび第４溝１３ｄのそれぞれは、形成されていない。既に説明したように、チップ搭載領域１０ｄに溝部１３を形成することは、ダイボンド材２の剥離の抑制、および剥離進展の抑制の観点からは有効である。しかし、溝部１３を形成すると、溝部１３内にダイボンド材２を埋め込むこととなる。このため、ダイボンド材２の配置量が増大し、チップ搭載領域１０ｄ内における、ダイボンド材２の配置量を均等にすることが難しくなる。そこで、本実施の形態のように、中央部１２には、溝部１３を形成しないことで、ダイボンド材２の総量を低減することで、チップ搭載領域１０ｄ内において、ダイボンド材２を均等に配置し易くなる。
　また、本実施の形態では、チップ搭載領域１０ｄ内において、各溝部１３が交差しないように配置されている。詳しくは、複数列の第１溝１３ａ、複数列の第２溝１３ｂ、複数例の第３溝１３ｃおよび複数列の第４溝１３ｄのそれぞれは、チップ搭載領域１０ｄ内において、互いに交差しないように配置されている。前記したように、溝部１３を形成した場合、剥離の進展は溝部１３に沿って進むので、チップ搭載領域１０ｄ内において、各溝部１３が交差しないように配置することにより、複数の溝部１３に亘って剥離が進展することを防止することができる。また、ダイボンド材２を溝部１３内に埋め込む際に、ボイドの発生を抑制する観点からは、ダイボンド材２の埋め込み経路を複数の経路に分岐させないことが好ましい。本実施の形態では、チップ搭載領域１０ｄ内において、各溝部１３が交差しないように配置されているので、ダイボンド材２の埋め込み経路が分岐せず、ボイドの発生を抑制することができる点でも好ましい。
　また、図７に示すように、本実施の形態のダイパッド１０の上面１０ａには、チップ搭載領域１０ｄの周囲に、チップ搭載領域１０ｄの各辺に沿った環状の平面形状を成す溝部（溝、第５溝）１４が形成されている。溝部１４は、チップ搭載領域１０ｄの周囲を取り囲むように、環状（枠状）に形成されている。半導体装置１の放熱性を向上させる観点からは、ダイボンド材２の配置量を少なくして、半導体チップ３の下面３ｂとダイパッド１０の上面１０ａの距離を短くすることが好ましい。また、各溝部１３内にダイボンド材２を確実に埋め込むためには、チップ搭載領域１０ｄ内における、ダイボンド材２の配置量を均等にすることが重要である。そこで、本実施の形態のように、チップ搭載領域１０ｄの周囲にこれを取り囲む環状の溝部１４を形成することにより、ダイボンド材２がチップ搭載領域１０ｄの周囲に広がって、溝部１３内の一部にダイボンド材２が埋め込まれていない領域が生じることを防止することができる。また、ダイボンド材２をチップ搭載領域１０ｄ全体に確実に広げることができる。溝部１４が、ダイパッド１０の上面１０ａにおけるダイボンド材２の拡散を抑制するダム部として機能するからである。
　また、本実施の形態では、各溝部１３の両端は、溝部１４と接続されている。言い換えれば、第１溝１３ａ、第２溝１３ｂ、第３溝１３ｃおよび第４溝１３ｄのそれぞれの両端は、溝部１４と連結されている。このように、溝部１３の両端を溝部１４と連結することにより、図７に示すように、ダイパッド１０の上面１０ａを各溝部１３と溝部１４とで囲まれた領域に区画することができる。このため、剥離の進展は、各溝部１３と溝部１４とで囲まれた領域内に留めることができるので、より確実に剥離の進展を抑制することができる。
　以上説明したように、本実施の形態の半導体装置１は、両端がチップ搭載領域１０ｄの外側まで延在する溝部１３を形成することにより、チップ搭載領域１０ｄの各角部１１に発生する応力（面方向の応力；ずり応力）の値を低減することができる。また、各溝部１３を、溝部１３が配置される角部１１を結ぶ対角線に対して交差する方向に沿って形成することにより、ダイボンド材２と半導体チップ３あるいはダイパッド１０が剥離した場合でも剥離の進展を小さい範囲内に留めることができる。特に、本実施の形態のようにダイパッド１０の下面１０ｂ（図８参照）が、封止樹脂６の下面６ｂにおいて、封止樹脂６から露出している半導体装置１では、剥離のトリガとなる水分が外部から侵入し易いため、剥離の発生、あるいは剥離の進展を抑制することができる本実施の形態で説明した技術を適用すると、効果的に抑制することができる。
　また、図８に示すように、溝部１３および溝部１４は、ダイパッド１０の上面１０ａから下面１０ｂに向かって形成されているが、下面１０ｂは貫通せず、ダイパッド１０の上面１０ａと下面１０ｂの間（略中間）まで形成されている。言い換えれば、第１溝１３ａ、第２溝１３ｂ、第３溝１３ｃ（図７参照）および第４溝１３ｄ（図７参照）のそれぞれの溝深さは、前記ダイパッドの厚さよりも浅い。例えば、本実施の形態では、ダイパッド１０の厚さ、１５０μｍに対し、約７５μｍの溝深さの溝部１３を形成している。このように各溝部１３が、ダイパッド１０を貫通しないように形成することにより、半導体装置１の製造工程において、ダイボンド材２がダイパッド１０の下面側から漏れてしまうことを防止することができる。
　＜半導体装置の製造方法＞
　次に、本実施の形態における半導体装置１の製造工程について、説明する。本実施の形態における半導体装置１は、以下で説明する組立てフローに沿って製造される。各工程の詳細については、図９～図２３を用いて、以下に説明する。
　１．リードフレーム準備工程；
　図９は、リードフレーム準備工程で準備するリードフレームを示す平面図、図１０は、図９のＤ部の拡大平面図である。
　まず、リードフレーム準備工程として、図９に示すようなリードフレーム３０を準備する。本実施の形態で使用するリードフレーム３０には、枠部（枠体）３０ｂの内側に複数のデバイス領域３０ａが形成されており、本実施の形態では、４つのデバイス領域３０ａを備えている。リードフレームは、金属から成り、本実施の形態では、例えば、銅（Ｃｕ）から成る。詳しくは、前記したように銅（Ｃｕ）から成る基材の表面に、例えばニッケル（Ｎｉ）からなるめっき膜が形成されている。
　各デバイス領域３０ａは、図９の部分拡大図である図１０に示すように、デバイス領域３０ａの中央部に形成されたダイパッド１０と、ダイパッド１０の周囲に配置された複数のリード４が形成されている。本工程で準備するリードフレーム３０では、ダイパッド１０、および複数のリード４は、それぞれ枠部３０ｂに連結され、一体に形成されている。詳しくは、ダイパッド１０には、ダイパッド１０および枠部３０ｂと一体に形成され、これらを連結する複数（本実施の形態では４本）の吊りリード７が接続され、吊りリード７により支持されている。また、複数のリード４には、複数のリード４および枠部３０ｂと一体に形成され、これらを連結するタイバー（ダムバー）８が連結され、タイバー８により支持されている。なお、複数の吊りリード７には、前記したようにダイパッド１０をオフセット配置（ダウンセット配置）するための傾斜部７ａが既に形成されている。つまり、ダイパッド１０の上面１０ａは複数のリード４の上面よりも低い位置に配置されている。また、本実施の形態では、複数の吊りリード７は、四角形の平面形状から成るダイパッド１０の各角部に接続されている。
　また、図１０に示すように、ダイパッド１０の上面１０ａには、平面形状が四角形から成るチップ搭載領域１０ｄが配置されている。また、上面１０ａには、前記＜ダイパッドの詳細構造＞で説明した複数の溝部１３および環状の溝部１４が形成されている。なお、複数の溝部（溝）１３および環状の溝部（溝）１４の詳細な構造については、前記＜ダイパッドの詳細構造＞で既に説明した通りであるため、重複する説明は省略する。
　図９および図１０に示すリードフレーム３０は、例えば、以下のように形成することができる。
　まず、銅（Ｃｕ）からなる薄板を用意してエッチング加工、あるいはプレス加工により図１０に示す所定のパターンでダイパッド１０、吊りリード７、リード４およびタイバー８を形成する。
　次に図１０に示すように、ダイパッド１０の上面１０ａに複数の溝部１３および環状の溝部１４を形成する（溝部形成工程）。溝部１３、１４は、例えば、溝部１３、１４を形成する位置に貫通孔が形成されたマスク（図示は省略）をダイパッドの上面１０ａ側に当接させて、エッチングにより形成することができる。ここで、本実施の形態では、溝部１３、１４はダイパッド１０を貫通させないように形成するので、エッチングにより形成される溝部１３、１４がダイパッド１０の下面側まで到達する前にエッチング処理を終了する、所謂、ハーフエッチング加工により形成する。なお、本実施の形態では、前記したように溝部１３、１４の溝深さがダイパッド１０の厚さの約半分程度となるように形成しているが、溝部１３、１４の溝深さはこれに限定されない。半導体装置１の製造工程において、ダイパッド１０の破損を防止することが可能な範囲で深く（例えば半分よりも深く）形成することが好ましい。
　次に、ダイパッド１０の上面１０ａの位置をリード４の上面位置からオフセット（本実施の形態ではダウンセット）させる（オフセット工程）。このオフセット工程では、例えば、ポンチ（図示は省略）とダイ（図示は省略）を用いて吊りリード７の一部に曲げ加工を施して傾斜部７ａを形成する。なお、前記した溝部形成工程は、オフセット工程の前に行った方が、マスク（エッチングマスク）を配置し易いため、本実施の形態では、溝部形成工程の後でオフセット工程を行っている。ただし、溝部形成工程の前にオフセット工程を行うこともできる。この場合、溝部１３、１４の形成前にオフセット工程を行うことで、オフセット加工時のダイパッド１０の損傷を抑制することができる。
　２．ダイボンディング工程；
　図１１は、図１０に示すダイパッド上に、ボンディングペーストを配置した状態を示す拡大平面図、図１２は、図１１のＥ－Ｅ線に沿った拡大断面図である。また、図１３は、図１２に示すチップ搭載領域に向かって半導体チップを押しつけた状態を示す拡大断面図である。また、図１４は、図１１に示すチップ搭載領域上に半導体チップを搭載し、ボンディングペーストがチップ搭載領域全体に広がった状態を示す拡大平面図、図１５は図１４のＦ－Ｆ線に沿った拡大断面図である。
　次に、ダイボンディング工程として、図１４および図１５に示すように半導体チップ３を、ダイパッド１０のチップ搭載領域１０ｄにダイボンド材２を介して搭載する。本実施の形態では、図１５に示すように、半導体チップ３の下面３ｂ（複数の電極パッド３ｃ（図１４参照）が形成された上面３ａの反対側の面）をダイパッド１０の上面１０ａと対向させた状態で搭載する、所謂フェイスアップ実装方式で搭載する。
　一般に、半導体チップをダイパッド上に接着固定する接着材として、ペースト状（液状）の接着材と、テープ状（シート状）の接着材がある。ペースト状（流動性と（例えば水よりも）高い粘性を有した状態）の接着材を用いる場合には、ダイパッド上に予め接着材（ボンディングペースト）を配置（塗布）しておき、半導体チップを搭載する際に半導体チップで押し付けることにより、接着材を押し広げて接着する。その後、接着材を硬化させて半導体チップを固定する。一方、テープ状の接着材を用いる場合には、基材の両面に接着層（粘着層）が形成されたテープの一方の接着層を予め半導体チップの搭載面に貼り付けておき、他方の接着層をダイパッドのチップ搭載領域に貼り付けることにより接着する。このテープ状の接着材を用いた場合にも接着後にテープ状の接着材を硬化させて半導体チップ３を固定する。
　本実施の形態では、ダイパッド１０のチップ搭載領域１０ｄに溝部１３が形成されているので、上記２種類の接着材のうち、溝部１３に容易に埋め込むことができるペースト状の接着材であるボンディングペースト２ａを用いている。溝部１３と接着材（ダイボンド材２）の間に隙間が生じると、前記したように、溝部１３内に水分が溜る原因となるからである。以下、ボンディングペースト２ａを用いた本実施の形態のダイボンディング工程について説明する。
　まず、図１１および図１２に示すように、ダイパッド１０のチップ搭載領域１０ｄにボンディングペースト２ａを配置（塗布）する。ボンディングペースト２ａは、例えば、エポキシ系の熱硬化性樹脂から成る。また、本実施の形態では、放熱性を向上させる観点から、熱硬化性樹脂中に、銀（Ａｇ）などから成る金属粒子を含有させている。
　また、本実施の形態では、チップ搭載領域１０ｄ内の全体に、ボンディングペースト２ａを略均等に広げる観点から、図１１に示すように、チップ搭載領域１０ｄの複数箇所にボンディングペースト２ａを配置している。図１１では、チップ搭載領域１０ｄの中央部１２、各角部１１、および各角部１１の間、の合計９箇所に、それぞれボンディングペースト２ａを配置している。ボンディングペースト２ａの配置方法は、特に限定されないが、本実施の形態では、ボンディングペースト２ａの塗布量および塗布位置を精度よく制御することができるディスペンス法（図示しないノズルから、ダイパッド１０上にボンディングペースト２ａを吐出する方法）を用いている。
　次に、図１３に示すように、半導体チップ３の下面（主面、第２主面）３ｂをチップ搭載領域１０ｄの上面１０ａに向かって押し付ける。これにより、複数の溝部１３のそれぞれに、ボンディングペースト２ａを埋め込むことができる。そして、さらに半導体チップ３の下面３ｂをチップ搭載領域１０ｄの上面１０ａに向かって押し込むと、図１５に示すように、ボンディングペースト２ａは溝部１３に埋め込まれながらチップ搭載領域１０ｄ全体に広がる。これにより、半導体チップ３の下面３ｂは、ボンディングペースト２ａに覆われる。
　ここで、本実施の形態では、図１４に示すように、溝部１３の両端をチップ搭載領域１０ｄの外側まで延在させているので、半導体チップ３を押し込むことにより、ボンディングペースト２ａは、溝部１３内の空気をチップ搭載領域１０ｄの外側に押し出しながら埋め込まれる。このため、ダイボンディング工程において、溝部１３内のボイドの発生（残留）を防止ないしは抑制することができる。つまり、ボイド内に水分が溜ることを抑制できるので、半導体装置１を図４に示す実装基板２０に実装する際のリフロー工程での水分の急激な膨張を抑制することができる。したがって、剥離発生のトリガを低減することができる。
　また、本実施の形態では、チップ搭載領域１０ｄ内において、各溝部１３が交差しないように配置されている。詳しくは、複数列の第１溝１３ａ、複数列の第２溝１３ｂ、複数例の第３溝１３ｃおよび複数列の第４溝１３ｄのそれぞれは、チップ搭載領域１０ｄ内において、互いに交差しないように配置されている。言い換えれば、ボンディングペースト２ａの埋め込み経路は分岐しておらず、溝部１３に埋め込まれたボンディングペースト２ａは、溝部１３に沿ってチップ搭載領域１０ｄの外側に向かって順次押し出される。このため、ダイボンディング工程において、ボイドの発生をより確実に抑制することができる。
　また、放熱性を向上させる観点からは、半導体チップ３の下面３ｂとダイパッド１０の上面１０ａの距離を短くすることが好ましい。本実施の形態のようにダイボンド材２（ボンディングペースト２ａ）中に金属粒子を含有させた場合には、金属粒子を含まないダイボンド材よりも熱伝導特性が向上するが、この場合であっても、半導体チップ３の下面３ｂとダイパッド１０の上面１０ａの距離を短くすることで、さらに熱伝導特性が向上する。そして、半導体チップ３の下面３ｂとダイパッド１０の上面１０ａの距離を短くする観点からは、下面３ｂと上面１０ａの間のダイボンド材２（ボンディングペースト２ａ）の配置量を少なくすることが好ましい。本実施の形態では、半導体チップ３の下面３ｂとダイパッド１０の上面１０ａの距離は、溝部１３の溝深さよりも短い。例えば、前記したように、溝部１３の溝深さが約７５μｍであるのに対して、半導体チップ３の下面３ｂとダイパッド１０の上面１０ａの距離は約１０μｍ～２０μｍとしている。このように、下面３ｂと上面１０ａの間のダイボンド材２（ボンディングペースト２ａ）の配置量を少なくすることで、放熱性を向上させることができる。
　ところが、単に、ダイボンド材２（ボンディングペースト２ａ）の配置量を少なくすると、チップ搭載領域１０ｄの一部にダイボンド材２（ボンディングペースト２ａ）が広がらず、接着不良の原因となる場合がある。つまり、チップ搭載領域１０ｄ内における、ダイボンド材２（ボンディングペースト２ａ）の配置量が均等にならない場合がある。
　そこで、本実施の形態のダイパッド１０の上面１０ａには、チップ搭載領域１０ｄの周囲に、チップ搭載領域１０ｄの各辺に沿った環状の平面形状を成す溝部（溝、第５溝）１４が形成されている。溝部１４は、チップ搭載領域１０ｄの周囲を取り囲むように、環状（枠状）に形成されている。これにより、ダイボンド材２がチップ搭載領域１０ｄの周囲に広がって、溝部１３内の一部にダイボンド材２が埋め込まれていない領域が生じることを防止することができる。また、ダイボンド材２をチップ搭載領域１０ｄ全体に確実に広げることができる。溝部１４が、ダイパッド１０の上面１０ａにおけるダイボンド材２の拡散を抑制するダム部として機能するからである。
　また、溝部１３や溝部１４が、ダイパッド１０を貫通するように形成されたスリットとなっている場合、半導体チップ３で押しつけると、ボンディングペースト２ａの一部がスリットからダイパッド１０の下面１０ｂ側に漏れてしまうこととなる。このため、ボンディングペースト２ａの量が不足して接着不良となる場合がある。
　そこで、本実施の形態では、図１５に示すように、溝部１３および溝部１４は、下面１０ｂは貫通せず、ダイパッド１０の上面１０ａと下面１０ｂの間（中間）まで形成されている。言い換えれば、第１溝１３ａ、第２溝１３ｂ、第３溝１３ｃ（図１４参照）および第４溝１３ｄ（図１４参照）のそれぞれの溝深さは、前記ダイパッドの厚さよりも浅い。例えば、本実施の形態では、ダイパッド１０の厚さ、１５０μｍに対し、約７５μｍの溝深さの溝部１３を形成している。このように各溝部１３が、ダイパッド１０を貫通しないように形成することにより、ダイボンディング工程において、ダイボンド材２がダイパッド１０の下面側から漏れてしまうことを防止することができる。このため、半導体チップ３により押しつけてもボンディングペースト２ａは、ダイパッド１０の下面１０ｂ側に漏れず、チップ搭載領域１０ｄ全体に広げることができる。
　次に、図１４および図１５に示すように、ボンディングペースト２ａを硬化させてダイボンド材２とする。本実施の形態では、ボンディングペースト２ａが熱硬化性樹脂を含んでいるので、リードフレーム３０に加熱処理（例えば１００℃～１５０℃程度）を施し、ボンディングペースト２ａを硬化させる。
　３．ワイヤボンディング工程；
　図１６は、図１４に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図、図１７は、図１６のＧ－Ｇ線に沿った拡大断面図である。
　次に、ワイヤボンディング工程として、図１６および図１７に示すように、半導体チップ３の複数の電極パッド３ｃと複数のリード４とを、複数のワイヤ（導電性部材）５を介して、それぞれ電気的に接続する。
　本工程では、例えば、凹部が形成されたヒートステージ（図示は省略）を準備し、ダイパッド１０が凹部に位置するように、半導体チップ３が搭載されたリードフレーム３０をヒートステージに配置する。そして、半導体チップ３の電極パッド３ｃとリード４とを、ワイヤ５を介して電気的に接続する。ここで、本実施の形態では、キャピラリ（図示は省略）を介してワイヤ５を供給し、超音波と熱圧着を併用してワイヤ５を接合する、所謂、ネイルヘッドボンディング方式によりワイヤ５を接続している。
　なお、本実施の形態で使用する温度は、例えば、１７０～２３０℃である。また、前記したように、リード４の一部（ボンディング領域）にはめっき膜が形成されており、ワイヤ５の一部は、このめっき膜を介してリード４と電気的に接続されている。
　また、ワイヤ５は金属からなり、本実施の形態では、例えば金（Ａｕ）からなる。そのため、上記したように、半導体チップ３の電極パッド３ｃの表面に金（Ａｕ）を形成しておくことで、ワイヤ５と電極パッド３ｃとの密着性を向上できる。
　また、本実施の形態では、半導体チップ３の電極パッド３ｃにワイヤの一部を接続した後、ワイヤ５の他部をリード４におけるボンディング接続領域（リード４の上面において、めっき膜が形成された部分）に接続する、所謂、正ボンディング方式によりワイヤを接続している。
　４．モールド工程；
　図１８は、図１７に示すリードフレームを成形金型でクランプし、封止樹脂を形成した状態を示す拡大断面図である。また、図１９は、各デバイス領域に封止樹脂が形成されたリードフレームの全体構造を示す平面図である。
　次に、モールド工程として、図１８に示すように、封止樹脂（封止体）６を形成し、半導体チップ３、複数のワイヤ５、およびダイパッド１０を封止する。本実施の形態では、ダイパッド１０の下面１０ｂが封止樹脂６から露出するように、封止樹脂６を形成し、ダイパッド１０の上面１０ａ側を封止する。
　本工程では、まず、図１８に示すように、金型面（第１金型面）３６ａ、およびこの金型面３６ａに形成されたキャビティ（凹部）３６ｂを有する上型（第１金型）３６と、上型３６の金型面３６ａに対向する金型面（第２金型面）３７ａ、およびこの金型面３７ａに形成されたキャビティ（凹部）３７ｂを有する下型（第２金型）３７とを備えた成形金型３５を準備する。そして、半導体チップ３が上型３６のキャビティ３６ｂ内、かつダイパッド１０が下型３７のキャビティ３７ｂ内にそれぞれ位置するように、ワイヤボンディング工程を施したリードフレーム３０を成形金型３５の内部（上型３６と下型３７との間）に配置する。ここで、本実施の形態では、ダイパッド１０の下面１０ｂを、封止樹脂６から露出させるため、下面１０ｂは、下型３７のキャビティ３７ｂの底面に当接させている。
　次に、リードフレーム３０を上型３６と下型３７とでクランプする。このとき、リードフレーム３０をクランプする際には、リードフレーム３０に形成された複数のリード４の一部をクランプしている。そして、リード４の一部（インナリード４ａ）はキャビティ３６ｂ、３７ｂ内に配置され、リード４の他部（アウタリード４ｂ）は、キャビティ３６ｂ、３７ｂの外側で、成形金型３５により、クランプされる。
　次に、リードフレーム３０を上型３６と下型３７とでクランプした状態で、上型３６のキャビティ３６ｂおよび下型３７のキャビティ３７ｂを重ね合わせて形成される空間内に封止用樹脂を供給し、半導体チップ３、複数のワイヤ５、複数のリード４の一部（インナリード４ａ）、およびダイパッド１０の上面１０ａをこの封止用樹脂で封止する。
　そして、供給された封止用樹脂を熱硬化することで、封止樹脂６を形成する。ここで、本実施の形態における封止用樹脂は、熱硬化性のエポキシ系樹脂であり、複数のフィラー（シリカ）を含有している。また、本実施の形態における成形金型３５の温度は、例えば約１８０℃である。
　次に、熱硬化工程を施した後、成形金型内からリードフレーム３０を取り出すことで、図１９に示すように、各デバイス領域３０ａに封止樹脂６が形成されたリードフレーム３０を取得する。
　次に、成形金型３５から取り出したリードフレーム３０をベーク炉（図示は省略）に搬送し、再びリードフレーム３０を熱処理する。この理由は、上記の封止工程における熱硬化工程では、キャビティ３６ｂ、３７ｂ内に供給された樹脂を硬化してはいるものの、樹脂が完全に硬化しきっていない状態である。これは、次に成形金型３５に搬送される次のリードフレーム３０に対して、いち早く封止工程を施すためである。そのため、本実施の形態では、封止用樹脂の硬化工程を、２回に分けて、ベーク炉を用いた熱処理により、封止樹脂６を、完全に硬化させる。なお、ベーク炉では、例えば１５０℃の熱雰囲気中に封止樹脂６が形成されたリードフレーム３０を配置し、３時間程度、熱を加えている。
　５．タイバーカット工程；
　図２０は、図１９に示すリードフレームのタイバーを切断した状態を示す拡大平面図である。
　次に、図７に示すタイバーカット工程として、図２０に示すように、複数のリード４のうちの隣り合うリード４間を接続するタイバー８を切断する。なお、本実施の形態では、図示しない切断刃（金型、パンチ）を用いてタイバー８の一部を切断除去する。
　６．バリ取り工程；
　次に、バリ取り工程として、前記したモールド工程で形成された樹脂バリ（図示は省略）を除去する。樹脂バリの除去方法としては、例えば、レーザ照射による除去、高圧洗浄液の吹き付けによる除去、あるいはこれらの組み合わせなどを用いることができる。
　７．めっき工程；
　図２１は、封止樹脂から導出される複数のリードの表面に、外装めっき膜を形成した状態を示す拡大断面図である。
　つぎに、めっき工程として、封止樹脂６から導出される複数のリード４（アウタリード４ｂ）の表面に外装めっき膜４ｃを形成する。本実施の形態では、ダイパッド１０の下面１０ｂ側が、封止樹脂６の下面６ｂから露出しており、ダイパッド１０の下面１０ｂ側にも外装めっき膜１０ｃを形成する。
　本工程では、被めっき加工物であるリードフレーム３０を、めっき液（図示は省略）が入っためっき槽（図示は省略）内に配置して、例えば、電解めっき法により外装めっき膜４ｃ、１０ｃを一括して形成する。
　本実施形態の外装めっき膜４ｃ、１０ｃは、Ｐｂ（鉛）を実質的に含まない、所謂、鉛フリー半田からなり、例えばＳｎ（錫）のみ、Ｓｎ（錫）－Ｂｉ（ビスマス）、またはＳｎ（錫）－Ａｇ（銀）－Ｃｕ（Ｃｕ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。
　このため、本めっき工程で使用するめっき液には、例えばＳｎ２＋や、Ｂｉ３＋などの金属塩が含まれている。なお、本実施の形態では、鉛フリー半田めっきの例としてＳｎ－Ｂｉの合金化金属めっきを用いているが、ＢｉをＣｕやＡｇなどの金属に置き換えることができる。
　８．マーキング工程；
　次に、マーキング工程として、半導体装置を識別する識別記号などをマーキングする。本実施の形態では、例えば、図２１に示す封止樹脂６の上面６ａにレーザを照射することにより、識別記号をマーキングする。
　９．リード成形工程；
　図２２は、外装めっき膜を形成した複数のリードを、リードフレームの枠部から切断し、成形した状態を示す拡大平面図である。
　次に、リード成形工程として、リードフレーム３０の枠部３０ｂに連結された複数のリード４の連結部を切断した後、リード４に曲げ加工を施して成形する。
　本工程では、まず、枠部３０ｂにそれぞれ連結されて一体化している複数のリード４を連結部で切断し、それぞれ独立した部材とする（リードカット工程）。本リードカット工程では、リードフレーム３０の下面側にダイ（支持部材；図示は省略）、上面側にパンチ（切断刃；図示は省略）をそれぞれ配置してプレスすることでリード４を切断する。このようにプレス加工により切断されたリード４の端部は、図３に示すように、略平坦な切断面を有し、切断面において、リード４の基材が外装めっき膜４ｃから露出する。本工程により、複数のリード４は、それぞれが分離した独立部材となる。
　次に、切断された複数のリード４に曲げ加工を施して成形する（曲げ加工工程）。本実施の形態では、例えば、図３に示すようにアウタリード４ｂをガルウィング状に成形する。
　次に、図３に示すようにリード４（アウタリード４ｂ）の先端を切断し、リード４の長さを短くする（リード先端カット工程）。このリード先端カット工程は、リードカット工程と同様に、リードフレーム３０の下面側にダイ（支持部材；図示は省略）、上面側にパンチ（切断刃；図示は省略）をそれぞれ配置してプレスすることでリード４を切断する。
　１０．個片化工程；
　図２３は、リードフレームの複数のデバイス領域において、複数の吊りリードをそれぞれ切断し、半導体装置を個片化した状態を示す平面図である。
　次に、個片化工程として、図２２に示すように、枠部３０ｂに連結されている吊りリード７を切断し、図２３に示すようにデバイス領域３０ａ毎に個片化して複数の半導体装置１を取得する。吊りリード７を切断する手段は、前記したリードカット工程と同様に、リードフレーム３０の下面側にダイ（支持部材；図示は省略）、上面側にパンチ（切断刃；図示は省略）をそれぞれ配置してプレスすることで吊りリード７を切断する。
　以上の各工程により、図１～図３に示す半導体装置１が完成する。
　その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図４に示す実装基板２０に実装する。
　（実施の形態２）
　前記実施の形態１では、半導体装置の一例として、ダイパッド上に１個の半導体チップが搭載された半導体装置について説明した。本実施の形態では、大きさの異なる複数の半導体チップが１つのダイパッド上に搭載された半導体装置に適用した場合の実施態様について説明する。なお、本実施の形態では、前記実施の形態との相違点を中心に説明し、重複する説明は省略する。
　図２４は、図５に示す半導体装置に対する変形例である本実施の形態の半導体装置を示す平面図、図２５は、図２４のＨ－Ｈ線に沿った断面図である。また、図２６は、図７に示す半導体装置に対する変形例である本実施の形態の半導体装置を示す拡大平面図である。
　図２４～図２６に示す本実施の形態の半導体装置４０と、前記実施の形態１で説明した半導体装置１の相違点は、ダイパッド１０上に複数の半導体チップが搭載されている点である。すなわち、半導体装置４０では、ダイパッド１０上に、半導体チップ３と、半導体チップ４１（例えば２つの半導体チップ４１）が搭載されている。
　このように複数の半導体チップを１つのパッケージ内に搭載する例として、ＳＩＰ（System in Package）型の半導体装置がある。例えば、本実施の形態では、半導体チップ４１には、言語、あるいは画像などのデータを記憶しておくメモリ回路が形成されている。つまり、半導体チップ４１はメモリチップである。一方、半導体チップ３には、半導体チップ４１に形成されたメモリ回路を制御する制御回路などが形成されている。そして、半導体チップ３、４１を電気的に接続することにより、システムを構成する、所謂、ＳＩＰ型の半導体装置である。ＳＩＰ型の半導体装置は、例えば、制御回路が形成された制御用半導体装置とメモリ回路が形成されたメモリ用の半導体装置をそれぞれ独立したパッケージとする場合よりも、実装面積を小さくすることができるというメリットがある。
　半導体チップ４１は、平面形状が半導体チップ３の上面３ａよりも小さい四角形から成る上面（主面、表面）４１ａ、および上面４１ａとは反対側の下面（裏面）４１ｂ（図２５参照）を有している。を有している。例えば、本実施の形態では、上面４１ａおよび下面４１ｂは、図２４に示すように半導体チップ３の上面３ａよりも面積が小さい長方形を成す。
　また、半導体チップ４１の上面４１ａには、複数の電極パッド（ボンディングパッド）４１ｃが形成されており、本実施の形態では、複数の電極パッド４１ｃが上面４１ａの長辺に沿って形成されている。
　また、図示は省略するが、半導体チップ４１の主面（詳しくは、半導体チップ４１の基材の上面に設けられた半導体素子形成領域）には、半導体素子（回路素子、本実施の形態ではメモリ回路素子）が形成されており、複数の電極パッド４１ｃは、半導体チップ４１の内部（詳しくは、上面４１ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。
　また、半導体チップ４１は、ダイパッド１０のチップ搭載領域１０ｅにダイボンド材４２を介して搭載されている。詳しくは、図２５に示すように、下面４１ｂが、ダイパッド１０の上面１０ａと対向するように搭載する、フェイスアップ実装方式により搭載している。なお、ダイボンド材４２は、半導体チップ３を搭載するダイボンド材２と同様に、半導体チップ４１をダイボンディングする際の接着材であって、本実施の形態では、例えば、エポキシ系の熱硬化性樹脂に、銀（Ａｇ）などから成る金属粒子を含有させたダイボンド材を用いている。
　また、図２４に示すように、ダイパッド１０の周囲には、例えば、ダイパッド１０と同じ銅（Ｃｕ）からなる複数のリード４が配置されている。そして、半導体チップ４１の上面４１ａに形成された複数の電極パッド４１ｃの一部は、封止樹脂６の内部に位置する複数のリード４（インナリード４ａ）と、複数のワイヤ（導電性部材）５を介してそれぞれ電気的に接続されている。また、半導体チップ３の複数の電極パッド３ｃの一部は、封止樹脂６の内部に位置する複数のリード４（インナリード４ａ）と、複数のワイヤ（導電性部材）５を介してそれぞれ電気的に接続されている。また、半導体チップ３の複数の電極パッド３ｃの他の一部は、半導体チップ４１の複数の電極パッド４１ｃの他の一部とワイヤ（導電性部材）５を介して電気的に接続されている。つまり、半導体チップ３と半導体チップ４１は、複数のワイヤ５を介して電気的に接続され、それぞれ半導体装置４０の外部接続端子である複数のリード４と、ワイヤ５を介して電気的に接続されている。
　ここで、図２６に示すように、半導体装置４０の半導体チップ３を搭載するチップ搭載領域１０ｄには、前記実施の形態１で説明した半導体装置１と同様に、溝部１３が形成されている。なお、溝部１３の詳細な構造、好ましい態様および、各態様の効果については、前記実施の形態１と同様であるので、省略する。一方、半導体チップ４１を搭載するチップ搭載領域１０ｅには、溝部（溝）は形成されていない。
　これは、半導体チップ４１の外形寸法が、半導体チップ３の外形寸法よりも小さいからである。前記実施の形態で説明したように、本願発明者の検討によれば、ダイボンド材２の剥離は、チップ搭載領域１０ｄの角部１１において発生する応力の値を低減することにより、防止ないしは抑制することができる。そして角部１１で発生する応力の値は半導体チップ３の外形サイズ、すなわちチップ搭載領域１０ｄのサイズが小さくなれば、これに伴って低減する。例えば、本実施の形態では、半導体チップ４１の外形サイズ（言い換えればチップ搭載領域１０ｅのサイズ）は、半導体チップ３の外形サイズ（言い換えればチップ搭載領域１０ｄのサイズ）の半分以下である。したがって、チップ搭載領域１０ｅのサイズが十分に小さいため、ダイボンド材４２は、ダイボンド材２と比較して剥離し難い。つまり、本実施の形態では、外形サイズの異なる複数の半導体チップ３、４１がダイパッド１０上に搭載されている場合、特に、剥離し易い、半導体チップ３を搭載するチップ搭載領域１０ｄに、溝部１３を形成している。一方、半導体チップ４１を搭載するチップ搭載領域１０ｅは、外形サイズが十分に小さく、剥離が発生し難いので、溝部１３は形成されていない。
　また、チップ搭載領域１０ｄの周囲には、前記実施の形態で説明した溝部１４が形成されている。一方、チップ搭載領域１０ｄの隣に位置するチップ搭載領域１０ｅの周囲には、溝部１４が形成されていない。これは、チップ搭載領域１０ｅの平面サイズがチップ搭載領域１０ｄよりも小さいので、チップ搭載領域１０ｅの周囲に、溝部１４を形成しなくても、ダイボンド材４２をチップ搭載領域１０ｅ全体（中央部および各角部）に略均一に広げやすいためである。
　なお、本実施の形態の変形例として、平面サイズが略同等の複数の半導体チップを搭載する実施態様も考えられる。この場合には、各半導体チップを搭載するチップ搭載領域のそれぞれに、溝部１３を形成することが好ましい。また、この場合、各チップ搭載領域の周囲に、溝部１４を形成することが好ましい。
　さらには、平面サイズが大小異なる複数の半導体チップを搭載する場合において、ダイパッドの外形サイズが大きければ、上記したように、外形サイズが大きい半導体チップが搭載されるチップ搭載領域にのみ溝部１３，１４を形成するのではなく、外形サイズが小さい半導体チップが搭載されるチップ搭載領域にも溝部１３、１４を形成してもよい。これにより、使用するダイパッド１０の外形サイズは、外形サイズが大きい半導体チップが搭載されるチップ搭載領域にのみ溝部１３，１４を形成したダイパッド（図２６参照）に比べて大きくなるものの、外形サイズが小さい半導体チップの剥離をより確実に抑制することができ、半導体装置の信頼性を向上できる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　例えば、前記実施の形態１および前記実施の形態２では、ダイパッド１０の下面１０ｂが、封止樹脂６の下面６ｂにおいて、封止樹脂６から露出するダイパッド露出型（タブ露出型）の半導体装置について説明した。しかし、図６に対する変形例である図２７に示す半導体装置４５のように、ダイパッド１０の下面１０ｂが封止樹脂６から露出せず、封止樹脂６に封止された、ダイパッド内蔵型（タブ内蔵型）の半導体装置に適用することもできる。
　図２７に示す半導体装置４５は、図６に示す半導体装置１と比較すると、ダイパッド１０が封止樹脂６で封止されているので、外部からの水分の侵入量は少ない。しかし、前記実施の形態１で説明したように、例えば、封止樹脂６の内部などに水分が残留している場合、あるいはリード４と封止樹脂６との界面から水分が侵入する場合があり、ダイボンド材２が剥離すると、剥離により形成された隙間内に水分が溜り、ダイパッド１０の腐食などの原因となる。したがって、チップ搭載領域１０ｄに前記実施の形態１で説明した溝部（溝）１３を形成することにより、剥離の抑制、あるいは剥離の進展の抑制をすることで、ダイパッド１０の腐食による信頼性の低下を抑制することができる。
　また、例えば、前記実施の形態１および前記実施の形態２では、半導体装置のパッケージの一例として、ＱＦＰ型の半導体装置を取り上げて説明したが、パッケージ形態は、ＱＦＰに限定されない。例えば、封止樹脂の下面および側面から複数の外部端子が露出するＱＦＮ（Quad Flat Non-Leaded Package）や、封止樹脂が長方形の平面形状を成し、その長辺側から外部端子が露出する、ＳＯＰ（Small Outline Package）や、ＳＯＮ（Small Outline Non-Leaded Package）などに適用することができる。
　本発明は、半導体装置を製造する製造業に幅広く利用することができる。
１　半導体装置
２　ダイボンド材（接着材）
２ａ　ボンディングペースト（接着材）
３　半導体チップ
３ａ　上面（主面、表面）
３ｂ　下面（主面、裏面）
３ｃ　電極パッド（ボンディングパッド）
４　リード
４ａ　インナリード
４ｂ　アウタリード
４ｃ　外装めっき膜
５　ワイヤ（導電性部材）
６　封止樹脂（封止体）
６ａ　上面
６ｂ　下面
６ｃ　側面
７　吊りリード
７ａ　傾斜部
８　タイバー（ダムバー）
１０　ダイパッド（チップ搭載部）
１０ａ　上面（チップ搭載面）
１０ｂ　下面
１０ｃ　外装めっき膜
１０ｄ　チップ搭載領域
１０ｅ　チップ搭載領域
１１　角部
１１ａ　第１角部
１１ｂ　第２角部
１１ｃ　第３角部
１１ｄ　第４角部
１２　中央部
１３　溝部（溝）
１３ａ　第１溝
１３ｂ　第２溝
１３ｃ　第３溝
１３ｄ　第４溝
１４　溝部（溝）
２０　実装基板
２２　半田材（接合材）
２３　端子
３０　リードフレーム
３０ａ　デバイス領域
３０ｂ　枠部
３５　成形金型
３６　上型
３６ａ　金型面
３６ｂ　キャビティ
３７　下型
３７ａ　金型面
３７ｂ　キャビティ
４０　半導体装置
４１　半導体チップ
４１ａ　上面（主面、表面）
４１ｂ　下面（主面、裏面）
４１ｃ　電極パッド（ボンディングパッド）
４２　ダイボンド材（接着材）
４５　　半導体装置
１００　半導体装置
１０１　ダイパッド
１０２　中央部
１０２　半導体装置
１０３　ダイパッド
１０４　溝部
１０５　非溝領域

Claims (20)

  1. 　平面形状が四角形から成る上面、前記上面に設けられ、かつ平面形状が四角形から成るチップ搭載領域、前記チップ搭載領域の第１角部に形成された第１溝、平面視において前記チップ搭載領域の２つの対角線が交差する中央部を介して前記第１角部と対向する第２角部に形成された第２溝、平面視において前記１角部と前記第２角部との間に位置する第３角部に形成された第３溝、平面視において前記チップ搭載領域の前記中央部を介して前記第３角部と対向する第４角部に形成された第４溝、および前記上面とは反対側の下面を有するダイパッドと、
    　平面形状が四角形から成る第１主面、前記第１主面に形成された複数の電極パッド、および前記第１主面とは反対側の第２主面を有し、かつ平面視において前記ダイパッドの外形サイズよりも小さい外形サイズから成り、かつ前記ダイパッドの前記チップ搭載領域にダイボンド材を介して搭載された半導体チップと、
    　前記ダイパッドの周囲に配置された複数のリードと、
    　前記半導体チップの前記複数の電極パッドと前記複数のリードとを、それぞれ電気的に接続する複数の導電性部材と、
    　前記半導体チップ、前記複数の導電性部材、および前記ダイパッドを封止する封止体と、
    　を含み、
    　前記第１溝および前記第２溝のそれぞれは、平面視において、前記チップ搭載領域の前記第１角部と前記第２角部を結ぶ第１対角線と交差する第１方向に沿って形成されており、
    　前記第３溝および前記第４溝のそれぞれは、平面視において、前記第１対角線と交差する前記チップ搭載領域の第２対角線と交差する第２方向に沿って形成されており、
    　前記第１溝、前記第２溝、前記第３溝および前記第４溝のそれぞれは、平面視において、前記半導体チップと重なる領域から前記半導体チップと重ならない領域に亘って形成されており、
    　前記半導体チップの線膨張係数は、前記ダイパッドの線膨張係数とは異なり、
    　前記ダイボンド材は、前記チップ搭載領域の前記中央部、前記第１角部、前記第２角部、前記第３角部および前記第４角部に配置されていることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記第１溝は、前記チップ搭載領域の前記第１角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第２溝は、前記チップ搭載領域の前記第２角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第３溝は、前記チップ搭載領域の前記第３角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第４溝は、前記チップ搭載領域の前記第４角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されていることを特徴とする半導体装置。
  3. 　請求項２において、
    　前記チップ搭載領域の前記中央部には、前記第１、第２、第３および第４溝のそれぞれは、形成されていないことを特徴とする半導体装置。
  4. 　請求項３において、
    　複数列の前記第１溝、複数列の前記第２溝、複数例の前記第３溝および複数列の前記第４溝のそれぞれは、前記チップ搭載領域内において、互いに交差しないように配置されていることを特徴とする半導体装置。
  5. 　請求項２において、
    　前記ダイパッドの前記上面には、前記チップ搭載領域の周囲に、前記チップ搭載領域の各辺に沿った環状の平面形状を成す第５溝が形成されていることを特徴とする半導体装置。
  6. 　請求項５において
    　前記第１、第２、第３および第４溝のそれぞれの両端は、前記第５溝と連結されていることを特徴とする半導体装置。
  7. 　請求項２において、
    　前記ダイパッドの前記下面は、前記封止体から露出していることを特徴とする半導体装置。
  8. 　請求項２において
    　前記第１、第２、第３および第４溝のそれぞれの溝深さは、前記ダイパッドの厚さよりも浅いことを特徴とする半導体装置。
  9. 　平面形状が四角形から成る上面、前記上面に設けられ、かつ平面形状が四角形から成る第１チップ搭載領域、前記上面において前記第１チップ搭載領域の隣に設けられ、かつ平面形状が前記第１チップ搭載領域よりも小さい四角形から成る第２チップ搭載領域、前記第１チップ搭載領域の第１角部に形成された第１溝、平面視において前記第１チップ搭載領域の２つの対角線が交差する第１中央部を介して前記第１角部と対向する第２角部に形成された第２溝、平面視において前記１角部と前記第２角部との間に位置する第３角部に形成された第３溝、平面視において前記第１チップ搭載領域の前記第１中央部を介して前記第３角部と対向する第４角部に形成された第４溝、前記第２チップ搭載領域の第５角部、平面視において前記第２チップ搭載領域の２つの対角線が交差する第２中央部を介して前記第５角部と対向する第６角部、平面視において前記５角部と前記第６角部との間に位置する第７角部、平面視において前記第２チップ搭載領域の前記第２中央部を介して前記第７角部と対向する第８角部、および前記上面とは反対側の下面を有するダイパッドと、
    　平面形状が四角形から成る第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第２主面を有し、かつ平面視において前記ダイパッドの外形サイズよりも小さい外形サイズから成り、かつ前記ダイパッドの前記第１チップ搭載領域に第１ダイボンド材を介して搭載された第１半導体チップと、
    　平面形状が前記第１半導体チップの前記第１主面よりも小さい四角形から成る第３主面、前記第３主面に形成された複数の第２電極パッド、および前記第３主面とは反対側の第４主面を有し、かつ前記ダイパッドの前記第２チップ搭載領域に第２ダイボンド材を介して搭載された第２半導体チップと、
    　前記ダイパッドの周囲に配置された複数のリードと、
    　前記第１半導体チップの前記複数の第１電極パッド、および前記第２半導体チップの前記複数の第２電極パッドと前記複数のリードとを、それぞれ電気的に接続する複数の導電性部材と、
    　前記第１半導体チップ、前記第２半導体チップ、前記複数の導電性部材、および前記ダイパッドを封止する封止体と、
    　を含み、
    　前記第１溝および前記第２溝のそれぞれは、平面視において、前記第１チップ搭載領域の前記第１角部と前記第２角部を結ぶ第１対角線と交差する第１方向に沿って形成されており、
    　前記第３溝および前記第４溝のそれぞれは、平面視において、前記第１対角線と交差する前記第１チップ搭載領域の第２対角線と交差する第２方向に沿って形成されており、
    　前記第１溝、前記第２溝、前記第３溝および前記第４溝のそれぞれは、平面視において、前記第１半導体チップと重なる領域から前記第１半導体チップと重ならない領域に亘って形成されており、
    　前記第１半導体チップは、前記ダイパッドとは、線膨張係数が異なり、
    　前記第１ダイボンド材は、前記第１チップ搭載領域の前記第１中央部、前記第１角部、前記第２角部、前記第３角部および前記第４角部に配置され、
    　前記第２ダイボンド材は、前記第２チップ搭載領域の前記第２中央部、前記第５角部、前記第６角部、前記第７角部および前記第８角部に配置されていることを特徴とする半導体装置。
  10. 　請求項９において、
    　前記第２チップ搭載領域内には、溝は形成されていないことを特徴とする半導体装置。
  11. 　請求項１０において、
    　前記第１溝は、前記第１チップ搭載領域の前記第１角部から前記第１チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第２溝は、前記第１チップ搭載領域の前記第２角部から前記第１チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第３溝は、前記第１チップ搭載領域の前記第３角部から前記第１チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第４溝は、前記第１チップ搭載領域の前記第４角部から前記第１チップ搭載領域の前記中央部に向かって、複数列に亘って形成されていることを特徴とする半導体装置。
  12. 　以下の工程を含むことを特徴とする半導体装置の製造方法：
    　（ａ）平面形状が四角形から成る上面、前記上面に形成され、かつ平面形状が四角形から成るチップ搭載領域、および前記上面とは反対側の下面を有するダイパッドと、前記ダイパッドの周囲に配置された複数のリードと、を有するリードフレームを準備する工程；
    　（ｂ）平面形状が四角形から成る第１主面、前記第１主面に形成された複数の電極パッド、および前記第１主面とは反対側の第２主面を有し、かつ平面視において前記ダイパッドの外形サイズよりも小さい外形サイズから成る半導体チップを、前記ダイパッドの前記チップ搭載領域にダイボンド材を介して搭載する工程；
    　（ｃ）前記半導体チップの前記複数の電極パッドと前記複数のリードとを、複数の導電性部材を介して、それぞれ電気的に接続する工程；
    　（ｄ）前記半導体チップ、前記複数の導電性部材、および前記ダイパッドを封止する工程；
    　ここで、
    　前記（ａ）工程で準備する前記リードフレームの前記チップ搭載領域には、前記チップ搭載領域の第１角部に形成された第１溝、平面視において前記チップ搭載領域の２つの対角線が交差する中央部を介して前記第１角部と対向する第２角部に形成された第２溝、平面視において前記１角部と前記第２角部との間に位置する第３角部に形成された第３溝、および平面視において前記チップ搭載領域の前記中央部を介して前記第３角部と対向する第４角部に形成された第４溝、が形成されており、
    　前記第１溝および前記第２溝のそれぞれは、平面視において、前記チップ搭載領域の前記第１角部と前記第２角部を結ぶ第１対角線と交差する第１方向に沿って形成されており、
    　前記第３溝および前記第４溝のそれぞれは、平面視において、前記第１対角線と交差する前記チップ搭載領域の第２対角線と交差する第２方向に沿って形成されており、
    　前記第１溝、前記第２溝、前記第３溝および前記第４溝のそれぞれは、平面視において、前記半導体チップと重なる領域から前記半導体チップと重ならない領域に亘って形成されており、
    　前記半導体チップは、前記ダイパッドとは、線膨張係数が異なり、
    　前記（ｂ）工程で前記半導体チップを搭載する前記ダイボンド材は、前記チップ搭載領域の前記中央部、前記第１角部、前記第２角部、前記第３角部および前記第４角部に配置する。
  13. 　請求項１２において、
    　前記（ｂ）工程には、
    　（ｂ１）前記ダイパッドの前記チップ搭載領域の複数箇所にボンディングペーストを配置する工程、
    　（ｂ２）前記半導体チップの前記第２主面を前記チップ搭載領域の上面に向かって押し付けて、前記第１溝、前記第２溝、前記第３溝および前記第４溝のそれぞれに前記ボンディングペーストを埋め込み、かつ前記チップ搭載領域全体に前記ボンディングペーストを広げる工程、
    　（ｂ３）前記ボンディングペーストを硬化させて前記ダイボンド材とする工程、
    　が含まれていることを特徴とする半導体装置の製造方法。
  14. 　請求項１３において、
    　前記第１溝は、前記チップ搭載領域の前記第１角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第２溝は、前記チップ搭載領域の前記第２角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第３溝は、前記チップ搭載領域の前記第３角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されており、
    　前記第４溝は、前記チップ搭載領域の前記第４角部から前記チップ搭載領域の前記中央部に向かって、複数列に亘って形成されていることを特徴とする半導体装置の製造方法。
  15. 　請求項１４において、
    　前記チップ搭載領域の前記中央部には、前記第１、第２、第３および第４溝のそれぞれは、形成されていないことを特徴とする半導体装置の製造方法。
  16. 　請求項１５において、
    　複数列の前記第１溝、複数列の前記第２溝、複数例の前記第３溝および複数列の前記第４溝のそれぞれは、前記チップ搭載領域内において、互いに交差しないように配置されていることを特徴とする半導体装置の製造方法。
  17. 　請求項１４において、
    　前記ダイパッドの前記上面には、前記チップ搭載領域の周囲に、前記チップ搭載領域の各辺に沿った環状の平面形状を成す第５溝が形成されていることを特徴とする半導体装置の製造方法。
  18. 　請求項１７において、
    　前記第１、第２、第３および第４溝のそれぞれの両端は、前記第５溝と連結されていることを特徴とする半導体装置の製造方法。
  19. 　請求項１４において、
    　前記（ｄ）工程では、
    　前記ダイパッドの前記下面が露出するように、封止体を形成し、前記ダイパッドの前記上面側を封止することを特徴とする半導体装置の製造方法。
  20. 　請求項１４において、
    　前記第１、第２、第３および第４溝のそれぞれの溝深さは、前記ダイパッドの厚さよりも浅いことを特徴とする半導体装置の製造方法。
     
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