JP2007134394A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007134394A
JP2007134394A JP2005323556A JP2005323556A JP2007134394A JP 2007134394 A JP2007134394 A JP 2007134394A JP 2005323556 A JP2005323556 A JP 2005323556A JP 2005323556 A JP2005323556 A JP 2005323556A JP 2007134394 A JP2007134394 A JP 2007134394A
Authority
JP
Japan
Prior art keywords
die bonding
groove
bonding region
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005323556A
Other languages
English (en)
Other versions
JP4738983B2 (ja
Inventor
Sadamasa Fujii
貞雅 藤井
Tsunemori Yamaguchi
恒守 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2005323556A priority Critical patent/JP4738983B2/ja
Publication of JP2007134394A publication Critical patent/JP2007134394A/ja
Application granted granted Critical
Publication of JP4738983B2 publication Critical patent/JP4738983B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

【課題】 ダイボンディング材にクラックが生じて半導体チップがアイランドから剥離することを防止することが可能な半導体装置を提供すること。
【解決手段】 半導体チップと、半導体チップがダイボンディング材を介してダイボンディングされたアイランドとを備えた半導体装置であって、アイランドは、半導体チップがダイボンディングされるダイボンディング領域を有し、ダイボンディング領域の外周部には、ダイボンディング領域の外周の少なくとも一部に沿った溝が、ダイボンディング領域の各角の近傍を通るように形成され、ダイボンディング材は、半導体チップの裏面の全域とダイボンディング領域との間に介在していることを特徴とする半導体装置。
【選択図】 図１

Description

この発明は、半導体装置に関する。
従来から、ＬＳＩ等の半導体チップを備えた半導体装置のなかには、アイランドに半導体チップがダイボンディング材を介してダイボンディングされ、この半導体チップの表面（上面）に形成された電極とアイランド周辺に配置されたリード端子とがワイヤで電気的に接続された半導体装置が存在する。このような半導体装置について、図９（ａ）〜（ｃ）を用いて説明する。
図９（ａ）は、従来の半導体装置の一例を模式的に示す縦断面図である。
図９（ａ）に示すように、半導体装置１００は、表面に複数の電極１０１ａが形成された半導体チップ１０１、半導体チップ１０１がダイボンディング材（例えば半田）１０５を介してダイボンディングされているアイランド１０２、複数本のリード端子１０３、電極１０１ａとリード端子１０３とを電気的に接続するワイヤ１０４、及び、これらを封止する樹脂パッケージ部１０９を備えている。
図９（ａ）に示した半導体装置１００においては、アイランド１０２や樹脂パッケージ部１０９等の熱膨張係数が互いに異なるため、実装時や使用時に、熱応力や温度サイクルによる収縮応力が生じ、アイランド１０２や樹脂パッケージ部１０９に厚さ方向に反る力が加わる場合があった。
その結果、ダイボンディング材１０５が薄い場合には、図９（ｂ）に示すように、ダイボンディング材１０５に、半導体チップ１０１の裏面１０１ｂと平行な平面状のクラックＣが生じることがあった。このようなクラックＣは、先ず、厚さ方向に反る力が加わり易いダイボンディング材１０５の角（半導体チップ１０１の裏面１０１ｂの角の下側）を起点として発生し、その後、熱応力や温度サイクルによる収縮応力によって漸次内側に進出する。従って、一旦、クラックＣが生じると、半導体チップ１０１の裏面１０１ｂの全域に広がってしまい、半導体チップ１０１がアイランド１０２から剥離するおそれがあった。
一方、ダイボンディング材１０５を厚くした場合、半導体チップ１０１がダイボンディング材１０５に沈み込み易くなるため、ダイボンディング材１０５の厚さを均一にすることが難しくなる。従って、図９（ｃ）に示すように、半導体チップ１０１をダイボンディングするときに、半導体チップ１０１が傾いてしまうおそれがあった。半導体チップ１０１が傾くと、ワイヤ１０４のボンディングを正確に行うことが困難になり、ワイヤ１０４と電極１０１ａ又はリード端子１０３との接続信頼性が低下したり、隣り合うワイヤ１０４同士が接触して短絡したりするおそれがあった。
また、従来の半導体装置としては、例えば、半導体チップの裏面の面積より開口面積が小さな凹部がアイランドに形成され、その凹部内にのみ充填されたダイボンディング材を介して、半導体チップがアイランドにダイボンディングされた半導体装置が存在する（例えば、特許文献１参照）。この半導体装置の一例について、図１０（ａ）、（ｂ）を用いて説明する。
図１０（ａ）は、従来の半導体装置の他の一例を模式的に示す縦断面図であり、（ｂ）は、その部分平面透視図である。
図１０（ａ）に示すように、半導体装置１１０は、表面に複数の電極１１１ａが形成された半導体チップ１１１、半導体チップ１１１がダイボンディング材１１５を介してダイボンディングされているアイランド１１２、複数本のリード端子１１３、電極１１１ａとリード端子１１３とを電気的に接続するワイヤ１１４、及び、これらを封止する樹脂パッケージ部１１９を備えている。
アイランド１１２には、凹部１１６が形成されていて、ダイボンディング材１１５は、凹部１１６内にのみ充填されている。図１０（ｂ）に示すように、凹部１１６の平面視形状は矩形であり、凹部１１６の開口面積は、半導体チップ１１１の裏面１１１ｂの面積より小さい。
半導体装置１１０によれば、凹部１１６が形成されていない箇所において、半導体チップ１１１とアイランド１１２とが直接接触することになるため（図１０（ａ）参照）、半導体チップ１１１をダイボンディングするときに、半導体チップ１１１に傾きが生じることはない。
また、従来の半導体装置としては、例えば、アイランドの両面に複数の凹部が形成され、そのアイランドにダイボンディング材を介して半導体チップがダイボンディングされた半導体装置が存在する（例えば、特許文献２参照）。この半導体装置の一例について、図１１（ａ）、（ｂ）を用いて説明する。
図１１（ａ）は、従来の半導体装置のさらに他の一例を模式的に示す縦断面図であり、（ｂ）は、その部分平面透視図である。
図１１（ａ）に示すように、半導体装置１２０は、表面に複数の電極１２１ａが形成された半導体チップ１２１、半導体チップ１２１がダイボンディング材１２５を介してダイボンディングされているアイランド１２２、複数本のリード端子１２３、電極１２１ａとリード端子１２３とを電気的に接続するワイヤ１２４、及び、これらを封止する樹脂パッケージ部１２９を備えている。
図１１（ｂ）に示すように、アイランド１２２の表面（半導体チップ１２１と対向する面）には、規則的に配列された複数の凹部１２６が形成され、アイランド１２２の裏面にも、凹部１２６と互いに重ならないように、複数の凹部１２７が形成されている。凹部１２６、１２７は、図１１（ａ）に示すように、半球状を有している。
半導体装置１２０によれば、アイランド１２２に複数の凹部１２６が形成されているため、半導体チップ１２１とアイランド１２２との接合面積を広く確保することができる。
特開２０００−２６９４０２号公報 特開２０００−２６９４０１号公報
しかしながら、図１０に示した半導体装置１１０では、ダイボンディング材１１５が、半導体チップ１１１の裏面１１１ｂの一部と凹部１１６との間にのみ介在していて、凹部１１６が形成されていない部分と半導体チップ１１１の裏面１１１ｂとの間には、ダイボンディング材１１５が介在していないため、半導体チップ１１１とアイランド１１２との接合面積が少ない。従って、熱応力や温度サイクルによる収縮応力が生じた場合には、ダイボンディング材１１５にクラックが発生したり、半導体チップ１１１がダイボンディング材１１５から剥離したりするという問題があった。特に、ダイボンディング材１１５は、アイランド１１２に形成された凹部１１６内にのみ充填されるため、ダイボンディング材１１５の厚さを確保することが困難であり、クラックや剥離が生じ易いという問題があった。
また、図１１に示した半導体装置１２０では、アイランド１２２に、所定間隔をあけて規則的に、平面視円形状を有する複数の凹部１２６が形成され、凹部１２６が形成されていない部分が平面視正格子状を呈して連続している。従って、温度変化による膨張や収縮がアイランド１２２に生じた場合、その膨張や収縮は、アイランド１２２の内側から、凹部１２６が形成されていない部分を介して、アイランド１２２の外周側へ伝わるため、アイランド１２２では外周側に近いほど厚さ方向に反る力が強く加わってしまう。その結果、半導体装置１２０では、図９に示した半導体装置１１０と同様に、ダイボンディング材１２５の角（半導体チップ１２１の裏面１２１ｂの角の下側）に、厚さ方向に反る力が強く加わることになり、ダイボンディング材１２５の角近傍からクラックが生じてしまう場合があった。
本発明は、上述した課題に鑑みてなされたものであり、その目的は、ダイボンディング材にクラックが生じて半導体チップがアイランドから剥離することを防止することが可能な半導体装置を提供することにある。
上述した課題を解決するために、本発明は、以下のようなものを提供する。
（１） 半導体チップと、
上記半導体チップがダイボンディング材を介してダイボンディングされたアイランドと
を備えた半導体装置であって、
上記アイランドは、上記半導体チップがダイボンディングされるダイボンディング領域を有し、
上記ダイボンディング領域の外周部には、上記ダイボンディング領域の外周の少なくとも一部に沿った溝が、上記ダイボンディング領域の各角の近傍を通るように形成され、
上記ダイボンディング材は、上記半導体チップの裏面の全域と上記ダイボンディング領域との間に介在していることを特徴とする半導体装置。
（１）の発明によれば、ダイボンディング領域の外周部には、上記ダイボンディング領域の外周の少なくとも一部に沿った溝が、上記ダイボンディング領域の各角の近傍を通るように形成されているため、上記ダイボンディング領域の各角の近傍では、上記溝によって上記ダイボンディング領域が内側と外周側とに分割される。従って、温度変化による膨張や収縮がダイボンディング領域の内側から外周側に伝わり難くなり、ダイボンディング領域の角近傍に生じる厚さ方向に反る力が低減されるため、ダイボンディング領域の角近傍上を起点としてダイボンディング材にクラックが生じることを防止することができる。
また、上記溝の直上では、ダイボンディング材の厚さが確保されるため、ダイボンディング領域の角近傍を起点としてダイボンディング材にクラックが生じたとしても、上記溝の直上において、上記クラックが上記ダイボンディング領域の内側へ進出することを食い止めることができる。また、ダイボンディング領域の外周部に形成された溝によって、クラックの進出を食い止めることができるため、ダイボンディング領域の外周部にクラックが生じたとしても、アイランドと半導体チップとの接合面積を広く確保することができる。
さらに、ダイボンディング材は、半導体チップの裏面の全域とダイボンディング領域との間に介在していて、半導体チップとダイボンディング領域との接合面積が広く確保される。
従って、（１）の発明によれば、ダイボンディング領域の角近傍を起点としてダイボンディング材にクラックが生じることを防止することができるとともに、ダイボンディング領域の角近傍を起点としてダイボンディング材にクラックが生じたとしても、溝によって、クラックの進出を食い止めることができるため、半導体チップがアイランドから剥離することを防止することができる。
さらに、本発明は、以下のようなものを提供する。
（２） 上記（１）の半導体装置であって、
上記溝は、上記ダイボンディング領域の外周のうち、少なくとも、向かい合う２辺の夫々に沿って形成されていることを特徴とする。
（２）の発明によれば、溝は、ダイボンディング領域の外周の辺のうち、少なくとも、向かい合う２辺の夫々に沿って形成されているため、当該溝が沿うダイボンディング領域の辺上を起点としたクラックが生じたとしても、当該溝上でクラックの進出を食い止めることができる。
さらに、本発明は、以下のようなものを提供する。
（３） 上記（１）又は（２）の半導体装置であって、
上記溝は、上記ダイボンディング領域の外周の全部に沿う溝であることを特徴とする。
（３）の発明によれば、ダイボンディング領域の外周の全部に沿って溝が形成されているため、ダイボンディング領域の外周側からクラックが生じたとしても、上記溝によって、上記クラックがダイボンディング領域の内側へ進出することを防止することができる。
さらに、本発明は、以下のようなものを提供する。
（４） 上記（１）〜（３）のいずれか１の半導体装置であって、
上記ダイボンディング領域における上記溝より内側には、上記溝に沿う他の溝が形成されていることを特徴とする。
（４）の発明によれば、ダイボンディング領域における溝より内側には、上記溝に沿う他の溝が形成されている。すなわち、ダイボンディング領域には、溝が、ダイボンディング領域の内側方向に間隔をあけて複数形成されている。従って、ダイボンディング領域を多数の領域に分割して厚さ方向に反る力を分散し、クラックの発生を確実に防止することができる。
また、外周側に形成された溝の直上にクラックが生じたとしても、内側の他の溝上で、クラックが内側へ進出すること食い止めることができる。
さらに、本発明は、以下のようなものを提供する。
（５） 上記（１）〜（４）のいずれか１の半導体装置であって、
上記ダイボンディング領域の中央部には、凹部が形成されていることを特徴とする。
（５）の発明によれば、ダイボンディング領域の中央部には、凹部が形成されているため、中央部では、ダイボンディング材の厚さが確保されている。従って、半導体チップとアイランドとを強固に接合することが可能である。
本発明の半導体装置によれば、ダイボンディング材にクラックが生じて半導体チップがアイランドから剥離することを防止することができる。
［第１実施形態］
図１（ａ）は、第１実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置１０は、半導体チップ１１、アイランド１２、リード端子１３、ワイヤ１４、吊りリード１８、及び、樹脂パッケージ部１９を備えている。
図１（ａ）に示すように、半導体装置１０は、表面に複数の電極１１ａが形成された半導体チップ１１を備えている。半導体チップ１１としては、種々のものを用いることが可能であり、その具体的な機能や内部の回路構成は、特に限定されるものではない。アイランド１２の略中央に位置するダイボンディング領域１７には、その外周部に溝１６が形成されていて、半導体チップ１１は、ダイボンディング領域１７に半田材１５（ダイボンディング材）を介してダイボンディングされている。なお、ダイボンディング領域１７は、半導体チップ１１の裏面１１ｂと正対する領域（図１（ｂ）では、二点鎖線により示す領域）である。
なお、本発明において、ダイボンディング領域の外周部とは、ダイボンディング領域の中心位置からの距離が、ダイボンディング領域の中心位置からダイボンディング領域の外周までの距離の１／２を超える部分をいう。一方、ダイボンディング領域の中央部とは、ダイボンディング領域の中心位置からの距離が、ダイボンディング領域の中心位置からダイボンディング領域の外周までの距離の１／２以内の部分をいう。
図１（ｂ）に示すように、溝１６は、平面視環形状を有しており、ダイボンディング領域１７の外周部にダイボンディング領域１７の外周１７ａの全部に沿うように形成されていて、ダイボンディング領域１７の各角１７ｂの近傍を通っている。ダイボンディング領域１７は、溝１６によって、溝１６よりも外側の第１の領域１７ｃと溝１６よりも内側の第２の領域１７ｄとに分割されていて、溝１６には、半田材１５が入り込んでいる。溝１６は、エッチングにより形成されたものであり、断面視Ｕ字形状を有する。溝１６の深さは、アイランド１２の厚さの１／２程度であり、溝１６の幅は、アイランド１２の厚さと略同じである。また、ダイボンディング領域１７の外周１７ａから溝１６までの距離は、アイランド１２の厚さと略同じである。
本発明において、ダイボンディング領域の角の近傍とは、ダイボンディング領域の角からの距離が、該角と隣り合う他の角までの距離の１／５以内にあるダイボンディング領域の部分をいう。
図１（ａ）に示すように、半田材１５は、半導体チップ１１の裏面１１ｂの全域とダイボンディング領域１７との間に介在している。従って、溝１６の直上では、半田材１５が厚くなっていて、第１の領域１７ｃと第２の領域１７ｄとの直上では、半田材１５が薄くなっている。
アイランド１２の周辺には、複数のリード端子１３が配置されている。リード端子１３は、半導体チップ１１の表面に形成された電極１１ａと電気的に接続されている。半導体装置１０には、リード端子１３の一部のみを露出させて半導体チップ１１等を封止する樹脂パッケージ部１９が形成されている。
第１実施形態に係る半導体装置１０によれば、ダイボンディング領域１７の外周部には、ダイボンディング領域１７の外周１７ａの全部に沿った溝１６が形成されているため、ダイボンディング領域１７の外周部では、溝１６によってダイボンディング領域１７が溝１６よりも外側の第１の領域１７ｃと溝１６よりも内側の第２の領域１７ｄとに分割される。従って、温度変化による膨張や収縮がダイボンディング領域１７の内側から外周側に伝わり難くなり、ダイボンディング領域１７の外周部に生じる厚さ方向に反る力が低減されるため、ダイボンディング領域１７の外周１７ａ上を起点として半田材１５にクラックが生じることを防止することができる。
また、溝１６の直上では、半田材１５の厚さが確保されるため、ダイボンディング領域１７の外周１７ａ上を起点として半田材１５にクラックが生じたとしても、溝１６の直上において、上記クラックがダイボンディング領域１７の内側へ進出することを食い止めることができる。また、ダイボンディング領域１７の外周部に形成された溝１６によって、クラックの進出を食い止めることができるため、ダイボンディング領域１７の外周部にクラックが生じたとしても、アイランド１２と半導体チップ１１との接合面積を広く確保することができる。
さらに、半田材１５は、半導体チップ１１の裏面１１ｂの全域とダイボンディング領域１７との間に介在していて、半導体チップ１１とダイボンディング領域１７との接合面積が広く確保される。
従って、半導体装置１０によれば、ダイボンディング領域１７の外周１７ａ上を起点として半田材１５にクラックが生じることを防止することができるとともに、ダイボンディング領域１７の外周１７ａ上を起点として半田材１５にクラックが生じたとしても、溝１６によって、クラックの進出を食い止めることができるため、半導体チップ１１がアイランド１２から剥離することを防止することができる。
［第２実施形態］
図２（ａ）は、第２実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置２０は、半導体チップ２１、アイランド２２、リード端子２３、ワイヤ２４、吊りリード２８及び樹脂パッケージ部２９を備えている。
図２（ａ）に示すように、アイランド２２の略中央に位置するダイボンディング領域２７には、溝２６ａ、溝２６ｂが形成されていて、半導体チップ２１は、ダイボンディング領域２７に半田材２５を介してダイボンディングされている。
図２（ｂ）に示すように、溝２６ａは、平面視環形状を有しており、ダイボンディング領域２７の外周部にダイボンディング領域２７の外周２７ａの全部に沿うように形成されていて、ダイボンディング領域２７の各角２７ｂの近傍を通っている。ダイボンディング領域２７は、溝２６ａによって、溝２６ａよりも内側の領域と溝２６ａよりも外側の第１の領域２７ｃとに分割されていている。
溝２６ａよりも内側の領域には、平面視環形状を有しており、溝２６ａの全部に沿う溝２６ｂ（他の溝）が形成されている。溝２６ａよりも内側の領域は、この溝２６ｂによって、溝２６ｂよりも外側の第２の領域２７ｄと溝２６ｂよりも内側の第３の領域２７ｅとに分割されていている。溝２６ａ、溝２６ｂは、エッチングにより形成されたものであり、断面視Ｕ字形状を有する。溝２６ａ、溝２６ｂの深さは、アイランド２２の厚さの１／２程度であり、溝２６ａ、溝２６ｂの幅は、アイランド２２の厚さと略同じである。
また、ダイボンディング領域２７の外周２７ａから溝２６ａまでの距離は、アイランド２２の厚さと略同じである。また、溝２６ａと溝２６ｂとの間隔（第２の領域２７ｄの幅）は、アイランド２２の厚さと略同じである。
図２（ａ）に示すように、半田材２５は、半導体チップ２１の裏面２１ｂの全域とダイボンディング領域２７との間に介在している。従って、ダイボンディング領域２７に形成された溝２６ａ、溝２６ｂの直上では、半田材２５が厚くなっている。一方、第１の領域２７ｃ、第２の領域２７ｄ及び第３の領域２７ｅの直上では、半田材２５が薄くなっている。
アイランド２２の周辺には、複数のリード端子２３が配置されている。リード端子２３は、半導体チップ２１の表面に形成された電極２１ａと電気的に接続されている。半導体装置２０には、リード端子２３の一部のみを露出させて半導体チップ２１等を封止する樹脂パッケージ部２９が形成されている。
第２実施形態に係る半導体装置２０によれば、ダイボンディング領域２７における溝２７ａより内側には、溝２６ａに沿う溝２６ｂが形成されている。すなわち、ダイボンディング領域２７には、溝２６ａ、溝２６ｂが、ダイボンディング領域２７の内側方向に間隔をあけて形成されている。従って、ダイボンディング領域２７を多数の領域に分割して厚さ方向に反る力を分散し、クラックの発生を確実に防止することができる。
また、外周側に形成された溝２６ａの直上にクラックが生じたとしても、内側の溝２６ｂ上で、クラックが内側へ進出すること食い止めることができる。
［第３実施形態］
図３（ａ）は、第３実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置３０は、半導体チップ３１、アイランド３２、リード端子３３、ワイヤ３４、吊りリード３８及び樹脂パッケージ部３９を備えている。
図３（ａ）に示すように、アイランド３２の略中央に位置するダイボンディング領域３７には、溝３６ａ、溝３６ｂ及び凹部３７ｇが形成されていて、半導体チップ３１は、ダイボンディング領域３７に半田材３５を介してダイボンディングされている。
図３（ｂ）に示すように、溝３６ａは、平面視環形状を有しており、ダイボンディング領域３７の外周部にダイボンディング領域３７の外周３７ａの全部に沿うように形成されていて、ダイボンディング領域３７の各角３７ｂの近傍を通っている。ダイボンディング領域３７は、溝３６ａによって、溝３６ａよりも内側の領域と溝３６ａよりも外側の第１の領域３７ｃとに分割されていている。
また、溝３６ａよりも内側の領域には、平面視環形状を有しており、溝３６ａの全部に沿う溝３６ｂ（他の溝）が形成されている。溝３６ａよりも内側の領域は、この溝３６ｂによって、溝３６ｂよりも内側の領域と溝３６ｂよりも外側の第２の領域３７ｄとに分割されていている。
溝３６ｂよりも内側の領域は、ダイボンディング領域３７の中心位置３７ｆを含むようにダイボンディング領域３７の中央部に形成された矩形の凹部３７ｇと、凹部３７ｇが形成されていない第３の領域３７ｅとからなる。第３の領域３７ｅは、溝３６ｂと凹部３７ｇとに囲まれた環形状を有しており、その幅は、溝３６ａと同じである。
溝３６ａ、溝３６ｂは、エッチングより形成されたものであり、断面視Ｕ字形状を有する。溝３６ａ、溝３６ｂの深さは、アイランド３２の厚さの１／２程度であり、溝３６ａ、溝３６ｂの幅は、アイランド３２の厚さと略同じである。また、ダイボンディング領域３７の外周３７ａから溝３６ａまでの距離は、アイランド３２の厚さと略同じである。また、溝３６ａと溝３６ｂとの間隔（第２の領域３７ｄの幅）は、アイランド３２の厚さと略同じである。また、溝３６ｂと凹部３７ｇとの間隔（第３の領域３７ｅの幅）は、アイランド３２の厚さと略同じである。
また、凹部３７ｇの開口面積は、ダイボンディング領域３７の２０％程度であり、凹部３７ｇの深さは、アイランド３２の厚さの１／２程度である。
図３（ａ）に示すように、半田材３５は、半導体チップ３１の裏面３１ｂの全域とダイボンディング領域３７との間に介在している。従って、ダイボンディング領域３７に形成された溝３６ａ、３６ｂ及び凹部３７ｇの直上では、半田材３５が厚くなっている。一方、第１の領域３７ｅ、第２の領域３７ｆ及び第３の領域３７ｅの直上では、半田材２５が薄くなっている。
アイランド３２の周辺には、複数のリード端子３３が配置されている。リード端子３３は、半導体チップ３１の表面に形成された電極３１ａと電気的に接続されている。半導体装置３０には、リード端子３３の一部のみを露出させて半導体チップ３１等を封止する樹脂パッケージ部３９が形成されている。
第３実施形態に係る半導体装置３０によれば、ダイボンディング領域３７の中央部には、凹部３７ｇが形成されているため、中央部では、半田材３５の厚さが確保されている。従って、半導体チップ３１とアイランド３２とを強固に接合することが可能である。
本発明において、溝（外周部に形成されている溝及び他の溝）の幅は、特に限定されるものではないが、アイランドの厚さの１／２以上であることが望ましい。溝に幅を持たせることにより、ダイボンディング領域の角上を起点としたクラックが生じたときに、溝の直上において、上記クラックの内側への進出を確実に食い止めることができるからである。
また、本発明において、溝（外周部に形成されている溝及び他の溝）の深さは、アイランドの厚さの１／４〜３／４であることが望ましい。アイランドの強度を確保しつつ、溝直上のダイボンディング材の厚さを確保することができるからである。
本発明において、外周部に形成されている溝よりも内側に形成される他の溝は、ダイボンディング領域の内側方向に所定間隔をあけて複数配置されてもよい。複数配置されていれば、ダイボンディング領域をさらに多数の領域に分割することができ、厚さ方向に反る力を格段に低減することができるとともに、外周側にある他の溝上にまでクラックが生じたとしても、さらにその内側の他の溝上でクラックが内側へ進出することを食い止めることができ、半導体チップの剥離をより確実に防止できるからである。
また、このようにする場合、上記他の溝の数は、特に限定されるものではないが、例えば、半導体チップの底面積が大きい場合には、ダイボンディング領域の内側方向に多数の溝が配置されることが望ましい。半導体チップの底面積が大きくなると、厚さ方向に反る力が大きくなるため、多数の領域に分割することにより、厚さ方向に反る力を効果的に低減することができるからである。
本発明において、ダイボンディング領域の外周から溝（外周部に形成されている溝）までの距離は、特に限定されないが、アイランドの厚さの４倍以下が望ましい。ダイボンディング材にクラックが生じたとしても、より外周側でクラックの進出を食い止めることができるからである。
本発明において、ダイボンディング領域の内側方向に対する溝の間隔（最も外周側に形成されている溝と他の溝との間隔、又は、他の溝同士の間隔）は、特に限定されないが、アイランドの厚さの１／２以上が望ましい。アイランドの強度を充分に確保することができるからである。
［第４実施形態］
図４（ａ）は、第４実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置４０は、半導体チップ４１、アイランド４２、リード端子４３、ワイヤ４４、吊りリード４８及び樹脂パッケージ部４９を備えている。
図４（ａ）に示すように、アイランド４２の略中央に位置するダイボンディング領域４７には、その外周部に２つの溝４６（溝４６ａ１、溝４６ａ２）が形成されていて、半導体チップ４１は、ダイボンディング領域４７に半田材４５を介してダイボンディングされている。
図４（ｂ）に示すように、溝４６ａ１は、平面視直線形状を有しており、ダイボンディング領域４７の角４７ｂ１の近傍から角４７ｂ１と隣り合う角４７ｂ２の近傍までダイボンディング領域４７の辺（外周４７ａ）に沿って形成されている。すなわち、溝４６ａ１は、ダイボンディング領域４７の角４７ｂ１と角４７ｂ２との近傍を通っている。
また、溝４６ａ２は、溝４６ａ１が沿うダイボンディング領域４７の辺に向かい合う辺に沿って溝４６ａ１と同様に形成されている。すなわち、溝４６ａ２は、平面視直線形状を有しており、ダイボンディング領域４７の角４７ｂ３の近傍から角４７ｂ３と隣り合う角４７ｂ４の近傍までダイボンディング領域４７の辺（外周４７ａ）に沿って形成されている。
溝４６が沿うダイボンディング領域４７の外周４７ａ近傍では、ダイボンディング領域４７が、溝４６によって、溝４６よりも外側の第１の領域４７ｃと溝４６よりも内側の第２の領域４７ｄとに分割されていて、溝４６には、半田材４５が入り込んでいる。溝４６は、プレス加工により形成されたものであり、断面視Ｖ字形状を有する。溝４６の深さは、アイランド４２の厚さの１／２程度であり、溝４６の幅は、アイランド４２の厚さと略同じである。また、ダイボンディング領域４７の外周４７ａから溝４６までの距離は、アイランド４２の厚さと略同じである。
図４（ａ）に示すように、半田材４５は、半導体チップ４１の裏面４１ｂの全域とダイボンディング領域４７との間に介在している。従って、ダイボンディング領域４７に形成された溝４６ａの直上では、半田材４５が厚くなっている。一方、溝４６ａが形成されていない第１の領域４７ｃと第２の領域４７ｄの直上では、半田材４５が薄くなっている。
アイランド４２の周辺には、複数のリード端子４３が配置されている。リード端子４３は、半導体チップ４１の表面に形成された電極４１ａと電気的に接続されている。半導体装置４０には、リード端子４３の一部のみを露出させて半導体チップ４１等を封止する樹脂パッケージ部４９が形成されている。
第４実施形態に係る半導体装置４０によれば、溝４６は、ダイボンディング領域４７の外周４７ａの向かい合う２辺の夫々に沿って形成されているため、溝４６が沿うダイボンディング領域４７の辺上を起点としたクラックが生じたとしても、溝４６上でクラックの進出を食い止めることができる。
［第５実施形態］
図５は、第５実施形態に係る半導体装置を模式的に示す部分平面透視図である。
半導体装置５０は、半導体チップ５１、アイランド５２、リード端子５３、ワイヤ５４、吊りリード５８及び樹脂パッケージ部５９を備えている。
図５（ａ）に示すように、アイランド５２の略中央に位置するダイボンディング領域５７には、４つの溝５６（溝５６ａ、溝５６ｂ）が形成されていて、半導体チップ５１は、ダイボンディング領域５７に半田材５５を介してダイボンディングされている。
図５（ｂ）に示すように、溝５６ａは、平面視直線形状を有しており、ダイボンディング領域５７の向かい合う２辺の夫々に沿って形成されていて、溝５６ａの両端部は、ダイボンディング領域５７の角５７ｂの近傍を通っている。なお、溝５６ａの位置、形状等は、図４を用いて説明した溝４６ａと同じであるから、ここでの詳細な説明は省略する。溝５６ａが沿うダイボンディング領域５７の外周５７ａ近傍では、ダイボンディング領域５７が、溝５６ａによって、溝５６ａよりも内側の領域と溝５６ａよりも外側の第１の領域５７ｃとに分割されていている。
また、溝５６ａよりも内側の領域には、溝５６ａに沿う溝５６ｂ（他の溝）が形成されている。溝５６ａよりも内側の領域は、この溝５６ｂによって、溝５６ｂよりも外側の第２の領域５７ｄと溝５６ｂよりも内側の第３の領域５７ｅとに分割されていている。従って、ダイボンディング領域５７を多数の領域に分割して厚さ方向に反る力を分散し、クラックの発生を確実に防止することができる。また、外周側に形成された溝５６ａの直上にクラックが生じたとしても、内側の溝５６ｂ上で、クラックが内側へ進出すること食い止めることができる。
溝５６ａ、溝５６ｂは、プレス加工より形成されたものであり、断面視Ｖ字形状を有する。溝５６ａ、溝５６ｂの深さは、アイランド５２の厚さの１／２程度であり、溝５６ａ、溝５６ｂの幅は、アイランド５２の厚さと略同じである。また、ダイボンディング領域５７の外周５７ａから溝５６ａまでの距離は、アイランド５２の厚さと略同じである。また、溝５６ａと溝５６ｂとの間隔（第２の領域５７ｄの幅）は、アイランド５２の厚さと略同じである。
図５（ａ）に示すように、半田材５５は、半導体チップ５１の裏面５１ｂの全域とダイボンディング領域５７との間に介在している。従って、ダイボンディング領域５７に形成された溝５６ａ、溝５６ｂの直上では、半田材５５が厚くなっている。一方、溝５６が形成されていない第１の領域５７ｃと第２の領域５７ｄの直上では、半田材５５が薄くなっている。
アイランド５２の周辺には、複数のリード端子５３が配置されている。リード端子５３は、半導体チップ５１の表面に形成された電極５１ａと電気的に接続されている。半導体装置５０には、リード端子５３の一部のみを露出させて半導体チップ５１等を封止する樹脂パッケージ部５９が形成されている。
［第６実施形態］
図６（ａ）は、第６実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置６０は、半導体チップ６１、アイランド６２、リード端子６３、ワイヤ６４、吊りリード６８及び樹脂パッケージ部６９を備えている。
図６（ａ）に示すように、アイランド６２の略中央に位置するダイボンディング領域６７には、溝６６（溝６６ａ、溝６６ｂ）が形成されていて、半導体チップ６１は、ダイボンディング領域６７に半田材６５を介してダイボンディングされている。
図６（ｂ）に示すように、溝６６ａは、平面視直線形状を有しており、ダイボンディング領域６７の向かい合う２辺の夫々に沿って形成されていて、溝６６ａの両端部は、ダイボンディング領域６７の角６７ｂの近傍を通っている。なお、溝６６ａの位置、形状等は、図４を用いて説明した溝４６ａと同じであるから、ここでの詳細な説明は省略する。
また、溝６６ｂは、平面視直線形状を有しており、溝６６ａの長手方向に対して直交する方向に長手方向を有するように、ダイボンディング領域６７の向かい合う２辺に沿って形成されていて、溝６６ｂの両端部と溝６６ａとの間には、肉逃げ部６７ｈが設けられている。従って、ダイボンディング領域６７には、溝６６ａと溝６６ｂとにより、ダイボンディング領域６７の略外周６７ａの全部に沿う溝が形成されていることになる。
ダイボンディング領域６７は、溝６６によって、溝６６よりも外側の第１の領域６７ｃと溝６６よりも内側の第２の領域６７ｄとに分割されていて、溝６６には、半田材６５が入り込んでいる。溝６６は、プレス加工により形成されたものであり、断面視Ｖ字形状を有する。溝６６ａ、溝６６ｂの深さは、アイランド６２の厚さの１／２程度であり、溝６６ａ、溝６６ｂの幅は、アイランド６２の厚さと略同じである。また、ダイボンディング領域６７の外周６７ａから溝６６（溝６６ａ又は６６ｂ）までの距離は、アイランド６２の厚さと略同じである。
図６（ａ）に示すように、半田材６５は、半導体チップ６１の裏面６１ｂの全域とダイボンディング領域６７との間に介在している。従って、ダイボンディング領域６７に形成された溝６６ａ、溝６６ｂの直上では、半田材６５が厚くなっている。一方、溝６６が形成されていない第１の領域６７ｃと第２の領域６７ｄの直上では、半田材６５が薄くなっている。
アイランド６２の周辺には、複数のリード端子６３が配置されている。リード端子６３は、半導体チップ６１の表面に形成された電極６１ａと電気的に接続されている。半導体装置６０には、リード端子６３の一部のみを露出させて半導体チップ６１等を封止する樹脂パッケージ部６９が形成されている。
本発明において、外周の全部に沿う溝とは、外周の全部に沿って連続して形成されている溝（例えば、溝１６）のみではなく、連続していない箇所があっても、全体として外周の略全部に沿っている溝をも含む。すなわち、例えば、第６実施形態の溝６６ａ、溝６６ｂのように、プレス加工により形成された溝において、所定箇所又は所定間隔毎に、プレスによる肉逃げ部としての溝が形成されていない箇所があるといったように、一部に連続しない箇所があっても、全体として外周の略全部に沿っている場合には、当該溝も、本発明の外周の全部に沿う溝に含まれる。
［第７実施形態］
図７（ａ）は、第７実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置７０は、半導体チップ７１、アイランド７２、リード端子７３、ワイヤ７４、吊りリード７８及び樹脂パッケージ部７９を備えている。
図７（ａ）に示すように、アイランド７２の略中央に位置するダイボンディング領域７７には、溝７６が形成されていて、半導体チップ７１は、ダイボンディング領域７７に半田材７５を介してダイボンディングされている。
図７（ｂ）に示すように、溝７６は、平面視Ｌ字形状を有しており、Ｌ字形状の各直線部分は、夫々ダイボンディング領域７７の角７７ｂの近傍から、ダイボンディング領域７７の辺（外周７７ａ）に沿うように延びている。
ダイボンディング領域７７の各角７７ｂの近傍では、溝７６によって、ダイボンディング領域７７が、溝７６よりも外側の第１の領域７７ｃと溝７６よりも内側の第２の領域７７ｄとに分割されていて、溝７６には、半田材７５が入り込んでいる。溝７６は、エッチングにより形成されたものであり、断面視Ｕ字形状を有する。溝７６の深さは、アイランド７２の厚さの１／２程度であり、溝７６の幅は、アイランド７２の厚さと略同じである。また、ダイボンディング領域７７の外周７７ａから溝７６までの距離は、アイランド７２の厚さと略同じである。
図７（ａ）に示すように、半田材７５は、半導体チップ７１の裏面７１ｂの全域とダイボンディング領域７７との間に介在している。従って、溝７６の直上では、半田材７５が厚くなっている。一方、溝７６が形成されていない第１の領域７７ｃと第２の領域７７ｄの直上では、半田材７５が薄くなっている。その結果、溝７６の直上では、半田材７５の厚さが確保されるため、ダイボンディング領域７７の角近傍７７ｂを起点として半田材７５にクラックが生じたとしても、溝７６の直上において、上記クラックがダイボンディング領域７７の内側へ進出することを食い止めることができる。
アイランド７２の周辺には、アイランド７２から所定間隔を空けて、複数のリード端子７３が配置されている。リード端子７３は、半導体チップ７１の表面に形成された電極７１ａと電気に接続されている。半導体装置７０には、リード端子７３の一部のみを露出させて半導体チップ７１等を封止する樹脂パッケージ部７９が形成されている。樹脂パッケージ部７９は、例えば、エポキシ樹脂等を含有する樹脂組成物からなるものである。
次に、本発明に係る半導体装置の製造方法について説明する。
ここでは、第１実施形態に係る半導体装置１０の製造方法について説明するが、第２実施形態〜第７実施形態に係る半導体装置においても同様の製造方法を採用することできる。
まず、リードフレーム（図示せず）のアイランド１２に、エッチングにより環形状の溝１６を形成する。エッチングにより溝１６を形成することによって、断面視Ｕ字形状を有する溝１６を形成することができる。なお、溝の形成方法は、エッチングに限定されず、例えば、プレス加工により形成することとしてもよい。
次に、アイランド１２のダイボンディング領域１７に、ペースト状の半田材を塗布し、半導体チップ１１を載置する。このとき、所定量のペースト状の半田材をダイボンディング領域１７の中央部に塗布し、半導体チップ１１を押し付けることにより、半導体チップ１１の裏面１１ｂの全域とダイボンディング領域１７との間に、ペースト状の半田材を均一に広げることができる。
なお、半田材としては、例えば、Ｓｎ−Ｐｂ合金、Ｓｎ−Ｐｂ−Ａｇ合金、Ｓｎ−Ｐｂ−Ｂｉ合金、Ｓｎ−Ｐｂ−Ｉｎ合金、Ｓｎ−Ｐｂ−Ｉｎ−Ｓｂ合金、Ｓｎ−Ａｇ系合金、Ｓｎ−Ｃｕ系合金、Ｓｎ単体金属等の合金を含む半田ペーストを挙げることができる。また、半田ペーストとして、Ｐｂ系高温半田ペースト（８５質量％以上のＰｂを含有するＰｂ−Ｓｎ合金の半田ペースト）を用いることができる。このようなＰｂ系高温半田ペーストとしては、例えば、Ｐｂ−８Ｓｎ−２Ａｇ合金（Ｓｎを８重量％、Ａｇを２重量％含み、残部がＰｂ及び不可避不純物からなる合金）を含む半田ペーストを挙げることができる。また、本発明においては、ダイボンディング材として、例えば、エポキシ樹脂等の樹脂組成物を用いることとしてもよい。
続いて、所定温度で加熱してペースト状の半田材を溶融させることにより、半田材１５を介して半導体チップ１１をダイボンディングする。
次に、半導体チップ１１の表面に形成された電極１１ａと、リードフレームのリード端子１３とを、金線等のワイヤ１４を用いてワイヤボンディングする。続いて、リード端子１３の一部を露出させて半導体チップ１１等を封止するように、エポキシ樹脂等を含有する樹脂組成物で樹脂パッケージ部１９を形成する。その後、リードフレームの所定箇所を切断してリードフレームを分割することにより、半導体装置１０を製造することができる。
本発明において、溝の平面視形状は、特に限定されるものではなく、例えば、図１〜図７を用いて説明したように、環形状、直線形状、Ｌ字形状を挙げることができる。
本発明において、溝は、外周部にあり、各角の近傍を通っていれば、特に限定されるものではないが、近接するダイボンディング領域の辺（外周）に平行であることが望ましい。近接するダイボンディング領域の辺（外周）に平行であれば、より角近傍に溝を形成することができるため、ダイボンディング領域の角上を起点としたクラックが生じたとしても、ダイボンディング領域のより角の近傍上でクラックが内側へ進出するのを食い止めることができるからである。
本発明において、ダイボンディング領域の外周の少なくとも一部に沿った溝の数は、当該溝が各角の近傍を通り、ダイボンディング領域の最も外周側に形成されていれば、特に限定されるものではなく、例えば、第１実施形態〜第３実施形態のように、１つであってもよく、第４実施形態〜第６実施形態のように、２つであってもよく、第７実施形態のように、４つであってもよい。
なお、溝は、外周部にあり、各角の近傍を通っていれば、ダイボンディング領域の辺（外周）に平行でなくともよく、また、ダイボンディング領域の外周を含むように形成されていてもよい。このような溝を有する半導体装置としては、以下のようなものが挙げられる。
図８（ａ）、（ｂ）は、本発明に係る半導体装置の他の一例を模式的に示す部分平面透視図である。
図８（ａ）に示すように、半導体装置８０が備えるアイランド８２には、ダイボンディング領域８７の対角線に直交する直線形状の溝８６が形成されている。また、図８（ｂ）に示すように、半導体装置９０が備えるアイランド９２には、ダイボンディング領域９７の外周９６ａを含むように溝９６が形成されている。このような半導体装置であっても、ダイボンディング領域の角の近傍のダイボンディング材の厚さを確保することによって、ダイボンディング材の角を起点としたクラックを防止することができる。
以上、第１〜第７実施形態に係る半導体装置について説明したが、本発明の半導体装置は、上述した例に限定されるものではなく、本発明の構成を充足する範囲内で、適宜設計変更を行うことが可能である。
本実施形態においては、半導体装置のパッケージ方式がＳＯＰ（Small Out-line Package）である場合について説明したが、本発明において、パッケージ方式としては、特に限定されるものではなく、例えば、ＱＦＰ（Quad Flat Package）、ＱＦＮ（Quad Flat Non-leaded package）、ＱＦＪ（Quad Flat J leaded package）、ＳＯＪ（Small Out-line J leaded package）、ＤＩＰ（Dual In-line Package）、ＳＩＰ（Single In-line Package）等を挙げることができる。
（ａ）は、本発明の第１実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第２実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第３実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第４実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第５実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第６実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第７実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明に係る半導体装置の他の一例を模式的に示す部分平面透視図である。 （ａ）は、従来の半導体装置の一例を模式的に示す縦断面図であり、（ｂ）は、その半導体装置のダイボンディング材にクラックが生じた様子を示す縦断面図であり、（ｃ）は、その半導体装置が備える半導体チップが傾いた様子を示す縦断面図である。 （ａ）は、従来の半導体装置の他の一例を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 （ａ）は、従来の半導体装置のさらに他の一例を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。
符号の説明
１０、２０、３０、４０、５０、６０、７０、８０、９０ 半導体装置
１１、２１、３１、４１、５１、６１、７１ 半導体チップ
１１ａ、２１ａ、３１ａ、４１ａ、５１ａ、６１ａ、７１ａ 電極
１１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、６１ｂ、７１ｂ （半導体チップの）裏面
１２、２２、３２、４２、５２、６２、７２、８２、９２ アイランド
１３、２３、３３、４３、５３、６３、７３ リード端子
１４、２４、３４、４４、５４、６４、７４ ワイヤ
１５、２５、３５、４５、５５、６５、７５ 半田材（ダイボンディング材）
１６、２６（２６ａ、２６ｂ）、３６（３６ａ、３６ｂ）、４６（４６ａ１、４６ａ２）、５６（５６ａ、５６ｂ）、６６（６６ａ、６６ｂ）、７６、８６、９６ 溝
１７、２７、３７、４７、５７、６７、７７、８７、９７ ダイボンディング領域
１７ａ、２７ａ、３７ａ、４７ａ、５７ａ、６７ａ、７７ａ、９７ａ （ダイボンディング領域の）外周
１７ｂ、２７ｂ、３７ｂ、４７ｂ（４７ｂ１、４７ｂ２、４７ｂ３、４７ｂ４）、５７ｂ、６７ｂ、７７ｂ （ダイボンディング領域の）角
１７ｃ、２７ｃ、３７ｃ、４７ｃ、５７ｃ、６７ｃ、７７ｃ 第１の領域
１７ｄ、２７ｄ、３７ｄ、４７ｄ、５７ｄ、６７ｄ、７７ｄ 第２の領域
２７ｅ、３７ｅ、５７ｅ 第３の領域
３７ｆ （ダイボンディング領域の）中心位置
３７ｇ 凹部
３７ｈ 肉逃げ部
１８、２８、３８、４８、５８、６８、７８ 吊りリード
１９、２９、３９、４９、５９、６９、７９ 樹脂パッケージ部

Claims (5)

  1. 半導体チップと、
    前記半導体チップがダイボンディング材を介してダイボンディングされたアイランドと
    を備えた半導体装置であって、
    前記アイランドは、前記半導体チップがダイボンディングされるダイボンディング領域を有し、
    前記ダイボンディング領域の外周部には、前記ダイボンディング領域の外周の少なくとも一部に沿った溝が、前記ダイボンディング領域の各角の近傍を通るように形成され、
    前記ダイボンディング材は、前記半導体チップの裏面の全域と前記ダイボンディング領域との間に介在していることを特徴とする半導体装置。
  2. 前記溝は、前記ダイボンディング領域の外周のうち、少なくとも、向かい合う２辺の夫々に沿って形成されている請求項１に記載の半導体装置。
  3. 前記溝は、前記ダイボンディング領域の外周の全部に沿う溝である請求項１又は２に記載の半導体装置。
  4. 前記ダイボンディング領域における前記溝より内側には、前記溝に沿う他の溝が形成されている請求項１〜３のいずれか１に記載の半導体装置。
  5. 前記ダイボンディング領域の中央部には、凹部が形成されている請求項１〜４のいずれか１に記載の半導体装置。
JP2005323556A 2005-11-08 2005-11-08 半導体装置 Active JP4738983B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005323556A JP4738983B2 (ja) 2005-11-08 2005-11-08 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005323556A JP4738983B2 (ja) 2005-11-08 2005-11-08 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011062978A Division JP2011155286A (ja) 2011-03-22 2011-03-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2007134394A true JP2007134394A (ja) 2007-05-31
JP4738983B2 JP4738983B2 (ja) 2011-08-03

Family

ID=38155831

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005323556A Active JP4738983B2 (ja) 2005-11-08 2005-11-08 半導体装置

Country Status (1)

Country Link
JP (1) JP4738983B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212367A (ja) * 2008-03-05 2009-09-17 Stanley Electric Co Ltd 半導体発光装置
US7979813B2 (en) * 2009-01-15 2011-07-12 Micrel, Inc. Chip-scale package conversion technique for dies
WO2011142006A1 (ja) 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012033756A (ja) * 2010-07-30 2012-02-16 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP2014060211A (ja) * 2012-09-14 2014-04-03 Omron Corp 基板構造、半導体チップの実装方法及びソリッドステートリレー
JP2015026857A (ja) * 2009-09-11 2015-02-05 ローム株式会社 半導体装置およびその製造方法
US9406592B2 (en) 2014-06-10 2016-08-02 Continental Automotive Gmbh Conductor strip with contact areas having cutouts
US10290563B2 (en) 2016-10-19 2019-05-14 Mitsubishi Electric Corporation Semiconductor device including die pad with projections
CN109935673A (zh) * 2017-12-18 2019-06-25 斯坦雷电气株式会社 通用安装基板、用其的半导体发光装置及其制造方法
CN110211940A (zh) * 2018-02-28 2019-09-06 意法半导体公司 用于改善半导体裸片拐角上的粘合剂圆角部的引线框
US10546988B2 (en) 2015-08-10 2020-01-28 Panasonic Intellectual Property Management Co., Ltd. Light emitting device and solder bond structure
FR3094564A1 (fr) * 2019-03-28 2020-10-02 Stmicroelectronics (Grenoble 2) Sas Refroidissement de circuits électroniques

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102415570B1 (ko) 2017-09-11 2022-07-04 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5735359A (en) * 1980-08-12 1982-02-25 Nec Corp Lead frame for semiconductor device
JPS5827934A (ja) * 1981-08-13 1983-02-18 Kawasaki Steel Corp 連続焼鈍による耐食性に優れる軟質ぶりき原板の製造方法
JPS6099547A (ja) * 1983-11-04 1985-06-03 Citizen Watch Co Ltd 熱変形補正装置
JPS6185159A (ja) * 1984-10-03 1986-04-30 Hoshino Bussan Kk 多種の麺を連続切替え製造する方法および装置
JPS6379651A (ja) * 1986-09-22 1988-04-09 大坪　建夫 義歯の製造方法
JPH029449A (ja) * 1988-06-28 1990-01-12 Matsushita Electric Ind Co Ltd 排ガス浄化用触媒体
JPH02105449A (ja) * 1988-10-13 1990-04-18 Nec Corp 半導体装置用リードフレーム
JPH03194958A (ja) * 1989-12-22 1991-08-26 Mitsubishi Electric Corp 集積回路用パッケージ
JPH04154155A (ja) * 1990-10-18 1992-05-27 Canon Inc 半導体装置
JPH11214414A (ja) * 1998-01-23 1999-08-06 Rohm Co Ltd 半導体ｉｃの製造方法
JP2006156437A (ja) * 2004-11-25 2006-06-15 Seiko Epson Corp リードフレーム及び半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5827934U (ja) * 1981-08-13 1983-02-23 日本電気株式会社 半導体装置
JPS6099547U (ja) * 1983-12-14 1985-07-06 熊本日本電気株式会社 半導体装置
JPS6185159U (ja) * 1984-11-08 1986-06-04
JPS6379651U (ja) * 1986-11-12 1988-05-26

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5735359A (en) * 1980-08-12 1982-02-25 Nec Corp Lead frame for semiconductor device
JPS5827934A (ja) * 1981-08-13 1983-02-18 Kawasaki Steel Corp 連続焼鈍による耐食性に優れる軟質ぶりき原板の製造方法
JPS6099547A (ja) * 1983-11-04 1985-06-03 Citizen Watch Co Ltd 熱変形補正装置
JPS6185159A (ja) * 1984-10-03 1986-04-30 Hoshino Bussan Kk 多種の麺を連続切替え製造する方法および装置
JPS6379651A (ja) * 1986-09-22 1988-04-09 大坪　建夫 義歯の製造方法
JPH029449A (ja) * 1988-06-28 1990-01-12 Matsushita Electric Ind Co Ltd 排ガス浄化用触媒体
JPH02105449A (ja) * 1988-10-13 1990-04-18 Nec Corp 半導体装置用リードフレーム
JPH03194958A (ja) * 1989-12-22 1991-08-26 Mitsubishi Electric Corp 集積回路用パッケージ
JPH04154155A (ja) * 1990-10-18 1992-05-27 Canon Inc 半導体装置
JPH11214414A (ja) * 1998-01-23 1999-08-06 Rohm Co Ltd 半導体ｉｃの製造方法
JP2006156437A (ja) * 2004-11-25 2006-06-15 Seiko Epson Corp リードフレーム及び半導体装置

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212367A (ja) * 2008-03-05 2009-09-17 Stanley Electric Co Ltd 半導体発光装置
US7979813B2 (en) * 2009-01-15 2011-07-12 Micrel, Inc. Chip-scale package conversion technique for dies
US9543239B2 (en) 2009-09-11 2017-01-10 Rohm Co., Ltd. Semiconductor device and production method therefor
US9837373B2 (en) 2009-09-11 2017-12-05 Rohm Co., Ltd. Semiconductor device and production method therefor
JP2015026857A (ja) * 2009-09-11 2015-02-05 ローム株式会社 半導体装置およびその製造方法
WO2011142006A1 (ja) 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20130061681A (ko) 2010-05-12 2013-06-11 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US9006871B2 (en) 2010-05-12 2015-04-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9324644B2 (en) 2010-05-12 2016-04-26 Renesas Electronics Corporation Semiconductor device
JP2012033756A (ja) * 2010-07-30 2012-02-16 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP2014060211A (ja) * 2012-09-14 2014-04-03 Omron Corp 基板構造、半導体チップの実装方法及びソリッドステートリレー
US9406592B2 (en) 2014-06-10 2016-08-02 Continental Automotive Gmbh Conductor strip with contact areas having cutouts
DE102014008587B4 (de) 2014-06-10 2022-01-05 Vitesco Technologies GmbH Leistungs-Halbleiterschaltung
US10546988B2 (en) 2015-08-10 2020-01-28 Panasonic Intellectual Property Management Co., Ltd. Light emitting device and solder bond structure
US10290563B2 (en) 2016-10-19 2019-05-14 Mitsubishi Electric Corporation Semiconductor device including die pad with projections
US10658271B2 (en) 2016-10-19 2020-05-19 Mitsubishi Electric Corporation Die pad including projections
JP2019110204A (ja) * 2017-12-18 2019-07-04 スタンレー電気株式会社 半導体発光装置、汎用実装基板、および、それを用いた半導体発光装置の製造方法
CN109935673A (zh) * 2017-12-18 2019-06-25 斯坦雷电气株式会社 通用安装基板、用其的半导体发光装置及其制造方法
JP7064325B2 (ja) 2017-12-18 2022-05-10 スタンレー電気株式会社 半導体発光装置、および、それを用いた半導体発光装置の製造方法
CN109935673B (zh) * 2017-12-18 2024-04-30 斯坦雷电气株式会社 通用安装基板、用其的半导体发光装置及其制造方法
CN110211940A (zh) * 2018-02-28 2019-09-06 意法半导体公司 用于改善半导体裸片拐角上的粘合剂圆角部的引线框
US11664239B2 (en) 2018-02-28 2023-05-30 Stmicroelectronics, Inc. Lead frame for improving adhesive fillets on semiconductor die corners
CN110211940B (zh) * 2018-02-28 2023-06-20 意法半导体公司 用于改善半导体裸片拐角上的粘合剂圆角部的引线框
FR3094564A1 (fr) * 2019-03-28 2020-10-02 Stmicroelectronics (Grenoble 2) Sas Refroidissement de circuits électroniques

Also Published As

Publication number Publication date
JP4738983B2 (ja) 2011-08-03

Similar Documents

Publication Publication Date Title
JP4738983B2 (ja) 半導体装置
US9324644B2 (en) Semiconductor device
JP5959386B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP5634033B2 (ja) 樹脂封止型半導体装置とその製造方法
JP5122835B2 (ja) 半導体装置、リードフレームおよび半導体装置の製造方法
US9666501B2 (en) Semiconductor device including a lead frame
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
US20080246132A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP4860939B2 (ja) 半導体装置
JP2005057067A (ja) 半導体装置およびその製造方法
KR20060121823A (ko) 가역 리드리스 패키지, 및 이를 제조 및 사용하기 위한방법
JP2014220439A (ja) 半導体装置の製造方法および半導体装置
JP2018139263A (ja) 半導体パッケージおよびその製造方法
US20110165729A1 (en) Method of packaging semiconductor device
CN112133694B (zh) 半导体封装和电子系统
JP2011155286A (ja) 半導体装置
US7952198B2 (en) BGA package with leads on chip
US20090206459A1 (en) Quad flat non-leaded package structure
JP2006165411A (ja) 半導体装置およびその製造方法
JP2007134395A (ja) 半導体装置
JP2007096042A (ja) 半導体装置
JP6909630B2 (ja) 半導体装置
JP6500299B2 (ja) リードフレームおよびそれを用いた半導体装置の製造方法
JP2013143445A (ja) 半導体装置の製造方法および半導体装置
JP7033445B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20071004

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071004

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071121

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081023

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110322

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110331

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110421

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110427

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4738983

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250