JP4738983B2 - 半導体装置 - Google Patents
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Description
図9(a)に示すように、半導体装置100は、表面に複数の電極101aが形成された半導体チップ101、半導体チップ101がダイボンディング材(例えば半田)105を介してダイボンディングされているアイランド102、複数本のリード端子103、電極101aとリード端子103とを電気的に接続するワイヤ104、及び、これらを封止する樹脂パッケージ部109を備えている。
図10(a)に示すように、半導体装置110は、表面に複数の電極111aが形成された半導体チップ111、半導体チップ111がダイボンディング材115を介してダイボンディングされているアイランド112、複数本のリード端子113、電極111aとリード端子113とを電気的に接続するワイヤ114、及び、これらを封止する樹脂パッケージ部119を備えている。
アイランド112には、凹部116が形成されていて、ダイボンディング材115は、凹部116内にのみ充填されている。図10(b)に示すように、凹部116の平面視形状は矩形であり、凹部116の開口面積は、半導体チップ111の裏面111bの面積より小さい。
図11(a)に示すように、半導体装置120は、表面に複数の電極121aが形成された半導体チップ121、半導体チップ121がダイボンディング材125を介してダイボンディングされているアイランド122、複数本のリード端子123、電極121aとリード端子123とを電気的に接続するワイヤ124、及び、これらを封止する樹脂パッケージ部129を備えている。
図11(b)に示すように、アイランド122の表面(半導体チップ121と対向する面)には、規則的に配列された複数の凹部126が形成され、アイランド122の裏面にも、凹部126と互いに重ならないように、複数の凹部127が形成されている。凹部126、127は、図11(a)に示すように、半球状を有している。
請求項2記載の発明は、半導体チップと、ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、前記アイランドに形成された溝と、を含み、前記溝が、前記ダイボンディング領域の内側方向に間隔を空けて、2本互いに間隔を空けて形成され、前記ダイボンディング領域の外周と前記2本の溝のうち外側に形成された溝との距離は、前記アイランドの厚さと同じであり、前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。
請求項3の発明は、半導体チップと、ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、前記アイランドに形成された溝と、を含み、前記溝が、前記ダイボンディング領域の内側方向に間隔を空けて、2本互いに間隔を空けて形成され、さらに、前記ダイボンディング領域において前記2本の溝のうちの内側の溝より内側の中央部に凹部が形成されており、前記凹部が、前記ダイボンディング領域の20%程度の開口面積を有しており、前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置である。
請求項5の発明は、前記2本の溝のうちの外側の溝は、前記ダイボンディング領域の外周の全部に沿うように形成されている、請求項1〜4のいずれか一項に記載の半導体装置である。
請求項6の発明は、前記2本の溝のうちの外側の溝は、前記ダイボンディング領域の各角の近傍を通っている、請求項1〜5のいずれか一項に記載の半導体装置である。
請求項7の発明は、前記2本の溝のうちの内側の溝は、当該2本の溝のうちの外側の溝の全部に沿うように形成されている、請求項1〜6のいずれか一項に記載の半導体装置である。
請求項9の発明は、各溝は、それぞれ平面視直線形状を有しており、前記ダイボンディング領域の一つの角の近傍から当該角と隣り合う別の角の近傍まで前記ダイボンディング領域の辺に沿って形成されている、請求項8に記載の半導体装置である。
請求項11の発明は、前記4本の溝は、前記ダイボンディング領域の外周の向かい合う2辺の夫々に沿って形成された2本の外側溝と、前記2本の外側溝にそれぞれ沿って形成された2本の内側溝とを含む、請求項10に記載の半導体装置である。
請求項12の発明は、前記外側溝は、平面視直線形状を有しており、両端部が前記ダイボンディング領域の角の近傍を通っている、請求項11に記載の半導体装置である。
請求項14の発明は、前記4本の溝のうちの2本の第1溝は、前記ダイボンディング領域の外周の向かい合う2辺の夫々に沿って平面視直線形状に形成されていて、両端部が前記ダイボンディング領域の角の近傍を通っている、請求項13に記載の半導体装置である。
請求項15の発明は、前記4本の溝のうちの別の2本の第2溝は、前記第1溝の長手方向に対して直交する方向に長手方向を有するように、前記ダイボンディング領域の外周の向かい合う2辺に沿って平面視直線形状に形成されている、請求項14に記載の半導体装置である。
請求項16の発明は、前記第2溝の両端部と前記第1溝との間に、肉逃げ部が設けられている、請求項15に記載の半導体装置である。
請求項17の発明は、前記4本の溝により、前記ダイボンディング領域の外周の全部に沿う溝が形成されている、請求項13〜16のいずれか一項に記載の半導体装置である。
請求項19の発明は、各溝は、前記ダイボンディング領域の角の近傍から、当該ダイボンディング領域の外周に沿うように延びている、請求項18に記載の半導体装置である。
請求項22の発明は、前記溝の深さは、前記アイランドの厚さの1/4〜3/4である、請求項20または21に記載の半導体装置である。
請求項23の発明は、前記ダイボンディング材は、前記半導体チップの裏面の全域と前記ダイボンディング領域との間に介在している、請求項1〜22のいずれか一項に記載の半導体装置である。
請求項25の発明は、前記リード端子の一部のみを露出させて前記半導体チップを封止する樹脂パッケージ部をさらに含む、請求項24に記載の半導体装置である。
請求項26の発明は、パッケージ方式が、SOP(Small Out-line Package)、QFP(Quad Flat Package)、QFN(Quad Flat Non-leaded package)、QFJ(Quad Flat J leaded package)、SOJ(Small Out-line J leaded package)、DIP(Dual In-line Package)、またはSIP(Single In-line Package)である、請求項1〜25のいずれか一項に記載の半導体装置である。
(1) 半導体チップと、
上記半導体チップがダイボンディング材を介してダイボンディングされたアイランドと
を備えた半導体装置であって、
上記アイランドは、上記半導体チップがダイボンディングされるダイボンディング領域を有し、
上記ダイボンディング領域の外周部には、上記ダイボンディング領域の外周の少なくとも一部に沿った溝が、上記ダイボンディング領域の各角の近傍を通るように形成され、
上記ダイボンディング材は、上記半導体チップの裏面の全域と上記ダイボンディング領域との間に介在していることを特徴とする半導体装置。
(1)の構成によれば、ダイボンディング領域の外周部には、上記ダイボンディング領域の外周の少なくとも一部に沿った溝が、上記ダイボンディング領域の各角の近傍を通るように形成されているため、上記ダイボンディング領域の各角の近傍では、上記溝によって上記ダイボンディング領域が内側と外周側とに分割される。従って、温度変化による膨張や収縮がダイボンディング領域の内側から外周側に伝わり難くなり、ダイボンディング領域の角近傍に生じる厚さ方向に反る力が低減されるため、ダイボンディング領域の角近傍上を起点としてダイボンディング材にクラックが生じることを防止することができる。
また、上記溝の直上では、ダイボンディング材の厚さが確保されるため、ダイボンディング領域の角近傍を起点としてダイボンディング材にクラックが生じたとしても、上記溝の直上において、上記クラックが上記ダイボンディング領域の内側へ進出することを食い止めることができる。また、ダイボンディング領域の外周部に形成された溝によって、クラックの進出を食い止めることができるため、ダイボンディング領域の外周部にクラックが生じたとしても、アイランドと半導体チップとの接合面積を広く確保することができる。
さらに、ダイボンディング材は、半導体チップの裏面の全域とダイボンディング領域との間に介在していて、半導体チップとダイボンディング領域との接合面積が広く確保される。
従って、(1)の構成によれば、ダイボンディング領域の角近傍を起点としてダイボンディング材にクラックが生じることを防止することができるとともに、ダイボンディング領域の角近傍を起点としてダイボンディング材にクラックが生じたとしても、溝によって、クラックの進出を食い止めることができるため、半導体チップがアイランドから剥離することを防止することができる。
さらに、本発明の一実施形態は、以下のようなものを提供する。
(2) 上記(1)の半導体装置であって、
上記溝は、上記ダイボンディング領域の外周のうち、少なくとも、向かい合う2辺の夫々に沿って形成されていることを特徴とする。
(2)の構成によれば、溝は、ダイボンディング領域の外周の辺のうち、少なくとも、向かい合う2辺の夫々に沿って形成されているため、当該溝が沿うダイボンディング領域の辺上を起点としたクラックが生じたとしても、当該溝上でクラックの進出を食い止めることができる。
さらに、本発明の一実施形態は、以下のようなものを提供する。
(3) 上記(1)又は(2)の半導体装置であって、
上記溝は、上記ダイボンディング領域の外周の全部に沿う溝であることを特徴とする。
(3)の構成によれば、ダイボンディング領域の外周の全部に沿って溝が形成されているため、ダイボンディング領域の外周側からクラックが生じたとしても、上記溝によって、上記クラックがダイボンディング領域の内側へ進出することを防止することができる。
さらに、本発明の一実施形態は、以下のようなものを提供する。
(4) 上記(1)〜(3)のいずれか1の半導体装置であって、
上記ダイボンディング領域における上記溝より内側には、上記溝に沿う他の溝が形成されていることを特徴とする。
(4)の構成によれば、ダイボンディング領域における溝より内側には、上記溝に沿う他の溝が形成されている。すなわち、ダイボンディング領域には、溝が、ダイボンディング領域の内側方向に間隔をあけて複数形成されている。従って、ダイボンディング領域を多数の領域に分割して厚さ方向に反る力を分散し、クラックの発生を確実に防止することができる。
また、外周側に形成された溝の直上にクラックが生じたとしても、内側の他の溝上で、クラックが内側へ進出すること食い止めることができる。
さらに、本発明の一実施形態は、以下のようなものを提供する。
(5) 上記(1)〜(4)のいずれか1の半導体装置であって、
上記ダイボンディング領域の中央部には、凹部が形成されていることを特徴とする。
(5)の構成によれば、ダイボンディング領域の中央部には、凹部が形成されているため、中央部では、ダイボンディング材の厚さが確保されている。従って、半導体チップとアイランドとを強固に接合することが可能である。
[第1実施形態]
図1(a)は、第1実施形態に係る半導体装置を模式的に示す縦断面図であり、(b)は、(a)に示した半導体装置の部分平面透視図である。
本発明において、ダイボンディング領域の角の近傍とは、ダイボンディング領域の角からの距離が、該角と隣り合う他の角までの距離の1/5以内にあるダイボンディング領域の部分をいう。
図2(a)は、第2実施形態に係る半導体装置を模式的に示す縦断面図であり、(b)は、(a)に示した半導体装置の部分平面透視図である。
半導体装置20は、半導体チップ21、アイランド22、リード端子23、ワイヤ24、吊りリード28及び樹脂パッケージ部29を備えている。
また、ダイボンディング領域27の外周27aから溝26aまでの距離は、アイランド22の厚さと略同じである。また、溝26aと溝26bとの間隔(第2の領域27dの幅)は、アイランド22の厚さと略同じである。
また、外周側に形成された溝26aの直上にクラックが生じたとしても、内側の溝26b上で、クラックが内側へ進出すること食い止めることができる。
図3(a)は、第3実施形態に係る半導体装置を模式的に示す縦断面図であり、(b)は、(a)に示した半導体装置の部分平面透視図である。
半導体装置30は、半導体チップ31、アイランド32、リード端子33、ワイヤ34、吊りリード38及び樹脂パッケージ部39を備えている。
また、凹部37gの開口面積は、ダイボンディング領域37の20%程度であり、凹部37gの深さは、アイランド32の厚さの1/2程度である。
また、このようにする場合、上記他の溝の数は、特に限定されるものではないが、例えば、半導体チップの底面積が大きい場合には、ダイボンディング領域の内側方向に多数の溝が配置されることが望ましい。半導体チップの底面積が大きくなると、厚さ方向に反る力が大きくなるため、多数の領域に分割することにより、厚さ方向に反る力を効果的に低減することができるからである。
図4(a)は、第4実施形態に係る半導体装置を模式的に示す縦断面図であり、(b)は、(a)に示した半導体装置の部分平面透視図である。
半導体装置40は、半導体チップ41、アイランド42、リード端子43、ワイヤ44、吊りリード48及び樹脂パッケージ部49を備えている。
図5は、第5実施形態に係る半導体装置を模式的に示す部分平面透視図である。
半導体装置50は、半導体チップ51、アイランド52、リード端子53、ワイヤ54、吊りリード58及び樹脂パッケージ部59を備えている。
図6(a)は、第6実施形態に係る半導体装置を模式的に示す縦断面図であり、(b)は、(a)に示した半導体装置の部分平面透視図である。
半導体装置60は、半導体チップ61、アイランド62、リード端子63、ワイヤ64、吊りリード68及び樹脂パッケージ部69を備えている。
図7(a)は、第7実施形態に係る半導体装置を模式的に示す縦断面図であり、(b)は、(a)に示した半導体装置の部分平面透視図である。
半導体装置70は、半導体チップ71、アイランド72、リード端子73、ワイヤ74、吊りリード78及び樹脂パッケージ部79を備えている。
ここでは、第1実施形態に係る半導体装置10の製造方法について説明するが、第2実施形態〜第7実施形態に係る半導体装置においても同様の製造方法を採用することできる。
図8(a)に示すように、半導体装置80が備えるアイランド82には、ダイボンディング領域87の対角線に直交する直線形状の溝86が形成されている。溝86はダイボンディング領域87の外周87aの4つの角の近傍の4箇所に形成されている。また、図8(b)に示すように、半導体装置90が備えるアイランド92には、ダイボンディング領域97の外周97aを含むように溝96が形成されている。すなわち、溝96はダイボンディング領域97の外周97aの互いに隣接する2辺に沿って平面視L字状に形成され、ダイボンディング領域97の外周の4つの角の4箇所に形成されている。この場合、平面視において、溝96と半導体チップの角とが重なることになる。このような半導体装置であっても、ダイボンディング領域の角の近傍のダイボンディング材の厚さを確保することによって、ダイボンディング材の角を起点としたクラックを防止することができる。
11、21、31、41、51、61、71 半導体チップ
11a、21a、31a、41a、51a、61a、71a 電極
11b、21b、31b、41b、51b、61b、71b (半導体チップの)裏面
12、22、32、42、52、62、72、82、92 アイランド
13、23、33、43、53、63、73 リード端子
14、24、34、44、54、64、74 ワイヤ
15、25、35、45、55、65、75 半田材(ダイボンディング材)
16、26(26a、26b)、36(36a、36b)、46(46a1、46a2)、56(56a、56b)、66(66a、66b)、76、86、96 溝
17、27、37、47、57、67、77、87、97 ダイボンディング領域
17a、27a、37a、47a、57a、67a、77a、97a (ダイボンディング領域の)外周
17b、27b、37b、47b(47b1、47b2、47b3、47b4)、57b、67b、77b (ダイボンディング領域の)角
17c、27c、37c、47c、57c、67c、77c 第1の領域
17d、27d、37d、47d、57d、67d、77d 第2の領域
27e、37e、57e 第3の領域
37f (ダイボンディング領域の)中心位置
37g 凹部
37h 肉逃げ部
18、28、38、48、58、68、78 吊りリード
19、29、39、49、59、69、79 樹脂パッケージ部
Claims (26)
- 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝が、前記ダイボンディング領域の内側方向に間隔を空けて、2本互いに間隔を空けて形成されており、
前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。 - 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝が、前記ダイボンディング領域の内側方向に間隔を空けて、2本互いに間隔を空けて形成され、
前記ダイボンディング領域の外周と前記2本の溝のうち外側に形成された溝との距離は、前記アイランドの厚さと同じであり、
前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。 - 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝が、前記ダイボンディング領域の内側方向に間隔を空けて、2本互いに間隔を空けて形成され、さらに、前記ダイボンディング領域において前記2本の溝のうちの内側の溝より内側の中央部に凹部が形成されており、前記凹部が、前記ダイボンディング領域の20%程度の開口面積を有しており、
前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。 - 前記2本の溝は、それぞれ平面視環形状に形成されている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記2本の溝のうちの外側の溝は、前記ダイボンディング領域の外周の全部に沿うように形成されている、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記2本の溝のうちの外側の溝は、前記ダイボンディング領域の各角の近傍を通っている、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記2本の溝のうちの内側の溝は、当該2本の溝のうちの外側の溝の全部に沿うように形成されている、請求項1〜6のいずれか一項に記載の半導体装置。
- 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝は、前記ダイボンディング領域の外周の向かい合う2辺の夫々に沿って前記ダイボンディング領域内に2本形成されており、当該溝が前記ダイボンディング領域の外周に達しておらず、
前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。 - 各溝は、それぞれ平面視直線形状を有しており、前記ダイボンディング領域の一つの角の近傍から当該角と隣り合う別の角の近傍まで前記ダイボンディング領域の辺に沿って形成されている、請求項8に記載の半導体装置。
- 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝は、前記ダイボンディング領域の外周の向かい合う2辺の夫々に沿って4本形成されており、当該溝が前記ダイボンディング領域の外周に達しておらず、
前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。 - 前記4本の溝は、前記ダイボンディング領域の外周の向かい合う2辺の夫々に沿って形成された2本の外側溝と、前記2本の外側溝にそれぞれ沿って形成された2本の内側溝とを含む、請求項10に記載の半導体装置。
- 前記外側溝は、平面視直線形状を有しており、両端部が前記ダイボンディング領域の角の近傍を通っている、請求項11に記載の半導体装置。
- 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝は、前記ダイボンディング領域の外周の4辺の夫々に沿って4本形成され、隣接する当該溝が互いに直交する方向に長手方向を有しており、各溝が平面視において前記ダイボンディング領域の外周にまで達しておらず、
前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。 - 前記4本の溝のうちの2本の第1溝は、前記ダイボンディング領域の外周の向かい合う2辺の夫々に沿って平面視直線形状に形成されていて、両端部が前記ダイボンディング領域の角の近傍を通っている、請求項13に記載の半導体装置。
- 前記4本の溝のうちの別の2本の第2溝は、前記第1溝の長手方向に対して直交する方向に長手方向を有するように、前記ダイボンディング領域の外周の向かい合う2辺に沿って平面視直線形状に形成されている、請求項14に記載の半導体装置。
- 前記第2溝の両端部と前記第1溝との間に、肉逃げ部が設けられている、請求項15に記載の半導体装置。
- 前記4本の溝により、前記ダイボンディング領域の外周の全部に沿う溝が形成されている、請求項13〜16のいずれか一項に記載の半導体装置。
- 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝は、前記ダイボンディング領域の外周の互いに隣接する2辺に沿って平面視L字状に形成され、当該ダイボンディング領域の外周の4つの角の近傍の4箇所に形成されており、
前記アイランドに形成された全ての溝が前記ダイボンディング領域内に形成されていて、各溝の直上において、前記ダイボンディング材が、内側へのクラックの進出を食い止める厚さを有していることを特徴とする半導体装置。 - 各溝は、前記ダイボンディング領域の角の近傍から、当該ダイボンディング領域の外周に沿うように延びている、請求項18に記載の半導体装置。
- 半導体チップと、
ダイボンディング領域を有し、当該ダイボンディング領域に前記半導体チップがダイボンディングされるアイランドと、
前記半導体チップと前記アイランドとの間に介在するダイボンディング材と、
前記アイランドに形成された溝と、を含み、
前記溝は、前記ダイボンディング領域の対角線に直交する直線形状に形成され、当該ダイボンディング領域の外周の4つの角の近傍の4箇所に形成されていることを特徴とする半導体装置。 - 前記溝の幅は、前記アイランドの厚さの1/2以上である、請求項20に記載の半導体装置。
- 前記溝の深さは、前記アイランドの厚さの1/4〜3/4である、請求項20または21に記載の半導体装置。
- 前記ダイボンディング材は、前記半導体チップの裏面の全域と前記ダイボンディング領域との間に介在している、請求項1〜22のいずれか一項に記載の半導体装置。
- 前記半導体チップの表面に形成された電極と電気的に接続されたリード端子をさらに含む、請求項1〜23のいずれか一項に記載の半導体装置。
- 前記リード端子の一部のみを露出させて前記半導体チップを封止する樹脂パッケージ部をさらに含む、請求項24に記載の半導体装置。
- パッケージ方式が、SOP(Small Out-line Package)、QFP(Quad Flat Package)、QFN(Quad Flat Non-leaded package)、QFJ(Quad Flat J leaded package)、SOJ(Small Out-line J leaded package)、DIP(Dual In-line Package)、またはSIP(Single In-line Package)である、請求項1〜25のいずれか一項に記載の半導体装置。
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Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009212367A (ja) * | 2008-03-05 | 2009-09-17 | Stanley Electric Co Ltd | 半導体発光装置 |
US7979813B2 (en) * | 2009-01-15 | 2011-07-12 | Micrel, Inc. | Chip-scale package conversion technique for dies |
TWI573235B (zh) | 2009-09-11 | 2017-03-01 | 羅姆股份有限公司 | 半導體裝置及其製造方法 |
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JP5745238B2 (ja) * | 2010-07-30 | 2015-07-08 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置およびその製造方法 |
JP2014060211A (ja) * | 2012-09-14 | 2014-04-03 | Omron Corp | 基板構造、半導体チップの実装方法及びソリッドステートリレー |
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JP6758151B2 (ja) | 2016-10-19 | 2020-09-23 | 三菱電機株式会社 | ダイパッド、半導体装置、および、半導体装置の製造方法 |
JP7064325B2 (ja) * | 2017-12-18 | 2022-05-10 | スタンレー電気株式会社 | 半導体発光装置、および、それを用いた半導体発光装置の製造方法 |
US11037864B2 (en) * | 2018-02-28 | 2021-06-15 | Stmicroelectronics, Inc. | Lead frame for improving adhesive fillets on semiconductor die corners |
FR3094564A1 (fr) * | 2019-03-28 | 2020-10-02 | Stmicroelectronics (Grenoble 2) Sas | Refroidissement de circuits électroniques |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5827934U (ja) * | 1981-08-13 | 1983-02-23 | 日本電気株式会社 | 半導体装置 |
JPS6099547U (ja) * | 1983-12-14 | 1985-07-06 | 熊本日本電気株式会社 | 半導体装置 |
JPS6185159U (ja) * | 1984-11-08 | 1986-06-04 | ||
JPS6379651U (ja) * | 1986-11-12 | 1988-05-26 | ||
JPH03194958A (ja) * | 1989-12-22 | 1991-08-26 | Mitsubishi Electric Corp | 集積回路用パッケージ |
JPH04154155A (ja) * | 1990-10-18 | 1992-05-27 | Canon Inc | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5735359A (en) * | 1980-08-12 | 1982-02-25 | Nec Corp | Lead frame for semiconductor device |
JPS5827934A (ja) * | 1981-08-13 | 1983-02-18 | Kawasaki Steel Corp | 連続焼鈍による耐食性に優れる軟質ぶりき原板の製造方法 |
JPS6099547A (ja) * | 1983-11-04 | 1985-06-03 | Citizen Watch Co Ltd | 熱変形補正装置 |
JPS6185159A (ja) * | 1984-10-03 | 1986-04-30 | Hoshino Bussan Kk | 多種の麺を連続切替え製造する方法および装置 |
JPS6379651A (ja) * | 1986-09-22 | 1988-04-09 | 大坪 建夫 | 義歯の製造方法 |
JPH029449A (ja) * | 1988-06-28 | 1990-01-12 | Matsushita Electric Ind Co Ltd | 排ガス浄化用触媒体 |
JPH02105449A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体装置用リードフレーム |
JPH11214414A (ja) * | 1998-01-23 | 1999-08-06 | Rohm Co Ltd | 半導体icの製造方法 |
JP2006156437A (ja) * | 2004-11-25 | 2006-06-15 | Seiko Epson Corp | リードフレーム及び半導体装置 |
-
2005
- 2005-11-08 JP JP2005323556A patent/JP4738983B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5827934U (ja) * | 1981-08-13 | 1983-02-23 | 日本電気株式会社 | 半導体装置 |
JPS6099547U (ja) * | 1983-12-14 | 1985-07-06 | 熊本日本電気株式会社 | 半導体装置 |
JPS6185159U (ja) * | 1984-11-08 | 1986-06-04 | ||
JPS6379651U (ja) * | 1986-11-12 | 1988-05-26 | ||
JPH03194958A (ja) * | 1989-12-22 | 1991-08-26 | Mitsubishi Electric Corp | 集積回路用パッケージ |
JPH04154155A (ja) * | 1990-10-18 | 1992-05-27 | Canon Inc | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10573588B2 (en) | 2017-09-11 | 2020-02-25 | Samsung Electronics Co., Ltd. | Package substrate and semiconductor package including the same |
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