JPH03194958A - 集積回路用パッケージ - Google Patents

集積回路用パッケージ

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JPH03194958A
JPH03194958A JP33369789A JP33369789A JPH03194958A JP H03194958 A JPH03194958 A JP H03194958A JP 33369789 A JP33369789 A JP 33369789A JP 33369789 A JP33369789 A JP 33369789A JP H03194958 A JPH03194958 A JP H03194958A
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JP
Japan
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chip
die pad
recessed part
adhesive
integrated circuit
Prior art date
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Pending
Application number
JP33369789A
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English (en)
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Yoji Nagabuchi
長渕　洋二
Yoshiaki Ogawa
義明 小川
Hiroyuki Noguchi
博之 野口
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） コノ発明は、集積回路（ＩＣ，ＬＳＩ、ＶＬＳ■）のパ
ッケージ、特に大きい集積回路チップ（以後チップとい
う。）を搭載する集積回路用パッケージに関するもので
ある。
〔従来の技術〕
集積回路用パッケージの多くは、その電気的配線及びチ
ップ搭載のためにリードフレームを用いている。リード
フレームの材料は銅合金または鉄合金が主であり、プレ
ス打ち抜き加工もしくはエツチング加工を施して製造さ
れる。
第５図は従来のリードフレームにチップを搭載したパッ
ケージの要部断面図である。
第５図において、ｌはチップ、２はチップを搭載するダ
イパッドである。３はインナーリードであり、チップｌ
から図示していないプリント基板への電気的配線の役目
を果たしている。また、４はチップ１とインナーリード
３を配線するボンディングワイヤ％　５はチップ１とダ
イパッド２との接着剤（ろう剤）である。ダイパッド２
とインナーリード３はリードフレームの一部である。
以上のような構成において、チップ１はチップ１の裏面
全体にわたって接着剤５によりダイパッド２上に接着さ
れた後ボンディングワイヤ４でインナーリード３と接続
される。
（発明が解決しようとする課題） 従来例は以上のように構成されているので、チップ１の
集積化が進み、そのサイズが大きくなると、チップｌの
材料であるシリコンとリードフレームの材料である銅合
金または鉄合金との熱膨張係数の差が問題となる。
なぜならば、チップｌとダイパッド２を接着するダイボ
ンド工程において、接着剤５として熱硬化性樹脂を用い
る場合は、１２０℃〜３５０℃に加熱し、接着が完了す
るまでその温度を保持し、硬化した後冷却する。また、
はんだを用いる場合は、２５０℃〜３５０℃まで加熱し
、はんだを溶かした後冷却して硬化させる。このとき、
チップ１の材料であるシリコンの熱ｉ！張係数は３．６
×１０−６／ｌ：であり、リードフレームの材料である
銅合金の熱膨張係数は１７Ｘ１０−’／’ｅ、鉄合金の
熱膨張係数は５Ｘ１０−’／℃であり、チップに比ベリ
ードフレームの方が値が大きい。よって冷却時にチップ
１よりダイパッド２の方が縮み方が大きく、ダイパッド
２が縮もうとするのをチップ１が阻止しようとするため
に応力を発生する。その結果、第６図のようにチップ１
とダイパッド２が湾曲してしまい、ひいては第７図のよ
うにチップ１に割れ目が入つとしまうという問題があっ
た。
そのため、従来は少しでも応力が小さくなるように、比
較的熱膨張係数がシリコンの値に近い鉄合金を用いてい
たが、チップ１はその集積化が進むに従ってますます大
型化する傾向にあり、シリコンと鉄合金の熱膨張係数の
差が無視できなくなってきている。
この発明は、以上のような従来例の問題点を解決するた
めになされたもので、大型チップを搭載しても、チップ
とダイパッドの熱膨張係数の差からくるチップの割れを
生じることのない集積回路用パッケージを提供すること
を目的としている。
〔課題を解決するための手段〕
このため、この発明に係る集積回路用パッケージは、チ
ップを搭載するダイパッドと、このダイパッドの上記チ
ップを搭載する面の一部に設けられた凹部と、この凹部
に充填された接着剤とを備えることにより、前記の目的
を達成しようとするものである。
（作用） 以上のような構成としたこの発明に係る集積回路用パッ
ケージは、凹部に充填した接着剤によってチップの一部
を接着しているので、チップとダイパッドの接着面積が
小さくなり、これによってダイパッドに熱膨張係数がチ
ップと大きく異なる材料を用いても、チップとダイパッ
ドの間に生じる応力は小型のチップ並に小さくなる。
〔実施例〕
以下に、この発明の一実施例を図面に基づいて説明する
。
（構成） 第１図はこの発明の一実施例を示すリードフレームのダ
イパッドにチップを搭載したパッケージの正面図、第２
図はこのリードフレームにチップを搭載し、ワイヤーボ
ンディングを行ったパッケージの要部断面図である。な
お、図中従来例と同一または相等部分は同一符号で表わ
す。
第１図において、２はチップを搭載するダイパッドであ
り、６ｓｓＸ１０■１の面積を有している。６は接着剤
５を流し込むためにダイパッド２のチップを搭載する面
の一部に設けた凹部であり、２＋ａ■Ｘ３ｍ１の面積を
有している。
（動作） 以上の構成に基づいて動作を説明する。
第２図において、ダイパッド２に設けられた凹部６に接
着剤５を充填し、チップ１をダイパッド２の所定の位置
に接着固定する。このとき、チップ１は、その裏面が上
記凹部６の面積部分のみダイパッド２に接着される。
また、第３図は他の実施例であり、第１図および第２図
に示した上記実施例におけるダイパッド２の凹部６の外
周に、凹部６の縁から等間隔に満７を設けることにより
、万一チップ１の接着時に接着剤５が凹部６からあふれ
た場合に、この凹部６の周りに設けた溝７に接着剤５が
流れ込み、接着面積が広がるのを防ぐことができる。こ
のときのリードフレームにチップを搭載したパッケージ
の要部断面を第４図に示す。なお、この満７は上記の構
造に限定されるものではなく、あふれた接着剤５が流れ
込み易いように１．凹部６と溝７に複数の連通溝を設け
てもよく、また満７を分割して千鳥形に配設しても同様
の効果を得ることができる。
上記の実施例においては、リードフレームは銅合金（２
，４Ｎｉ、０．１６Ｐ、０．４Ｓｉ。
残部Ｃｕ各重重量）をエツチングして製造し、チップは
５．５ｍｍＸ９．５層−のシリコンを用し）だ。そして
、このようにして製造した集積回路用パッケージに対し
て、−５５℃〜１２５℃のヒートショックを１５回行っ
て、その後チップの割れを調べたが、クラックの発生は
皆無であり、クラックの発生が十分防止されている。
以上のように、この実施例では、リードフレームに銅合
金（２，４Ｎｉ、０．１６Ｐ。
０．４Ｓｉ、残部Ｃｕ各重重量）を用いた場合について
述べたが、リードフレームは、この材料に限定されるも
のではない。また、ダイパッド２にＡｇ、Ａｕ等のめっ
きを施しても、全く同様の効果が得られる。さらに、上
記実施例では凹部の面積を２ｍｍＸ３ｍｓとしたが、こ
の寸法、形状に限定されるものではなく、チップの大き
さに応じてチップを保持するのに十分な接着面積に凹部
の寸法、形状を設定すればよい。
〔発明の効果〕
以上説明したように、この発明によれば、ダイパッドに
接着するチップの接着面積をダイパッドのチップを搭載
する面の一部に設けた凹部の面積に限定したので、チッ
プの材料と、チップを搭載するリードフレームのダイパ
ッドの材料との熱膨張係数の違いによるチップの割れの
発生を防止し、信頼性の高い集積回路用パッケージを得
ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すリードフレームにチ
ップを搭載した集積回路用パッケージの正面図、第２図
は上記実施例のリードフレームにチップを搭載したパッ
ケージの要部断面図、第３図は他の実施例を示すリード
フレームにチップを搭載した集積回路用パッケージの正
面図、第４図は同じく他の実施例のリードフレームにチ
ップを搭載したパッケージの要部断面図、第５図は従来
のリードフレームにチップを搭載したパッケージの要部
断面図、第６図はチップとダイパッドの接着工程におけ
る熱膨張係数の違いによる湾曲を示したパッケージの断
面図、第７図はその湾曲が大きいためにチップにクラッ
クが生じたパッケージの断面図である。 ６はダイパッド２に設けた凹部、７は凹部の周囲に設け
た溝である。 なお、図中、同一または相等部分は同一符号で表わす。 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. チップを搭載するダイパッドと、このダイパッドの上記
    チップを搭載する面の一部に設けられた凹部と、この凹
    部に充填された接着剤とを備えたことを特徴とする集積
    回路用パッケージ。
JP33369789A 1989-12-22 1989-12-22 集積回路用パッケージ Pending JPH03194958A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134394A (ja) * 2005-11-08 2007-05-31 Rohm Co Ltd 半導体装置
JP2011155286A (ja) * 2011-03-22 2011-08-11 Rohm Co Ltd 半導体装置
WO2012019867A1 (de) * 2010-08-10 2012-02-16 Osram Opto Semiconductors Gmbh Chipträger, elektronisches bauelement mit chipträger und verfahren zur herstellung eines chipträgers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134394A (ja) * 2005-11-08 2007-05-31 Rohm Co Ltd 半導体装置
JP4738983B2 (ja) * 2005-11-08 2011-08-03 ローム株式会社 半導体装置
WO2012019867A1 (de) * 2010-08-10 2012-02-16 Osram Opto Semiconductors Gmbh Chipträger, elektronisches bauelement mit chipträger und verfahren zur herstellung eines chipträgers
JP2011155286A (ja) * 2011-03-22 2011-08-11 Rohm Co Ltd 半導体装置

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