JPS6184043A - プラグインパツケ−ジ - Google Patents

プラグインパツケ−ジ

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JPS6184043A
JPS6184043A JP59205386A JP20538684A JPS6184043A JP S6184043 A JPS6184043 A JP S6184043A JP 59205386 A JP59205386 A JP 59205386A JP 20538684 A JP20538684 A JP 20538684A JP S6184043 A JPS6184043 A JP S6184043A
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JP
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lsi chip
window
package
flat sheet
plug
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Yuji Iwata
岩田　勇治
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、主にプリント配線板に搭載して使用するプラ
グインパッケージに関するもので、特に冷却を必要とす
るＩＣチップの発生する熱を効率よく外部に伝えること
のできるプラグインパッケージの構造に関するものであ
る。
従来の技術 近年コンピュータにおいては、装置の処理性能や信頼性
の向上のために、ＬＳＩ化された半導体素子や、高密度
でかつ小形化されたＬＳＩチップ搭載用の各種セラミッ
クパッケージが次第に採り入れられてくるようＫなった
。半導体素子技術は微細加工技術の発達により、ゲート
当りの占有面積も次第に減少して来ている。このため半
導体チップは、ますます高集積化される傾向にある。
このように、高集積化の度合が大きくなると、チップ当
りの消費電力が増大することは周知の通りである。ＬＳ
Ｉチップは第３図の（ａ）ちるいは（ｂ）に示すような
アルミナセラミ、り材料から成るプラグインパッケージ
に搭載し、さらにカードあるいはボードなどに実装する
方法が採用されている。
しか−己ながら放熱用ヒートシンクなしての冷却に対し
てはおのずと限界があった。
そこで前述の高集積化された消費電力の大きなＬＳＩチ
ップからの放熱に対しては、冷却の観点から第４図に示
すようにＬＳＩチップをフェースダウンの状態でアルミ
ナセラック材料から成る平板の凹部に収納接着し、ＬＳ
Ｉチップ搭載の反対の面にヒートシンクを固着して放熱
させる方法が採られている。
第３図及び第４図において、１はアルミナセラミック平
板、２はＬＳＩチップのリードを接着するための端子パ
ッド、３は入出力リードピン、６はＬＳＩチップ、７は
チップ接着剤、８はボンディングワイヤ、９はヒートシ
ンク、１０はヒートシンク接着剤である。
この種の従来例としては、本出願人の出願にかかる特願
昭５９−１６８９４０号に示されている。
しかし、第４図においてＬＳＩチップからの放熱を効率
良くヒートシンクに伝達するためには、ＬＳＩチップか
らヒートシンクまでの間の熱抵抗を極力低くおさえるこ
とが必要であり、そのためにＬＳＩチップとヒートシン
ク間でのアルごナセラミック平板の厚さを極力薄く形成
する必要がある。しかしながら、このようにセラミック
基板を薄く形成すると、第１には広がり熱抵抗が増大す
るため、総合的には熱抵抗を下げることが困難となる。
したがってＬＳＩチップの発熱量が増加すると、十分に
ＬＳＩチップを冷却できないという欠点があった。第２
には機械的強度が低下し熱ストレスに対して亀裂などの
破壊現象が発生し易いという欠点があった。更に第３に
はＬＳＩチップ接着面に反りやうねりが発生し易く、寸
法精度が出しにくいばかりでなく作条性が低下するとい
う欠点があった。
発明が解決しようとする問題点 本発明の目的は、上記の欠点すなわち高集積化され発熱
量の大きいＬＳＩチップを搭載するセラミック基板の熱
抵抗が犬さいこと、機械的強度が不十分となること、寸
法精度が出しにくいことなどの問題点を解決したプラグ
インパッケージを提供することにある。
問題点を解決するための手段 本発明は上述の問題点を解決するために、セラミック平
板において、ＬＳＩチップ搭載部分に貫通窓を形成し、
その周囲の下面にＬＳＩチップ端子と結線するための複
数個の端子パッドと、これらの端子パッドの外側に複数
個の入出カビ／をもうけ、かつその上面に金属板を密着
させた構成を採用するものである。
さらに金属板として、セラミック平板と線膨張係数が等
しくかつ良熱伝導率を有する銅モリブデン合金材料より
なるものとした構成を採用するものである。
作用 本発明は上述のように構成したので、ＬＳＩチップを搭
載する場合、セラミック平板の貫通窓と金属板とで形成
する窓部の金属板面上にＬＳ、Ｉチップ本体が直接装着
され、貫通窓の周囲下部のパッドとＬＳＩチップ端子と
がボンディングワイヤで電気的に接続され入出力ピンに
結ばれる。
したがってこのＬＳＩチップの発生する熱は直接金属板
に伝わり、熱伝導性のすぐれた金属板によって放熱され
る。さらに金属板の上面が平面をなしているので、−漸
動率のよいヒートシンクを取り付けることによって放熱
特性が大幅に改善する作用がある。
実施例 次に本発明の実施例について図面を参照して説明する。
本発明の一実施例を断面図で示す第１図を参照すると、
■はアルミナセラミック平板、２はＬＳＩチップのリー
ドを接着するだめの端子パッド、３は入出力ピン、４は
金属板、５は金属板接着剤である。
アルミナセラミック平板１の中心付近にはＬＳＩチップ
６を収納できる大きさの貫通窓が形成されており、その
周辺部の下面には、ＬＳＩの端子数に等しい複数個の端
子パッド２ならびにカードあるいはボードとの接続用の
複数個の入出力ピン３が形成されている。端子パッド２
と入出力ピン３とは、前記アルミナセラミック平板ｌの
表面あるいは内層を通して電気的接続がなされている。
アルミナセラミ、り平板の上面には、アルミナセラミッ
ク平板１とほぼ同等の線膨張係数を有し良好な熱伝棉特
性をもつ銅モリブデン合金材料から成る金属板４が金属
板接着剤５により一体的に固着されている。固着方法は
ろう付けにより形成する場合が一般的に用いられる。す
なわちアルミナセラミ、り平板にあらかじめ形成された
下地金属（例えばタングステン）と前記金属板４とを周
知の銀あるいは銀銅から成るろう剤を使用して約９００
℃前後の温度にてろう付けにて固着される。
また、良好な熱伝導性樹脂接着剤により接着することも
できる。例えば銀フィラー導伝性エポキシ系接着剤を使
用し、約１５０℃の温度を３０分間印加して固化する。
本実凡例に示している金属板４は、アルミナセラミック
平板と同サイズにて実現していりか、必ずしも一致する
大きさでなくてもよい。
ＬＳＩチップ搭載については、前記アルミナセラミック
平板と金属板との接合面におけるＬＳＩチップ搭載部に
形成されて成る貫通窓部は、金属板４が露出されている
のでＬＳＩチップ６金金属板４に直接接着することが可
能となる。
第２図は本発明のプラグインパッケージにＬＳＩチップ
６をフェースダウンの状態で貫通窓部の金属板４に収納
接着し、ＬＳＩチ、プ搭載の反対面に放熱用ヒートン／
り９を取り付けた状態を示す実施例の断面図である。図
において、６はＬＳＩチップ、７はチップ接着剤、８は
ボンディングワイヤ、９はヒートシンク、１０はヒート
シンク接着剤である。ＬＳＩチップ６は、フェースダウ
ンの状態で、貫通窓の前記鋼モリブデン合金材料から成
る金属板４に良好な熱伝導性材料からなる周知の半田付
けあるいは前記の尋電性接着剤７により固着されている
。窓部の周囲に形成された端子パッド２の各々とＬＳＩ
チップ６の端子の各々とはボンディングワイヤ８により
配線てれている。
ヒートシンク９はヒートシンク接着剤１０にヨリ一体的
に固着されている。
したがって本発明に係るプラグインパッケージは１発熱
量が大きく高集積化されたＬＳＩチップの放熱特性を大
幅に改善することが可能となる。
発明の効果 以上に説明したように１本発明によれば、ＬＳＩチップ
をセラミック平板の貫通窓部において、熱伝導性の良好
な金属板に直接接着することにより、発熱量の大きいＬ
ＳＩチップを破壊することなく搭載できるという効果が
ある。また従来のセラピック平板を薄くすることによる
破損およびそり、うねりも発生しなくなるという効果が
ある。
【図面の簡単な説明】
第１図は本発明に係るプラグインパッケージの実施例の
断面図、第２図は第１図に消費電力の大きなＬＳＩチッ
プを搭載し、上面にヒートシンクを取り付けた状態を示
す断面図、第３図は従来例のプラグインパッケージにＬ
ＳＩチップを搭載した状態を示す断面図で、（ａ）はＬ
ＳＩチップのフェースアップ、　（ｂＬはフェースダウ
ンの状態図、第４図は消費電力の比較的大きなＬＳＩチ
ップ宝フエフエースダウン態で搭載し、ヒートシンクを
取り付けた従来例のプラグインパッケージの断面図であ
る０ １・・・・・・アルミナセラミック平板、２・・・・・
・端子パッド、３・・・・・・入出力ピン、４・・・・
・・金属板、５・・・・・・金属板接着剤、６・・・・
・・ＬＳＩチップ、７・・・・・・チップ接着剤、８・
・・・・・ボンディングワイヤ、９・・・・・・ヒート
シンク、１０°゛°°゛ヒ一トシンク接着剤。 二と三１ ＄　Ｉ　　聞 茅２図 尊３図 茅４図

Claims (2)

    【特許請求の範囲】
  1. （１）セラミック平板と、その面上に設けられたＬＳＩ
    チップ搭載用の複数個の端子パッドと、前記端子パッド
    の外側位置に設けられた複数個の入出力ピンとからなる
    プラグインパッケージにおいて、前記セラミック平板の
    ＬＳＩチップ搭載部分に貫通窓を形成し、セラミック平
    板の前記のボンデングパッドと入出力ピンのある面と反
    対側面に金属板を密着させ、この金属板の前記セラミッ
    ク平板貫通窓部より露出する面上にＬＳＩチップを固着
    することを特徴とするプラグインパッケージ。
  2. （２）金属板に銅モリブデン合金材料を使用した特許請
    求の範囲第１項記載のプラグインパッケージ。
JP59205386A 1984-09-29 1984-09-29 プラグインパツケ−ジ Pending JPS6184043A (ja)

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JP59205386A JPS6184043A (ja) 1984-09-29 1984-09-29 プラグインパツケ−ジ

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Application Number Priority Date Filing Date Title
JP59205386A JPS6184043A (ja) 1984-09-29 1984-09-29 プラグインパツケ−ジ

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JPS6184043A true JPS6184043A (ja) 1986-04-28

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Application Number Title Priority Date Filing Date
JP59205386A Pending JPS6184043A (ja) 1984-09-29 1984-09-29 プラグインパツケ−ジ

Country Status (1)

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JP (1) JPS6184043A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6414127A (en) * 1987-06-19 1989-01-18 Heraeus Gmbh W C Insulated metal composite body
US5067007A (en) * 1988-06-13 1991-11-19 Hitachi, Ltd. Semiconductor device having leads for mounting to a surface of a printed circuit board
US5798566A (en) * 1996-01-11 1998-08-25 Ngk Spark Plug Co., Ltd. Ceramic IC package base and ceramic cover

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6414127A (en) * 1987-06-19 1989-01-18 Heraeus Gmbh W C Insulated metal composite body
US5067007A (en) * 1988-06-13 1991-11-19 Hitachi, Ltd. Semiconductor device having leads for mounting to a surface of a printed circuit board
US5798566A (en) * 1996-01-11 1998-08-25 Ngk Spark Plug Co., Ltd. Ceramic IC package base and ceramic cover

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