JPS63266855A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63266855A JPS63266855A JP10120787A JP10120787A JPS63266855A JP S63266855 A JPS63266855 A JP S63266855A JP 10120787 A JP10120787 A JP 10120787A JP 10120787 A JP10120787 A JP 10120787A JP S63266855 A JPS63266855 A JP S63266855A
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- JP
- Japan
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229920005989 resin Polymers 0.000 claims description 5
- 239000011347 resin Substances 0.000 claims description 5
- 238000001721 transfer moulding Methods 0.000 abstract description 6
- 239000004020 conductor Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 239000000919 ceramic Substances 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、トランスファーモ
ールド混成集積回路（）１イブリツドＩＣ）の構造に関
する。
ールド混成集積回路（）１イブリツドＩＣ）の構造に関
する。
従来、トランスファ−ルドで外装した構造のハイブリッ
ドＩＣに、いわゆるＣＯＭＰＡＣＴ （ｉ ｎ ｔ −
ｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｏｒｇａｎｉｚｅ
ｄ ｂｙ ＭｕｌｔｉｐｌｅＰａｓｓｉｖｅ ａｎｄ
Ａｃｔｉｖｅ Ｃｈｉｐｓ ｉｎ Ｔｒａｎｓｆｅｒｍ
ｏｌｄ ｐａｃｋａｇｅ）と称されるものがある（例え
ば、ノリシックＩＣ用のリードフレーム上に絶縁層を設
け、その上に印刷配線基板を貼り付け、さらに、複数の
能動および受動素子をチップ状態で搭載しワイヤボンデ
ィング技術にて、チップ上のパッドと、印刷配線基板、
または、印刷配線基板とリードフレーム上のワイヤボン
ディング領域と全接続シ、トランスファーモールド技術
にて樹脂封止し、リードフレームのタイバー切断、折曲
加工を施しハイブリッドテクノロジー」、力士ｌＩ Ｓ
ｅｍ１ｃｏｎｄ −ｕｃｔｏｒ Ｗｏｒｌｄ 臨時増刊
号プレスジャーナルｐｐ１８４〜ＰＰ１８７の［モール
ドＩＣ型の）１イブリッドＩＣＪ第１図マイクニエレク
トロニクス シンボジワム論文集、Ｉ８ＨＭ（Ｉｎｔｅ
ｒｎａ目ｏｎａ ｌ５ｏｃｉｅｔｙ ｆｏｒ Ｈｙ
ｂｒｉｄ Ｍｉｃｒｏｅｌｅｃｔｒ −ｏｎｉｃｓ
Ｓｙｍｐｏｓｉｕｍ）ＪＡＰＡＮ）。
ドＩＣに、いわゆるＣＯＭＰＡＣＴ （ｉ ｎ ｔ −
ｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ Ｏｒｇａｎｉｚｅ
ｄ ｂｙ ＭｕｌｔｉｐｌｅＰａｓｓｉｖｅ ａｎｄ
Ａｃｔｉｖｅ Ｃｈｉｐｓ ｉｎ Ｔｒａｎｓｆｅｒｍ
ｏｌｄ ｐａｃｋａｇｅ）と称されるものがある（例え
ば、ノリシックＩＣ用のリードフレーム上に絶縁層を設
け、その上に印刷配線基板を貼り付け、さらに、複数の
能動および受動素子をチップ状態で搭載しワイヤボンデ
ィング技術にて、チップ上のパッドと、印刷配線基板、
または、印刷配線基板とリードフレーム上のワイヤボン
ディング領域と全接続シ、トランスファーモールド技術
にて樹脂封止し、リードフレームのタイバー切断、折曲
加工を施しハイブリッドテクノロジー」、力士ｌＩ Ｓ
ｅｍ１ｃｏｎｄ −ｕｃｔｏｒ Ｗｏｒｌｄ 臨時増刊
号プレスジャーナルｐｐ１８４〜ＰＰ１８７の［モール
ドＩＣ型の）１イブリッドＩＣＪ第１図マイクニエレク
トロニクス シンボジワム論文集、Ｉ８ＨＭ（Ｉｎｔｅ
ｒｎａ目ｏｎａ ｌ５ｏｃｉｅｔｙ ｆｏｒ Ｈｙ
ｂｒｉｄ Ｍｉｃｒｏｅｌｅｃｔｒ −ｏｎｉｃｓ
Ｓｙｍｐｏｓｉｕｍ）ＪＡＰＡＮ）。
〔発明が！！！決しようとする問題点〕上述した従来の
混成集積回路は／ＩＪ−ドフレームの上部に絶縁基板等
を具備し友ものであり、リードフレームと絶縁基板の線
膨張係数の差により。
混成集積回路は／ＩＪ−ドフレームの上部に絶縁基板等
を具備し友ものであり、リードフレームと絶縁基板の線
膨張係数の差により。
温度の変化とともに、反シを生ずる。例えば、リードフ
レームと絶縁基板を貼り付ける時のリードフレームの表
面温度が１００℃で、貼り付は後リードフレームの表面
温度が２５℃に下がった場合、リードフレームとして例
えばＦｅ−Ｎｉ合金、絶縁基板としてエポキシ系樹脂を
使用すると、絶縁基板の方がリードフレームよシ線膨張
係数が大きい為、絶縁基板側に反りを生ずる。この反シ
は、例えばワイヤボンディング時は、リードフレームを
加熱するため、反）は軽減されるが、ワイヤボンディン
グ後、リードフレームの表面温度が下がりた時、再び反
シが生じ、ワイヤボンディングされた金線にストレスを
生じるという欠点を有する。
レームと絶縁基板を貼り付ける時のリードフレームの表
面温度が１００℃で、貼り付は後リードフレームの表面
温度が２５℃に下がった場合、リードフレームとして例
えばＦｅ−Ｎｉ合金、絶縁基板としてエポキシ系樹脂を
使用すると、絶縁基板の方がリードフレームよシ線膨張
係数が大きい為、絶縁基板側に反りを生ずる。この反シ
は、例えばワイヤボンディング時は、リードフレームを
加熱するため、反）は軽減されるが、ワイヤボンディン
グ後、リードフレームの表面温度が下がりた時、再び反
シが生じ、ワイヤボンディングされた金線にストレスを
生じるという欠点を有する。
本発明の目的は、リードフレームの上部に絶縁基板と印
刷配線基板と、ＩＣチップ等を搭載し。
刷配線基板と、ＩＣチップ等を搭載し。
所定箇所をワイヤボンディング技術にて接続し、トラン
スファーモールド技術にて樹脂封止した構造の混成集積
回路において、製造後反りを生じることのない混成集積
回路を提供することにある。
スファーモールド技術にて樹脂封止した構造の混成集積
回路において、製造後反りを生じることのない混成集積
回路を提供することにある。
本発明によれば、リードフレームの上部に第１の絶縁基
板と、印刷配線基板とを有し、この印刷配線基板上に能
動あるいは受動素子が搭載され、樹脂封止した構造の半
導体装置において、リードフレームの下部に、第１の絶
縁基板の熱膨張係数と近い熱膨張係数を持つ第２の絶縁
基板を具備した半導体装置が得られる。
板と、印刷配線基板とを有し、この印刷配線基板上に能
動あるいは受動素子が搭載され、樹脂封止した構造の半
導体装置において、リードフレームの下部に、第１の絶
縁基板の熱膨張係数と近い熱膨張係数を持つ第２の絶縁
基板を具備した半導体装置が得られる。
リードフレームの両側に、近い熱膨張係数の値を持つ第
１及び第２の絶縁基板を設けているため、温度が変化し
てもそりを生じることがない。
１及び第２の絶縁基板を設けているため、温度が変化し
てもそりを生じることがない。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の断面図である。
リードフレーム１の上部に絶縁基板２と配線導体３を有
する印刷配線基板４とＩＣチップ５を具備し、ＩＣチッ
プ５と配線導体３とリードフレームｌとは所定部がワイ
ヤボンディング技術にて接続され、トランスファーモー
ルド技術により樹脂封止された混成集積回路において、
反り防止を目的とする絶縁基板７が、リードフレーム１
の下部に具備されている。絶縁基板７としては絶縁基板
２と熱膨張係数の近似するものが選ばれ、望ましくは同
じセラミックの絶縁基板が使用される。
する印刷配線基板４とＩＣチップ５を具備し、ＩＣチッ
プ５と配線導体３とリードフレームｌとは所定部がワイ
ヤボンディング技術にて接続され、トランスファーモー
ルド技術により樹脂封止された混成集積回路において、
反り防止を目的とする絶縁基板７が、リードフレーム１
の下部に具備されている。絶縁基板７としては絶縁基板
２と熱膨張係数の近似するものが選ばれ、望ましくは同
じセラミックの絶縁基板が使用される。
以上説明したように、本発明は、反夛防止を目的とする
絶縁基板をリードフレームの下部に貼り付けることによ
シ、いわゆるＣＯＭＰＡＣＴ構造を持つ混成集積回路の
ワイヤボンディング時、トランスファーモールド時等に
おいて、上述した反りが軽減できるという効果がある。
絶縁基板をリードフレームの下部に貼り付けることによ
シ、いわゆるＣＯＭＰＡＣＴ構造を持つ混成集積回路の
ワイヤボンディング時、トランスファーモールド時等に
おいて、上述した反りが軽減できるという効果がある。
第１図は、本発明の一実施例の混成集積回路の断面図で
ある。 １・・・・・・リードフレーム、２・・・・・・絶縁基
板、３・・・・・・・・・配線導体、４・・・・・・印
刷配線基板、５・・・・・・ＩＣチップ、６・・・・・
・金線、７・・・・−・絶縁基板、８・・・・・・外装
樹脂。 ゛・〜
ある。 １・・・・・・リードフレーム、２・・・・・・絶縁基
板、３・・・・・・・・・配線導体、４・・・・・・印
刷配線基板、５・・・・・・ＩＣチップ、６・・・・・
・金線、７・・・・−・絶縁基板、８・・・・・・外装
樹脂。 ゛・〜
Claims (1)
- リードフレームの上部に第１の絶縁基板と印刷配線基
板とをこの順に有し、前記印刷配線基板上に能動あるい
は受動素子が搭載され、樹脂封止した構造の半導体装置
において、前記リードフレームの下部に前記第１の絶縁
基板の熱膨張係数と近い熱膨張係数を持つ第２の絶縁基
板を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120787A JPS63266855A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120787A JPS63266855A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266855A true JPS63266855A (ja) | 1988-11-02 |
Family
ID=14294477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120787A Pending JPS63266855A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022234848A1 (ja) * | 2021-05-07 | 2022-11-10 | ローム株式会社 | 信号伝達装置および絶縁モジュール |
-
1987
- 1987-04-23 JP JP10120787A patent/JPS63266855A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022234848A1 (ja) * | 2021-05-07 | 2022-11-10 | ローム株式会社 | 信号伝達装置および絶縁モジュール |
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