JP2007096042A - 半導体装置 - Google Patents

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Abstract

【課題】ダイボンディング材にクラックが発生して半導体チップがアイランドから剥離することを防止することが可能であるとともに、アイランドにダイボンディングされた半導体チップが傾かない半導体装置を提供する。
【解決手段】半導体チップ１１と、上記半導体チップ１１がダイボンディング材１５を介してダイボンディングされるアイランド１２とを備えた半導体装置１０であって、上記アイランド１２は、上記半導体チップ１１がダイボンディングされるダイボンディング領域１７を有し、上記ダイボンディング領域１７には、上記半導体チップ１１の裏面の面積より開口面積が小さい１つの凹部１６が形成され、上記ダイボンディング材１５は、上記半導体チップ１１の裏面の全域と上記ダイボンディング領域１７との間に介在している。
【選択図】 図１

Description

この発明は、半導体装置に関する。
従来から、ＬＳＩ等の半導体チップを備えた半導体装置のなかには、アイランドに半導体チップがダイボンディング材を介してダイボンディングされ、この半導体チップの表面（上面）に形成された電極とアイランド周辺に配置されたリード端子とがワイヤで電気的に接続された半導体装置が存在する。このような半導体装置について、図６（ａ）〜（ｃ）を用いて説明する。
図６（ａ）は、従来の半導体装置の一例を模式的に示す縦断面図である。
図６（ａ）に示すように、半導体装置７０は、表面に複数の電極７１ａが形成された半導体チップ７１、半導体チップ７１がダイボンディング材（例えば半田）７５を介してダイボンディングされているアイランド７２、複数本のリード端子７３、電極７１ａとリード端子７３とを電気的に接続するワイヤ７４、及び、これらを封止する樹脂パッケージ部７９を備えている。
図６（ａ）に示した半導体装置７０においては、アイランド７２や樹脂パッケージ部７９等の熱膨張係数が互いに異なるため、実装時や使用時に、熱応力や温度サイクルによる収縮応力が生じ、アイランド７２や樹脂パッケージ部７９に厚さ方向に反る力が加わる場合があった。
その結果、ダイボンディング材７５が薄い場合には、図６（ｂ）に示すように、ダイボンディング材７５にクラックＣが生じることがあった。特に、ダイボンディング材７５には、半導体チップ７１の裏面７１ｂと平行な平面状のクラックＣが生じ易く、そのようなクラックＣが生じると、半導体チップ７１がアイランド７２から剥離するおそれもあった。
一方、ダイボンディング材７５を厚くした場合、半導体チップ７１がダイボンディング材７５に沈み込み易くなるため、ダイボンディング材７５の厚さを均一にすることが難しくなる。従って、図６（ｃ）に示すように、半導体チップ７１をダイボンディングするときに、半導体チップ７１が傾いてしまうおそれがあった。半導体チップ７１が傾くと、ワイヤ７４のボンディングを正確に行うことが困難になり、ワイヤ７４と電極７１ａ又はリード端子７３との接続信頼性が低下したり、隣り合うワイヤ７４同士が接触して短絡したりするおそれがあった。
また、従来の半導体装置としては、例えば、半導体チップの裏面の面積より開口面積が小さな凹部がアイランドに形成され、その凹部内にのみ充填されたダイボンディング材を介して、半導体チップがアイランドにダイボンディングされた半導体装置が存在する（例えば、特許文献１参照）。この半導体装置の一例について、図７（ａ）、（ｂ）を用いて説明する。
図７（ａ）は、従来の半導体装置の他の一例を模式的に示す縦断面図であり、（ｂ）は、その部分平面透視図である。
図７（ａ）に示すように、半導体装置８０は、表面に複数の電極８１ａが形成された半導体チップ８１、半導体チップ８１がダイボンディング材８５を介してダイボンディングされているアイランド８２、複数本のリード端子８３、電極８１ａとリード端子８３とを電気的に接続するワイヤ８４、及び、これらを封止する樹脂パッケージ部８９を備えている。
アイランド８２には、凹部８６が形成されていて、ダイボンディング材８５は、凹部８６内にのみ充填されている。図７（ｂ）に示すように、凹部８６の平面視形状は矩形であり、凹部８６の開口面積は、半導体チップ８１の裏面８１ｂの面積より小さい。
半導体装置８０によれば、凹部８６が形成されていない箇所において、半導体チップ８１とアイランド８２とが直接接触することになるため（図７（ａ）参照）、半導体チップ８１をダイボンディングするときに、半導体チップ８１が傾くことはない。
また、従来の半導体装置としては、例えば、アイランドの両面に複数の凹部が形成され、そのアイランドにダイボンディング材を介して半導体チップがダイボンディングされた半導体装置が存在する（例えば、特許文献２参照）。この半導体装置の一例について、図８（ａ）、（ｂ）を用いて説明する。
図８（ａ）は、従来の半導体装置のさらに他の一例を模式的に示す縦断面図であり、（ｂ）は、その部分平面透視図である。
図８（ａ）に示すように、半導体装置９０は、表面に複数の電極９１ａが形成された半導体チップ９１、半導体チップ９１がダイボンディング材９５を介してダイボンディングされているアイランド９２、複数本のリード端子９３、電極９１ａとリード端子９３とを電気的に接続するワイヤ９４、及び、これらを封止する樹脂パッケージ部９９を備えている。
図８（ｂ）に示すように、アイランド９２の表面（半導体チップ９１と対向する面）には、規則的に配列された複数の凹部９６が形成され、アイランド９２の裏面にも、凹部９６と互いに重ならないように、複数の凹部９７が形成されている。凹部９６、９７は、図８（ａ）に示すように、半球状を有している。
半導体装置９０によれば、アイランド９２に複数の凹部９６が形成されているため、半導体チップ９１とアイランド９２との接合面積を広く確保することができる。
特開２０００−２６９４０２号公報 特開２０００−２６９４０１号公報
しかしながら、図７に示した半導体装置８０では、ダイボンディング材８５が、半導体チップ８１の裏面８１ｂの一部と凹部８６との間にのみ介在していて、凹部８６が形成されていない部分と半導体チップ８１の裏面８１ｂとの間には、ダイボンディング材８５が介在していないため、半導体チップ８１とアイランド８２との接合面積が少ない。従って、熱応力や温度サイクルによる収縮応力が生じた場合には、ダイボンディング材８５にクラックが発生したり、半導体チップ８１がダイボンディング材８５から剥離したりするという問題があった。特に、ダイボンディング材８５は、アイランド８２に形成された凹部８６内にのみ充填されるため、ダイボンディング材８５の厚さを確保することが困難であり、クラックや剥離が生じ易いという問題があった。
図８に示した半導体装置９０では、アイランド９２の表面に複数の凹部９６が形成され、アイランド９２の裏面にも複数の凹部９７が形成されているため、アイランド９２自体が薄くなっている。従って、熱応力や温度サイクルによる収縮応力が生じた場合には、アイランド９２が反ってしまい、ダイボンディング材９５にクラックが生じるおそれがあった。
ダイボンディング材９５に、半導体チップ９１の裏面９１ｂと平行な平面状のクラック（図６（ｂ）参照）が生じる場合、凹部９６の直上では、ダイボンディング材９５の厚さが確保されているため、凹部９６が形成されていない部分と比べればクラックが生じ難い。しかし、図８（ｂ）に示すように、アイランド９２に形成された複数の凹部９６は、開口面積が小さいため、ダイボンディング材９５にクラックが生じた場合に、上記クラックが凹部９６の直上まで至ってしまうおそれがあった。
また、アイランド９２の表面に複数の凹部９６が形成されているため、アイランド９２とダイボンディング材９５との熱膨張係数の差に起因して、ダイボンディング材９５にクラックが生じ易いという問題があった。この理由は、以下のとおりである。
半導体装置９０の実装時や使用時等には、アイランド９２及びダイボンディング材９５が夫々固有の熱膨張係数に応じて膨張するが、凹部９６直上のダイボンディング材９５は、凹部９６内に入り込んでいるため、その位置に拘束され、アイランド９２と相対的には変位し得ない。従って、図８に示したように、アイランド９２の表面に複数の凹部９６が形成されていると、複数の凹部９６が拘束点となって、各凹部９６においてダイボンディング材９６が拘束されるため、各凹部９６間におけるアイランド９２及びダイボンディング材９５の膨張（アイランド９２表面と平行な方向に拡がる膨張）が阻害されることになる。その結果、膨張が阻害されたことによる応力がアイランド９２及びダイボンディング材９５に生じ、ダイボンディング材９５にクラックが生じてしまうのである。
また、アイランド９２の表面に複数の凹部９６を形成し、さらにアイランド９２の裏面にも複数の凹部９７を形成するため、凹部９６、９７を形成する工程で、アイランド９２の平坦さが失われるおそれもあった。アイランド９２が平坦でない場合には、アイランド９２にダイボンディング材９５を介して半導体チップ９１をダイボンディングすると、半導体チップ９１が傾いてしまうおそれがあった。
本発明は、上述した課題に鑑みてなされたものであり、その目的は、ダイボンディング材にクラックが発生して半導体チップがアイランドから剥離することを防止することが可能であるとともに、アイランドにダイボンディングされた半導体チップが傾かない半導体装置を提供することにある。
上述した課題を解決するために、本発明は、以下のようなものを提供する。
（１） 半導体チップと、
上記半導体チップがダイボンディング材を介してダイボンディングされるアイランドと
を備えた半導体装置であって、
上記アイランドは、上記半導体チップがダイボンディングされるダイボンディング領域を有し、
上記ダイボンディング領域には、上記半導体チップの裏面の面積より開口面積が小さい１つの凹部が形成され、
上記ダイボンディング材は、上記半導体チップの裏面の全域と上記ダイボンディング領域との間に介在していることを特徴とする半導体装置。
（１）の発明によれば、半導体チップがダイボンディングされるダイボンディング領域に、半導体チップの裏面の面積より開口面積が小さい１つの凹部が形成されている。
従って、凹部の直上では、ダイボンディング材の厚さが確保されるため、ダイボンディング材にクラックが生じることを防止することができる。一方、凹部が形成されていない箇所では、アイランドと半導体チップとが接近することになるため、ダイボンディング時に半導体チップが傾くことを防止することができる。さらに、アイランドには１つの凹部しか形成されないため、凹部形成時に、アイランドの平坦さを維持しつつ容易に凹部を形成すること可能であり、アイランドの反りや変形によって半導体チップが傾いてしまうこともない。
また、ダイボンディング材は、半導体チップの裏面の全域とダイボンディング領域との間に介在しているため、半導体チップとダイボンディング領域との接合面積が広く確保される。また、凹部が形成されていない箇所においてダイボンディング材にクラックが生じたとしても、凹部が形成されている箇所ではダイボンディング材の厚さが確保されているため、凹部の直上にまでクラックが生じて半導体チップがアイランドから剥離してしまうことはない。
このように、（１）の発明によれば、ダイボンディング領域に、ダイボンディング材の厚さが確保される箇所と、アイランドと半導体チップとが接近する箇所が存在するため、ダイボンディング材にクラックが生じて半導体チップがアイランドから剥離することを防止しつつ、ダイボンディング時に半導体チップが傾くことを防止することができる。
さらに、アイランドには凹部が１つだけ形成されているため、アイランドとダイボンディング材との拘束点が１箇所になる。従って、凹部を中心としたダイボンディング材及びアイランドの膨張（アイランド表面と平行な方向に拡がる膨張）が許容され得る。その結果、半導体装置の実装時や使用時等に、アイランド及びダイボンディング材が夫々固有の熱膨張係数に応じて膨張しても、アイランドとダイボンディング材との熱膨張係数の差に起因したクラックが生じ難い。
さらに、本発明は、以下のようなものを提供する。
（２） 上記（１）の半導体装置であって、
上記ダイボンディング領域における上記半導体チップの裏面の角近傍の下側には、上記凹部が形成されていないことを特徴とする。
（２）の発明によれば、ダイボンディング領域における半導体チップの裏面の角近傍の下側には、凹部が形成されていないため、半導体チップの裏面の角近傍とアイランドとが接近し、半導体チップの裏面の角がダイボンディング材を介してアイランドに支持されることになる。従って、ダイボンディング時に、半導体チップが傾くことを確実に防止することができる。なお、角近傍とは、少なくとも角を含むものであり、角に面取りが施されている場合には、その面取り部を含むものである。
さらに、本発明は、以下のようなものを提供する。
（３） 上記（１）又は（２）の半導体装置であって、
上記凹部の底面は、少なくとも一部が平面からなることを特徴とする。
（３）の発明によれば、凹部の底面は、少なくとも一部が平面からなるため、ダイボンディング材と凹部の底面との密着性を高めることができるとともに、ダイボンディング材にボイドが生じることを防止することができる。
例えば、図８に示した半導体装置９０のように、凹部９６が半球状であると、ダイボンディング材９５と凹部９６との密着性が低くなってしまうという問題がある。しかし、（３）の発明では、底面の少なくとも一部が平面であるため、その箇所においてダイボンディング材と凹部との密着性を高めることができ、アイランドとダイボンディング材とを強固に接合することが可能になる。
さらに、本発明は、以下のようなものを提供する。
（４） 上記（３）の半導体装置であって、
上記凹部の側面は、上記凹部の底面の周縁から漸次に立ち上がる曲面を含むことを特徴とする。
（４）の発明によれば、凹部の側面は、凹部の底面の周縁から漸次に立ち上がる曲面を有するため、凹部の底面と側面とによって滑らかに連続した面が構成され、凹部の底面と側面との間に谷が形成されない。従って、凹部の底面と側面との間でダイボンディング材にボイドが生じることを防止することができる。
さらに、本発明は、以下のようなものを提供する。
（５） 上記（１）〜（４）の半導体装置であって、
上記凹部は、上記ダイボンディング領域の中心位置を含んで形成されていることを特徴とする。
（５）の発明によれば、凹部がダイボンディング領域の中心位置を含んで形成されているため、ダイボンディング領域に半導体チップをダイボンディングするときに、ダイボンディング材のセルフアライメント機能を利用した半導体チップの位置合わせを行うことが可能になる。
本発明の半導体チップによれば、ダイボンディング材にクラックが発生して半導体チップがアイランドから剥離することを防止することが可能であるとともに、アイランドにダイボンディングされた半導体チップが傾くことがない。
［第１実施形態］
図１（ａ）は、第１実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
図２は、図１に示した半導体装置の部分拡大縦断面図である。
半導体装置１０は、半導体チップ１１、アイランド１２、リード端子１３、ワイヤ１４、吊りリード１８、及び、樹脂パッケージ部１９を備えている。
図１（ａ）に示すように、半導体装置１０は、表面に複数の電極１１ａが形成された半導体チップ１１を備えている。半導体チップ１１としては、種々のものを用いることが可能であり、その具体的な機能や内部の回路構成は、特に限定されるものではない。アイランド１２の略中央に位置するダイボンディング領域１７には、１つの凹部１６が形成されていて、半導体チップ１１は、ダイボンディング領域１７に半田材１５（ダイボンディング材）を介してダイボンディングされている。なお、ダイボンディング領域１７は、半導体チップ１１の裏面１１ｂと正対する領域である。図中、１７ａは、ダイボンディング領域１７において凹部１６が形成されていない領域（以下、凹部非形成領域という）を示している。
図１（ｂ）に示すように、凹部１６は、平面視円形状を有しており、ダイボンディング領域１７の中心位置１７ｂを含んで形成されている。凹部１６の開口面積は、半導体チップ１１の裏面１１ｂの面積の２０％程度であり、裏面１１ｂの面積より小さい。
また、凹部非形成領域１７ａは、凹部１６の周囲に位置していて、ダイボンディング領域１７の４つの角１７ｃを含んでいる。すなわち、半導体チップ１１の裏面１１ｂの角（図示せず）の下側には、凹部１６が形成されておらず、その箇所では、半導体チップ１１とアイランド１２とが接近している。従って、半導体チップ１１の裏面１１ｂの４つの角がアイランド１２によって支持されることになり、ダイボンディング時の半導体チップ１１の傾きを防止することができる。
図２に示すように、凹部１６の底面１６ａは、平面を有していて、凹部１６の側面１６ｃは、底面１６ａの周縁１６ｂから漸次に立ち上がる曲面を有している。底面１６ａが平面を有しているため、底面１６ａと半田材１５との密着性を高めることができる。また、底面１６ａは平面を有していて凹凸がないため、エアの巻き込みによってボイドが生じることはない。また、側面１６ｃが、底面１６ａの周縁１６ｂから漸次に立ち上がる曲面を有しているため、側面１６ｃと底面１６ａとの間で半田材１５にボイドが生じることを防止することができる。また、凹部１６の深さＤは、アイランド１２の厚さＴの約１／２である。
図１（ａ）に示すように、半田材１５は、半導体チップ１１の裏面１１ｂの全域とダイボンディング領域１７との間に介在していて、半導体チップ１１とダイボンディング領域１７との接合面積が広く確保されている。また、凹部非形成領域１７ａの直上では、半田材１５が薄くなっていて、アイランド１２と半導体チップ１１とが接近している一方、凹部１６の直上では、半田材１５が厚くなっている。従って、凹部１６の直上において半田材１５にクラックが発生することを防止することが可能であり、凹部非形成領域１７ａにおいて半田材１５にクラックが発生しても、そのクラックが凹部１６の直上まで至って半導体チップ１１がアイランド１２から剥離してしまうことはない。
アイランド１２の周辺には、アイランド１２から所定間隔を空けて、複数のリード端子１３が配置されている。リード端子１３は、半導体チップ１１の表面に形成された電極１１ａと電気的に接続されている。半導体装置１０には、リード端子１３の一部のみを露出させて半導体チップ１１等を封止する樹脂パッケージ部１９が形成されている。樹脂パッケージ部１９は、例えば、エポキシ樹脂等を含有する樹脂組成物からなるものである。
次に、第１実施形態に係る半導体装置１０の製造方法について説明する。
まず、リードフレーム（図示せず）のアイランド１２に、エッチングにより１つの凹部１６を形成する。エッチングにより凹部１６を形成することによって、底面１６ａの少なくとも一部が平面であり、側面１６ｃが底面１６ａの周縁１６ｂから漸次に立ち上がる曲面を有する凹部１６を形成することができる。なお、凹部の形成方法は、エッチングに限定されず、例えば、プレス加工により形成することとしてもよい。
次に、アイランド１２のダイボンディング領域１７に、ペースト状の半田材を塗布し、半導体チップ１１を載置する。半導体装置１０においては、凹部１６がダイボンディング領域１７の中央位置１７ｂを含んで形成されているため、所定量のペースト状の半田材を凹部１６内に塗布し、半導体チップ１１を押し付けることにより、半導体チップ１１の裏面１１ｂの全域とダイボンディング領域１７との間に、ペースト状の半田材を均一に広げることができる。
なお、半田材としては、例えば、Ｓｎ−Ｐｂ合金、Ｓｎ−Ｐｂ−Ａｇ合金、Ｓｎ−Ｐｂ−Ｂｉ合金、Ｓｎ−Ｐｂ−Ｉｎ合金、Ｓｎ−Ｐｂ−Ｉｎ−Ｓｂ合金、Ｓｎ−Ａｇ系合金、Ｓｎ−Ｃｕ系合金、Ｓｎ単体金属等の合金を含む半田ペーストを挙げることができる。また、半田ペーストとして、Ｐｂ系高温半田ペースト（８５質量％以上のＰｂを含有するＰｂ−Ｓｎ合金の半田ペースト）を用いることができる。このようなＰｂ系高温半田ペーストとしては、例えば、Ｐｂ−８Ｓｎ−２Ａｇ合金（Ｓｎを８重量％、Ａｇを２重量％含み、残部がＰｂ及び不可避不純物からなる合金）を含む半田ペーストを挙げることができる。また、本発明においては、ダイボンディング材として、例えば、エポキシ樹脂等の樹脂組成物を用いることとしてもよい。
続いて、所定温度で加熱してペースト状の半田材を溶融させることにより、半田材１５を介して半導体チップ１１をダイボンディングする。凹部１６がダイボンディング領域１７の中央位置１７ｂを含んで形成されているため、ペースト状の半田材を溶融させたときに、溶融した半田材のセルフアライメント機能による半導体チップ１１の位置合わせが行われる。
次に、半導体チップ１１の表面に形成された電極１１ａと、リードフレームのリード端子１３とを、金線等のワイヤ１４を用いてワイヤボンディングする。続いて、リード端子１３の一部を露出させて半導体チップ１１等を封止するように、エポキシ樹脂等を含有する樹脂組成物で樹脂パッケージ部１９を形成する。その後、リードフレームの所定箇所を切断してリードフレームを分割することにより、半導体装置１０を製造することができる。
本発明において、凹部の平面視形状は、特に限定されるものではなく、円形状（図１（ｂ）参照）以外に、例えば、楕円形、矩形や正多角形等の多角形を挙げることができる。
凹部の平面視形状を、円形状や楕円形状等のように、角のない形状とすることによって、局所的に熱応力が集中することを防止することができ、ダイボンディング材にクラックが生じることを防止することができる。なお、平面視形状が異なる凹部が形成された半導体装置については、後で図３〜図５を用いて詳述することにする。
本発明において、凹部が形成される位置は、ダイボンディング領域内であれば、特に限定されるものではないが、凹部は、ダイボンディング領域の中心位置を含んで形成されていることが望ましい。ダイボンディング領域に半導体チップをダイボンディングするときに、ダイボンディング材のセルフアライメント機能を利用した半導体チップの位置合わせを行うことが可能になるからである。このようにする場合、凹部の平面視形状は、ダイボンディング領域の中心位置を中心とした点対称形状であることが望ましい。ダイボンディング材のセルフアライメント機能を利用した半導体チップの位置合わせがより正確に行われるからである。
凹部の開口面積は、半導体チップの裏面の面積より小さければ、特に限定されるものではないが、半導体チップの裏面の面積の１０〜７０％であることが望ましい。ダイボンディング材が厚い箇所を広く確保することができるため、ダイボンディング材にクラックが発生することをより確実に防止することかできるからである。凹部の開口面積が、半導体チップの裏面の面積の１０％未満である場合、凹部の開口面積が狭過ぎて、ダイボンディング材が厚い箇所を広く確保することが困難であり、ダイボンディング材にクラックが発生するおそれがある。また、凹部の開口面積が、半導体チップの裏面の面積の７０％を超えると、凹部の開口面積が広過ぎて、アイランドの機械的強度が低下し、アイランド表面の平坦さが損なわれるおそれがある。
凹部の底面の形状は、特に限定されるものではなく、例えば、平面、半球面、変形半球面を挙げることができるが、本発明において、凹部の底面は、少なくとも一部が平面であることが望ましい。ダイボンディング材との密着性を高めることができるとともに、エアの巻き込みによるボイドの発生を防止することができるからである。なお、ダイボンディング材との密着性を向上させる点から、凹部の底面は、平面からなることがより望ましい。
また、凹部の底面の少なくとも一部が平面からなる場合において、凹部の側面は、凹部の底面の周縁から漸次に立ち上がる曲面を有することが望ましい。凹部の底面と側面とによって滑らかに連続した面が構成され、凹部の底面と側面との間に谷が形成されないため、凹部の底面と側面との間でダイボンディング材にボイドが生じることを防止することができるからである。
凹部の深さは、アイランドの厚さの１／４〜３／４であることが望ましい。アイランド表面（凹部非形成領域）の平坦さを損なうことなく、凹部直上のダイボンディング材の厚さを確保することができるからである。凹部の深さがアイランドの厚さの１／４未満である場合、凹部が浅過ぎて、ダイボンディング材の厚さを充分に確保することができないため、凹部直上においてダイボンディング材にクラックが生じるおそれがある。一方、凹部の深さがアイランドの厚さの３／４を超える場合、アイランドが薄くなり過ぎて、アイランドの機械的強度が低下し、アイランド表面の平坦さが損なわれるおそれがある。凹部の深さは、アイランドの厚さの１／３〜２／３であることがより望ましい。
本発明において、凹部非形成領域の位置及び面積は、特に限定されるものではないが、半導体チップの裏面の全ての角の下側は、凹部非形成領域であることが望ましい。半導体チップの裏面の全ての角の下側のダイボンディング材を薄くすることによって、ダイボンディング時に、半導体チップが傾くことを防止することができるからである。
また、半導体チップの裏面の少なくとも１組の対辺の下側が、凹部非形成領域であることも望ましい。半導体チップの裏面の少なくとも１組の対辺の下側のダイボンディング材を薄くすることによっても、ダイボンディング時に、半導体チップが傾くことを防止することができるからである。
［第２実施形態］
図３（ａ）は、第２実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置２０は、半導体チップ２１、アイランド２２、リード端子２３、ワイヤ２４、吊りリード２８及び樹脂パッケージ部２９を備えている。
図３（ａ）に示すように、アイランド２２の略中央に位置するダイボンディング領域２７には、１つの凹部２６が形成されていて、半導体チップ２１は、ダイボンディング領域２７に半田材２５を介してダイボンディングされている。
図３（ｂ）に示すように、凹部２６は、平面視正方形状を有しており、ダイボンディング領域２７の中心位置２７ｂを含んで形成されている。凹部２６の平面視形状は、半導体チップ２１の平面視形状の相似形である。半導体装置２０においては、半導体チップ２１と凹部２６とが相似形であり且つ両者の中心位置が合致しているため、該中心位置を拘束点として外周側に拡がる半田材２５と半導体チップ２１との膨張による変位方向等が合致し、半田材２５と半導体チップ２１との熱膨張係数の差に起因した応力の発生を抑制することができる。従って、半田材２５にクラックが生じることを防止することができる。
凹部２６の開口面積は、半導体チップ２１の裏面２１ｂの面積の２５％程度であり、裏面２１ｂの面積より小さい。なお、凹部２６の断面視形状は、図２を用いて説明した凹部１６と同じであるから、ここでの説明は省略する。凹部非形成領域２７ａは、ダイボンディング領域２７の４つの角２７ｃを含んでいる。すなわち、半導体チップ２１の裏面２１ｂの角（図示せず）の下側には、凹部２６が形成されていない。
半田材２５は、半導体チップ２１の裏面２１ｂの全域とダイボンディング領域２７との間に介在している。従って、ダイボンディング領域２７に形成された凹部２６の直上では、半田材２５が厚くなっている。一方、ダイボンディング領域２７における凹部非形成領域２７ａの直上では、半田材２５が薄くなっている。
アイランド２２の周辺には、複数のリード端子２３が配置されている。リード端子２３は、半導体チップ２１の表面に形成された電極２１ａと電気的に接続されている。半導体装置２０には、リード端子２３の一部のみを露出させて半導体チップ２１等を封止する樹脂パッケージ部２９が形成されている。
［第３実施形態］
図４（ａ）は、第３実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置３０は、半導体チップ３１、アイランド３２、リード端子３３、ワイヤ３４、吊りリード３８及び樹脂パッケージ部３９を備えている。
図４（ａ）に示すように、アイランド３２の略中央に位置するダイボンディング領域３７には、１つの凹部３６が形成されていて、半導体チップ３１は、ダイボンディング領域３７に半田材３５を介してダイボンディングされている。
図４（ｂ）に示すように、凹部３６は、平面視矩形状を有しており、ダイボンディング領域３７の中心位置３７ｂを含んで形成されている。凹部３６の短手側の周縁３６ａは、ダイボンディング領域３７の外周３７ｄまで達している。従って、ダイボンディング領域３７の外周３７ｄ側からダイボンディング領域３７の内側へ向かって延びるクラックの発生を抑制することができる。
凹部３６の開口面積は、半導体チップ３１の裏面３１ｂの面積の６０％程度であり、裏面３１ｂの面積より小さい。なお、凹部３６の断面視形状は、図２を用いて説明した凹部１６と同じであるから、ここでの説明は省略する。凹部非形成領域３７ａは、ダイボンディング領域３７の４つの角３７ｃを含んでいる。すなわち、半導体チップ３１の裏面３１ｂの角（図示せず）の下側には、凹部３６が形成されていない。
半田材３５は、半導体チップ３１の裏面３１ｂの全域とダイボンディング領域３７との間に介在している。従って、ダイボンディング領域３７に形成された凹部３６の直上では、半田材３５が厚くなっている。一方、ダイボンディング領域３７における凹部非形成領域３７ａの直上では、半田材３５が薄くなっている。
アイランド３２の周辺には、複数のリード端子３３が配置されている。リード端子３３は、半導体チップ３１の表面に形成された電極３１ａと電気的に接続されている。半導体装置３０には、リード端子３３の一部のみを露出させて半導体チップ３１等を封止する樹脂パッケージ部３９が形成されている。
［第４実施形態］
図５（ａ）は、第４実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、（ａ）に示した半導体装置の部分平面透視図である。
半導体装置４０は、半導体チップ４１、アイランド４２、リード端子４３、ワイヤ４４、吊りリード４８及び樹脂パッケージ部４９を備えている。
図５（ａ）に示すように、アイランド４２の略中央に位置するダイボンディング領域４７には、１つの凹部４６が形成されていて、半導体チップ４１は、ダイボンディング領域４７に半田材４５を介してダイボンディングされている。
図５（ｂ）に示すように、凹部４６は、平面視十字形状を有しており、ダイボンディング領域４７の中心位置４７ｂを含んで形成されている。平面視十字形状を有する凹部４６の周縁の一部４６ａは、ダイボンディング領域４７の外周４７ｄまで達している。従って、ダイボンディング領域４７の外周４７ｄ側からダイボンディング領域４７の内側へ向かって延びるクラックの発生を抑制することができる。
凹部４６の開口面積は、半導体チップ４１の裏面４１ｂの面積の７０％程度であり、裏面４１ｂの面積より小さい。なお、凹部４６の断面視形状は、図２を用いて説明した凹部１６と同じであるから、ここでの説明は省略する。凹部非形成領域４７ａは、ダイボンディング領域４７の４つの角４７ｃを含んでいる。すなわち、半導体チップ４１の裏面４１ｂの角（図示せず）の下側には、凹部４６が形成されていない。
半田材４５は、半導体チップ４１の裏面４１ｂの全域とダイボンディング領域４７との間に介在している。従って、ダイボンディング領域４７に形成された凹部４６の直上では、半田材４５が厚くなっている。一方、ダイボンディング領域４７における凹部非形成領域４７ａの直上では、半田材４５が薄くなっている。
アイランド４２の周辺には、複数のリード端子４３が配置されている。リード端子４３は、半導体チップ４１の表面に形成された電極４１ａと電気的に接続されている。半導体装置４０には、リード端子４３の一部のみを露出させて半導体チップ４１等を封止する樹脂パッケージ部４９が形成されている。
以上、第１〜第４実施形態に係る半導体装置について説明したが、本発明において、凹部の平面視形状は、これらの例に限定されるものではない。凹部の平面視形状としては、例えば、矩形状を有するダイボンディング領域の中心位置から該ダイボンディング領域の各角位置まで延びる形状からなる十字形状を挙げることができる。このような形状であれば、半導体チップの裏面の角近傍の下側においてダイボンディング材が厚くなるため、ダイボンディング領域の外周側からダイボンディング領域の内側へ向かって延びるクラックの発生を抑制することできる。また、半導体チップ裏面の辺の下側のダイボンディング材が薄くなるため、ダイボンディング時に、半導体チップが傾くことを防止することができる。
本実施形態においては、半導体装置のパッケージ方式がＳＯＰ（Small Out-line Package）である場合について説明したが、本発明において、パッケージ方式としては、特に限定されるものではなく、例えば、ＱＦＰ（Quad Flat Package）、ＱＦＮ（Quad Flat Non-leaded package）、ＱＦＪ（Quad Flat J leaded package）、ＳＯＪ（Small Out-line J leaded package）、ＤＩＰ（Dual In-line Package）、ＳＩＰ（Single In-line Package）等を挙げることができる。
（ａ）は、本発明の第１実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 図１に示した半導体装置の部分拡大縦断面図である。 本発明の第２実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第３実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 本発明の第４実施形態に係る半導体装置を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 （ａ）は、従来の半導体装置の一例を模式的に示す縦断面図であり、（ｂ）は、その半導体装置のダイボンディング材にクラックが生じた様子を示す縦断面図であり、（ｃ）は、その半導体装置が備える半導体チップが傾いた様子を示す縦断面図である。 （ａ）は、従来の半導体装置の他の一例を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。 （ａ）は、従来の半導体装置のさらに他の一例を模式的に示す縦断面図であり、（ｂ）は、その半導体装置の部分平面透視図である。
符号の説明
１０、２０、３０、４０ 半導体装置
１１、２１，３１、４１ 半導体チップ
１１ａ、２１ａ、３１ａ、４１ａ 電極
１１ｂ、２１ｂ、３１ｂ、４１ｂ （半導体チップの）裏面
１２、２２、３２、４２ アイランド
１３、２３、３３、４３ リード端子
１４、２４、３４、４４ ワイヤ
１５、２５、３５、４５ 半田材（ダイボンディング材）
１６、２６、３６、４６ 凹部
１６ａ （凹部の）底面
１６ｂ （凹部の底面の）周縁
１６ｃ （凹部の）側面
１７、２７、３７、４７ ダイボンディング領域
１７ａ、２７ａ、３７ａ、４７ａ 凹部非形成領域
１８、２８、３８、４８ 吊りリード
１９、２９、３９、４９ 樹脂パッケージ部

Claims (5)

  1. 半導体チップと、
    前記半導体チップがダイボンディング材を介してダイボンディングされるアイランドと
    を備えた半導体装置であって、
    前記アイランドは、前記半導体チップがダイボンディングされるダイボンディング領域を有し、
    前記ダイボンディング領域には、前記半導体チップの裏面の面積より開口面積が小さい１つの凹部が形成され、
    前記ダイボンディング材は、前記半導体チップの裏面の全域と前記ダイボンディング領域との間に介在していることを特徴とする半導体装置。
  2. 前記ダイボンディング領域における前記半導体チップの裏面の角近傍の下側には、前記凹部が形成されていない請求項１に記載の半導体装置。
  3. 前記凹部の底面は、少なくとも一部が平面からなる請求項１又は２に記載の半導体装置。
  4. 前記凹部の側面は、前記凹部の底面の周縁から漸次に立ち上がる曲面を含む請求項３に記載の半導体装置。
  5. 前記凹部は、前記ダイボンディング領域の中心位置を含んで形成されている請求項１〜４のいずれか１に記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104709A (ja) * 2010-11-11 2012-05-31 Shindengen Electric Mfg Co Ltd リードフレーム及び半導体装置
JP2015153877A (ja) * 2014-02-13 2015-08-24 セイコーインスツル株式会社 リードフレームおよび半導体装置の製造方法
US9466632B2 (en) 2015-01-09 2016-10-11 Samsung Electronics Co., Ltd. Image sensor package and an image sensor module having the same
JP2019161189A (ja) * 2018-03-16 2019-09-19 株式会社神戸製鋼所 熱伝導性無機基板及び半導体装置
JP7199823B2 (ja) 2018-04-12 2023-01-06 新電元工業株式会社 半導体装置および半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5480073A (en) * 1977-12-09 1979-06-26 Hitachi Ltd Lead frame
JPS5487178A (en) * 1977-12-23 1979-07-11 Hitachi Ltd Construction of bonding part between semiconductor pellet and electrode plate
JPS59201451A (ja) * 1983-04-28 1984-11-15 Rohm Co Ltd リ−ドフレ−ム
JPH07106350A (ja) * 1993-09-30 1995-04-21 Nec Corp 半導体装置
JP2003324216A (ja) * 2002-02-28 2003-11-14 Rohm Co Ltd 発光ダイオードランプ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5480073A (en) * 1977-12-09 1979-06-26 Hitachi Ltd Lead frame
JPS5487178A (en) * 1977-12-23 1979-07-11 Hitachi Ltd Construction of bonding part between semiconductor pellet and electrode plate
JPS59201451A (ja) * 1983-04-28 1984-11-15 Rohm Co Ltd リ−ドフレ−ム
JPH07106350A (ja) * 1993-09-30 1995-04-21 Nec Corp 半導体装置
JP2003324216A (ja) * 2002-02-28 2003-11-14 Rohm Co Ltd 発光ダイオードランプ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104709A (ja) * 2010-11-11 2012-05-31 Shindengen Electric Mfg Co Ltd リードフレーム及び半導体装置
JP2015153877A (ja) * 2014-02-13 2015-08-24 セイコーインスツル株式会社 リードフレームおよび半導体装置の製造方法
US9466632B2 (en) 2015-01-09 2016-10-11 Samsung Electronics Co., Ltd. Image sensor package and an image sensor module having the same
JP2019161189A (ja) * 2018-03-16 2019-09-19 株式会社神戸製鋼所 熱伝導性無機基板及び半導体装置
JP7082506B2 (ja) 2018-03-16 2022-06-08 株式会社神戸製鋼所 熱伝導性無機基板及び半導体装置
JP7199823B2 (ja) 2018-04-12 2023-01-06 新電元工業株式会社 半導体装置および半導体装置の製造方法

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