JP7442333B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
電子機器の小型軽量化及び高機能化のニーズに伴い、電子機器に半導体装置を高密度に実装することが可能な表面実装型パッケージが多用されている。アナログＩＣなどでは、近年、さらなる電気特性の高精度化が要求されている。しかし、パッケージング工程などの実装工程において、半導体素子に応力がかかることで電気特性の変動が生じて目標とする電気特性を得られないことがある。
フルモールドタイプの半導体装置において、ダイパッドの上下の樹脂厚を同一とすることで、半導体装置の実装時の応力に起因する反りを低減することが提案されている（例えば、特許文献１参照）。
特開２００９－２７８０２４号公報
しかしながら、フルモールドタイプの半導体装置では放熱性が十分でなく、半導体素子から発生する熱が蓄熱して半導体装置の電気特性を悪化させてしまうこともある。
本発明は、かかる課題に鑑みてなされたもので、ノンリードタイプの半導体装置であっても半導体素子への応力を低減することができる半導体装置の提供を目的とする。
上記課題を解決するために、本発明では以下の手段を用いた。
ダイパッドと、
前記ダイパッド上に搭載された半導体素子と、
前記ダイパッドと離間して配置され、前記半導体素子と電気的に接続されたリードと、
前記ダイパッドと前記半導体素子と前記リードとを封止している封止樹脂と、を備え、
前記半導体素子の応力に対する感度の高い素子領域を有し、前記素子領域の上方に位置する前記封止樹脂の表面に凹部が設けられていることを特徴とする半導体装置とする。
また、ダイパッドと、
前記ダイパッド上に搭載された半導体素子と、
前記ダイパッドと離間して配置され、前記半導体素子と電気的に接続されたリードと、
前記ダイパッドと前記半導体素子と前記リードとを封止している封止樹脂と、を備える半導体装置の製造方法であって、
前記ダイパッド上に前記半導体素子が搭載され、前記ダイパッドと離間して配置したリードを用意する工程と、
前記半導体素子が搭載された前記ダイパッドと前記リードを封止するための金型であって、前記凹部を形成するための凸部を有する金型を用意する工程と、
前記半導体素子が搭載された前記ダイパッドを封止するとともに、前記半導体素子の応力に対する感度の高い素子領域の上方に位置する前記封止樹脂の表面に、前記凸部と相対する凹部を形成する工程と、からなることを特徴とする半導体装置の製造方法を用いる。
上記手段を用いることで、半導体素子への封止樹脂からの応力を低減できる半導体装置を実現できる。
本発明の第１実施形態にかかる半導体装置の構造図である。 本発明の第２実施形態にかかる半導体装置の構造図である。 本発明の第３実施形態にかかる半導体装置の構造図である。 本発明の第４実施形態にかかる半導体装置の構造図である。 本発明の第５実施形態にかかる半導体装置の構造図である。 本発明の第６実施形態にかかる半導体装置の構造図である。 本発明の第１実施形態にかかる半導体装置の製造方法を示す構造図である。 本発明の第１実施形態にかかる半導体装置の製造方法を示す構造図である。 本発明の第１実施形態にかかる半導体装置の製造方法を示す構造図である。 本発明の第１実施形態にかかる半導体装置の製造方法を示す構造図である。
以下、本発明の半導体装置の実施形態について詳細に説明する。
図１は、本発明の第１実施形態にかかる半導体装置の構造図である。図１（ａ）の断面図に示すように、銅（Ｃｕ）合金などからなるダイパッド５上に半導体素子１が搭載されている。ダイパッド５の周囲にはダイパッド５と離間してリード４が設けられている。そして、半導体素子１の上面に設けられた電極パッド（図示せず）とリード４の上面とが接続部材であるワイヤ３を介して電気的に接続されている。ワイヤ３の材料としては金（Ａｕ）や銅（Ｃｕ）が用いられる。なお、半導体素子１とリード４との電気的接続はワイヤ法に限られることなく、バンプを介したフリップチップボンディング法を用いても構わない。
半導体素子１とダイパッド５とワイヤ３の周囲は封止樹脂２によって被覆されるが、ダイパッド５の半導体素子１搭載面の反対側の裏面は封止樹脂２から露出している。ダイパッド５の裏面はメッキ層１２によって覆われて放熱性に優れる形状である。リード４の底面と外側面も封止樹脂２から露出し、リード４の底面の露出面もメッキ層１２で覆われる構成である。リード４の外側面は封止樹脂の側面から突出せず、ノンリードタイプの半導体装置２１となっている。なお、メッキ層１２は、鉛（Ｐｂ）、ビスマス（Ｂｉ）、錫（Ｓｎ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、金（Ａｕ）のいずれかの金属もしくは複数の金属の合金からなり、電解メッキ法または無電解メッキ法によって形成される。
半導体装置２１を構成する半導体素子１の表面の一部には、応力に対する感度が高い素子領域１ａがあり、その上方に位置する封止樹脂２の表面には凹部６１が設けられている。凹部６１は応力に対する感度が高い素子領域１ａの上方に選択的に設けられ、半導体素子１の全領域と重なるようには設けられていない。ここで、凹部６１の断面は逆台形形状をなしており、該逆台形の上底が下底より長く、該逆台形の脚部はテーパー状になっている。また、上底と下底と半導体素子１の上表面とが平行になっている。
図１（ｂ）は半導体装置の上面から透視した平面図である。矩形形状の封止樹脂２の中央領域にダイパッド５が配置されている。封止樹脂２の一方の辺（側面）に沿って複数のリード４が配置され、一方の辺と対向する他方の辺（側面）に沿って複数のリード４が配置されている。そして、互いの辺（側面）に沿って配置されたリード４はダイパッド５を挟んで向かい合っている。ダイパッド５上には半導体素子１が搭載され、半導体素子１の外周に配置された電極パッド６とリード４がワイヤ３を介して電気的に接続されている。半導体素子１には応力に対する感度が高い素子領域１ａとこれに対し相対的に応力に対する感度が低い素子領域１ｂがある。
高温の成形用金型に注入された溶融状の樹脂が硬化する時、及び常温に戻る時の樹脂の収縮によって、シリコンからなる半導体素子１に圧縮、せん断等の応力が加わると、シリコン単結晶にピエゾ効果が生じ、半導体素子の表面に形成された半導体集積回路素子の電気特性が変動することがあるが、該半導体集積回路素子の中でもピエゾ効果の影響で電気特性が変動しやすい素子が応力に対する感度が高い素子に相当する。例えば、カレントミラー回路は、対を形成するＰチャネルＭＯＳトランジスタ間で同一な電流が流れることを利用して、２つの電流経路の電流が等しくなるように働くことを利用した回路であるが、この回路に応力がかかると２つの電流経路の電流がずれてしまう。このような対を成すトランジスタはその特性が大きく違わないことが必要であり、上述の応力に対する感度が高い素子領域１ａに形成されることが望ましい。
凹部６１を半導体素子１上に平面投影した領域は応力に対する感度が高い素子領域１ａを含んで周囲を囲うように形成され、その周縁部の形状は円形である。凹部６１は二重の同心円で図示されており、外側の円形は凹部６１の最上部、内側の円形は凹部６１の底面における輪郭を投影している。そして、この内側の円形の凹部６１の中央付近に応力に対する感度が高い素子領域１ａが設けられている。半導体素子１の外周領域には電極パッド６が配置されているが、凹部６１の平面投影領域は電極パッド６が配置されている領域と重畳しないことが望ましい。図１（ａ）に図示したように、ワイヤ３はループ状に形成され、そのループ高さは半導体素子１の上面よりも高いため、凹部６１が電極パッド６の配置領域と重畳し、かつ凹部６１が深くなると、ワイヤ３が凹部６１から露出して信頼性を低下させる懸念が生じる。よって、凹部６１の平面投影領域は電極パッド６が配置されている領域と重畳しないことが望ましい。したがって、凹部６１の平面投影領域と応力に対する感度が高い素子領域１ａの余裕を考慮すれば、応力に対する感度が高い素子領域１ａを半導体素子１の中央付近に設けることがより望ましい。
応力に対する感度が高い素子領域１ａの上方に位置する封止樹脂２の表面に凹部６１を設けることで、応力に対する感度が高い素子領域１ａの上方の封止樹脂２の厚さが薄くなり、そのため、この素子領域１ａにかかる応力が低減することができる。その結果、この素子領域１ａに形成された回路から得られる電気特性値が本来の値からずれてしまうことを低減できる。このように、上記構造とすることで半導体素子１への封止樹脂からの応力を低減できる半導体装置２１を実現できる。
以上では、封止樹脂２の２つの側面のそれぞれにリード４を設けたＤＦＮ（Dual Flat Non-leaded）パッケージの例で説明したが、本技術は封止樹脂２の４つの側面のそれぞれにリード４を設けたＱＦＮ（Quad Flat Non-leaded）パッケージにも適用可能である。
図２は、本発明の第２実施形態にかかる半導体装置の構造図であって、凹部の各種形状を示した平面図である。図２（ａ）に示す半導体装置２２では、凹部６２の平面投影領域の周縁部が楕円である例を示し、この楕円に囲まれた領域の中央付近に応力に対する感度が高い素子領域１ａが設けられている。図２（ｂ）に示す半導体装置２３では、凹部６３の平面投影領域の周縁部が多角形で、すべての内角が鈍角である例を示し、この多角形の周縁部の中央付近に応力に対する感度が高い素子領域１ａが設けられている。図２（ｃ）に示す半導体装置２４では、凹部６４の平面投影領域の周縁部が角を丸くした四角形である例を示し、この角を丸くした四角形に囲まれた領域の中央付近に応力に対する感度が高い素子領域１ａが設けられている。以上のように、いずれの形状でも凹部６２、６３、６４の周縁部の一部に鋭角な領域を有することのないようにしている。このような形状とすることで周縁部の一部に過剰な応力が掛からず、延いては、応力に対する感度が高い素子領域１ａに過剰な応力がかかることを防止している。なお、本実施形態における断面形状は、図１（ａ）に図示したものと同様、逆台形形状である。
図３は、本発明の第３実施形態にかかる半導体装置の構造図である。図１に示した第１実施形態の半導体装置２１との違いは、凹部６５の断面形状が相違するものである。第１実施形態と異なるリード構造のノンリードタイプの半導体装置を用いて以下説明する。
ダイパッド５上に半導体素子１が搭載され、ダイパッド５の周囲にはダイパッド５と離間してリード４が設けられている。半導体素子１上の電極パッド（図示せず）とリード４がワイヤ３を介して電気的に接続されている。リード４はインナーリード部４ａとアウターリード部４ｂからなり、インナーリード部４ａがアウターリード部４ｂよりも高くなるように折り曲げられている。そして、ダイパッド５上の半導体素子１、ワイヤ３、リード４は封止樹脂２によって封止されている。ダイパッド５の半導体素子１搭載面と反対側である裏面は封止樹脂２から露出し、その露出面はメッキ層１２にて被覆されており、放熱性にすぐれている。ダイパッド５の上端部にはダイパッド５の厚みを薄くした肉薄部５ａが設けられ、肉薄部５ａの裏面には封止樹脂２が回り込んでダイパッド５が封止樹脂から抜けにくい構造となっている。
リード４のインナーリード部４ａは封止樹脂２によって封止されているが、封止樹脂２の底面と同一平面となるダイパッド５の裏面およびアウターリード部４ｂの底面は封止樹脂２から露出し、メッキ層１２で覆われている。
第１実施形態では封止樹脂２に設けられた凹部６１の底面が半導体素子１の上表面に対し平行であったのに対し、本実施形態では封止樹脂２に設けられた凹部６５の内面を半球面としている。このような形状とすることで、封止樹脂２からの応力は球面状の内面で分散され、応力に対する感度が高い素子領域１ａにかかる応力は小さなものとなる。そして、凹部６５には図１（ｂ）や図２（ａ）～（ｃ）に図示した平面形状を適用することができる。この場合も凹部６５の平面投影領域は電極パッド６が配置されている領域と重畳しないように形成することが望ましい。これにより信頼性が高く、かつ、半導体素子１への封止樹脂からの応力を低減できる半導体装置２５とすることができる。本実施形態ではリード４をアップセットしたノンリードタイプの半導体装置にて説明したが、凹部６５の内面を球面とすることは図１に図示した他のノンリードタイプの半導体装置にも適用可能である。
なお、図３では半球面を採用した例を図示しているが、この例に限らず、様々な曲率を有する凹状曲面を適用でき、図示した例よりも深さが浅い曲面を適用しても構わない。
図４は、本発明の第４実施形態にかかる半導体装置の構造図である。図１に示した半導体装置２１との違いは、応力に対する感度が高い素子領域１ａが複数有する点である。図４（ａ）に示すように、半導体素子１の表面の一部には、応力に対する感度が高い素子領域１ａが複数あり、その上方に位置する封止樹脂２の表面には凹部６６を複数設けた半導体装置２６とするのが良い。ただ、図４（ｂ）に示すように、複数の応力に対する感度が高い素子領域１ａが近接している場合は、一つの凹部６７としても良い。凹部６７には図１乃至図３で説明した平面形状や断面形状を適用できる。また、この場合も凹部６７の平面投影領域は電極パッド６が配置されている領域と重畳しないように形成することが望ましい。これにより信頼性が高く、かつ、半導体素子１への封止樹脂からの応力を低減できる半導体装置２７とすることができる。
図５は、本発明の第５実施形態にかかる半導体装置の構造図である。半導体素子１の表面の電極パッド６を配置した領域を除く全ての領域が応力に対する感度が高い素子領域１ａである場合は、図５に示すように、半導体素子１の素子領域を含んで周囲を囲うように凹部６８を設ける。ただし、凹部６８の平面投影領域は電極パッド６が配置されている領域と重畳しないように形成することが望ましい。そして、角を丸くした四角形のように凹部６８の周縁部の一部に鋭角な領域を有することの無い形状とするのが良い。上記構造とすることで信頼性が高く、かつ、半導体素子１への封止樹脂からの応力を低減できる半導体装置２８とすることができる。
図６は、本発明の第６実施形態にかかる半導体装置の構造図である。第１実施形態との違いはワイヤボンディング法に代えてフリップチップボンディング法を用いた点である。
第１実施形態では、半導体素子１の素子面がリード４と反対方向に向く構造であったのに対し、本実施形態では、図６（ａ）の断面図に示すように、金属材料からなる放熱板１３の下面に固着した半導体素子１の素子面がリード４に向く構造としている。したがって、放熱板１３はダイパッドとしての機能も有する。半導体素子１の素子面にはバンプ電極１１が設けられ、このバンプ電極１１を介して半導体素子１の素子面とリード４が向い合って電気的に接続している。バンプ電極１１は錫（Ｓｎ）や金（Ａｕ）などの金属材料からなる。
放熱板１３とリード４は半導体素子１を上下に挟む構造で、半導体素子１と放熱板１３とリード４は封止樹脂２によって被覆される。ただし、放熱板１３の裏面、すなわち、本図における放熱板１３の上面に相当する面は封止樹脂２から露出し、メッキ層１２で覆われている。また、リード４の底面と外側面も封止樹脂２から露出し、リード４の底面の露出面もメッキ層１２で覆われる構成である。リード４の外側面は封止樹脂の側面から突出しないノンリードタイプの半導体装置２９となっている。
半導体素子１の表面の一部には、応力に対する感度が高い素子領域１ａがあり、その下方に位置する封止樹脂２の表面には凹部６９が設けられている。凹部６９は応力に対する感度が高い素子領域１ａの下方に選択的に設けられ、半導体素子１の全領域と重なるように設けられていない。ここで、凹部６９の断面は台形形状をなしており、該台形の上底が下底より短く、該台形の脚部は下底に向かって広がるようにテーパー状になっている。また、上底と下底と半導体素子１の上表面とが平行になっている。
図６（ｂ）は半導体装置２９の底面側からの平面図である。メッキ層１２は図示していない。矩形形状の封止樹脂２の中央領域に銅材からなる放熱板１３が配置されている。封止樹脂２の一方の辺（側面）に沿って複数のリード４が配置され、一方の辺と対向する他方の辺（側面）に沿って複数のリード４が配置されている。そして、互いの辺（側面）に沿って配置されたリード４は放熱板１３を中心にして向かい合っている。放熱板１３には半導体素子１が固着され、半導体素子１の外周に配置されたバンプ電極１１とリード４が重なって電気的に接続されている。半導体素子１には応力に対する感度が高い素子領域１ａとこれに対し相対的に応力に対する感度が低い素子領域１ｂがある。例えば、カレントミラー回路は、対を形成するＰチャネルＭＯＳトランジスタ間で同一な電流が流れることを利用して、２つの電流経路の電流が等しくなるように働くことを利用した回路であるが、この回路に応力がかかると２つの電流経路の電流がずれてしまう。このような対を成すトランジスタはその特性が大きく違わないことが必要であり、上述の応力に対する感度が高い素子領域１ａに形成されることが望ましい。
凹部６９を半導体素子１上に平面投影した領域は応力に対する感度が高い素子領域１ａを含んで周囲を囲うように形成され、その周縁部の形状は円形である。そして、この円形に囲まれた領域の中央付近に応力に対する感度が高い素子領域１ａが設けられている。半導体素子１の外周領域にはバンプ電極１１が配置されているが、リード４とバンプ電極１１が重畳していることから凹部６９の平面投影領域はバンプ電極１１が配置されている領域と重畳しない。
応力に対する感度が高い素子領域１ａの下方に位置する封止樹脂２の表面に凹部６９を設けることで、応力に対する感度が高い素子領域１ａの上方の封止樹脂２の厚さが薄くなり、そのため、この素子領域１ａにかかる応力が低減することができる。その結果、この素子領域１ａに形成された回路から得られる電気特性値が本来の値からずれてしまうことを低減できる。このように、上記構造とすることで半導体素子１への封止樹脂からの応力を低減できる半導体装置２９を実現できる。
以上では、封止樹脂２の２つの側面のそれぞれにリード４を設けたＤＦＮ（Dual Flat Non-leaded）パッケージの例で説明したが、本技術は封止樹脂２の４つの側面のそれぞれにリード４を設けたＱＦＮ（Quad Flat Non-leaded）パッケージにも適用可能である。また、凹部６９には図１乃至図３で説明した平面形状や断面形状を適用することも可能である。
図７は、本発明の第１実施形態にかかる半導体装置の製造方法を示す構造図である。まず、図７（ａ）に示すように、ダイパッド５とダイパッド５の周囲に離間して複数のリード４を配置したリードフレーム７を用意する。リードフレーム７は矩形状のダイパッド５およびダイパッド５から離間して配置された複数のリード４を１つのユニット７ａとして、そのユニット７ａを複数有する形状である。破線で囲むように図示するユニット７ａはフレーム枠７ｂに囲まれており、リード４はフレーム枠７ｂに接続され、ダイパッド５は吊りリード７ｃを介してフレーム枠７ｂに接続されている。なお、リードフレーム７は主に銅材からなるものである。図７（ｂ）は図７（ａ）に示されるＡ－Ａ線に沿った断面図である。この段階で隣接するユニット７ａどうしのリード４はフレーム枠７ｂを介して繋がっている。
次いで、図７（ｃ）に示すように、ダイパッド５上に半導体素子１を搭載し、半導体素子１上に設けられた電極パッド（図示せず）とリード４とをワイヤ３を介して電気的に接続する。
図８は、図７に続く、本発明の第１実施形態にかかる半導体装置の製造方法を示す構造図である。図８（ａ）に示すように、半導体素子１を搭載したリードフレーム７を封止するための金型８を用意する。金型８は上金型８ａと下金型８ｂとから構成され、それらの間にキャビティ９を有する。そして、上金型８ａからキャビティ９に向かって突出するように凸部１０が設けられている。凸部１０は半導体素子１の表面の一部の応力に対する感度が高い素子領域１ａの上方に位置している。ここに図示した凸部１０の断面形状は台形である。
図１（ａ）および図１（ｂ）に示した凹部６１を得るためには、凸部１０を円錐台形状とする必要がある。また、図２（ａ）に図示した凹部６２を得るためには楕円錐台形状の凸部１０、図２（ｂ）に図示した凹部６３を得るためには角錐台形状の凸部１０とする必要がある。
図８（ｂ）に示すように、上金型８ａと下金型８ｂの間に設けられたキャビティ９に封止樹脂２を流入させ、半導体素子１とダイパッド５とワイヤ３とリード４を封止樹脂２にて封止する。このとき、半導体素子１の表面の一部には、応力に対する感度が高い素子領域１ａがあり、その上方に位置する封止樹脂２の表面に凹部６１が形成されるが、封止時にこの凹部６１は上金型８ａの凸部１０と相対して形成されるものである。
図８（ｃ）に示すように、封止体１５を金型８から取り出し、ダイパッド５の裏面およびリード４の底面にメッキ層１２を形成する。その後、回転ブレード１４を用いてフレーム枠７ｂに沿って封止体１５を切断する。このとき、回転ブレード１４の幅をフレーム枠７ｂの幅よりも大きくすることでフレーム枠７ｂを完全に除去することができる。なお、回転ブレード１４による切断方向は封止体１５底面から上方向、上面から下方向のいずれでも構わない。
切断後、図９に示すような個々に分離された半導体装置２１が得られる。図９（ａ）は断面図、図９（ｂ）は平面図であり、複数の半導体装置２１の集合体として図示している。なお、上記では金型の一つのキャビティから複数の半導体装置を得る方法について述べたが、一つのキャビティから一つ半導体装置を得るという封止方法を採用することも可能である。
次に、得られた半導体装置２１の電気特性検査を実施する。そして、半導体装置２１に組み込まれている半導体素子１の組立前のプロービングテストで得られた電気特性と比較して特性変動量を確認する。この特性変動量が検査基準内であれば、これ以降の工程を実施しなくてもよい。検査基準を超える特性変動量であれば、以降の工程を追加して電気特性の補正を行う。
図１０に示すように、電気特性の補正は、凹部６１の底面の封止樹脂２の一部を所定量除去して、凹部６１の深さをさらに深くすることにて行う。凹部６１の底面の除去すべき所定量は、以前のサンプルでの事前評価によって予め決定しておいた電気特性の補正量と除去量との関係式から求めることができる。凹部６１の底面の封止樹脂２の除去にはレーザー加工や機械的なルーター加工が用いられ、加工前の凹部６１の実線で図示する底面が加工後の凹部６１ａの破線で図示する底面のように深くなる。このとき、封止樹脂２の除去量は凹部６１の底面全面において一様であることが望ましい。
封止樹脂２の一部を除去した後、再度電気特性検査を実施し、プロービングテストで得られた電気特性と比較して特性変動量を確認する。この特性変動量が検査基準内であれば、これ以降の工程を実施しなくてもよい。検査基準を超える特性変動量であれば、上記の電気特性の補正の工程を追加で行い、特性変動量が検査基準内に収まるまで行う。仮に、特性変動量が補正不可であると判断すれば該半導体装置２１を不良として適切に処置する。以上の追加工程によって得られた半導体装置２１は、半導体素子１単体の電気特性からのズレが極めて小さく、要求性能を十分に満たす半導体装置２１である。
１ 半導体素子
１ａ 応力に対する感度が高い素子領域
１ｂ 応力に対する感度が低い素子領域
２ 封止樹脂
３ ワイヤ
４ リード
４ａ インナーリード部
４ｂ アウターリード部
５ ダイパッド
５ａ 肉薄部
６ 電極パッド
７ リードフレーム
７ａ ユニット
７ｂ フレーム枠
７ｃ 吊りリード
８ 金型
８ａ 上金型
８ｂ 下金型
９ キャビティ
１０ 凸部
１１ バンプ電極
１２ メッキ層
１３ 放熱板
１４ 回転ブレード
１５ 封止体
２１、２２、２３、２４，２５、２６、２７、２８、２９ 半導体装置
６１、６２、６３、６４、６５、６６、６７、６８、６９ 凹部
６１ａ 加工後の凹部

Claims (10)

  1. ダイパッドと、
    前記ダイパッド上に搭載された半導体素子と、
    前記ダイパッドと離間して配置され、前記半導体素子と電気的に接続されたリードと、
    前記ダイパッドと前記半導体素子と前記リードとを封止している封止樹脂と、を備え、
    前記半導体素子は応力に対する感度の高い素子領域を有し、前記素子領域の上方に位置する前記封止樹脂の表面に凹部が設けられており、
    前記凹部の平面投影領域が前記半導体素子の一部を囲むものであって前記感度の高い素子領域を選択的に囲んで設けられ、
    前記ダイパッドの前記半導体素子を搭載する面の反対側の面は前記封止樹脂から露出していることを特徴とする半導体装置。
  2. 前記平面投影領域の周縁部が多角形を成し、そのすべての内角が鈍角であることを特徴とする請求項１記載の半導体装置。
  3. 前記平面投影領域の周縁部が円もしくは楕円であることを特徴とする請求項１記載の半導体装置。
  4. 前記平面投影領域が前記半導体素子の電極パッド形成領域を除き、その内側領域に設けられていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
  5. 断面視的に、前記凹部は逆台形形状であることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
  6. 前記凹部は曲面の一部であることを特徴とする請求項３または４記載の半導体装置。
  7. ダイパッドと、
    前記ダイパッド上に搭載された半導体素子と、
    前記ダイパッドと離間して配置され、前記半導体素子と電気的に接続されたリードと、
    前記ダイパッドと前記半導体素子と前記リードとを封止している封止樹脂と、を備える半導体装置の製造方法であって、
    前記ダイパッド上に前記半導体素子が搭載され、前記ダイパッドと離間して配置したリードを用意する工程と、
    前記半導体素子が搭載された前記ダイパッドと前記リードを封止するための金型であって、凹部を形成するための凸部を有する金型を用意する工程と、
    前記半導体素子が搭載された前記ダイパッドを封止するとともに前記ダイパッドの前記半導体素子を搭載する面の反対側の面は前記封止樹脂から露出させ、前記半導体素子の応力に対する感度の高い素子領域の上方に位置する前記封止樹脂の表面に、前記凸部と相対する凹部を形成し、前記凹部の平面投影領域が前記半導体素子の一部を囲むものであって前記感度の高い素子領域を選択的に囲んで設けられる工程と、からなることを特徴とする半導体装置の製造方法。
  8. さらに、前記半導体装置の電気特性を検査する工程と、
    前記検査する工程で得られた電気特性を補正する工程と、を備え、
    前記補正する工程は、前記凹部の底面を除去することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記凹部の底面を除去する工程は、レーザー加工によって前記封止樹脂の一部を除去することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記凹部の底面を除去する工程は、ルーター加工によって前記封止樹脂の一部を除去することを特徴とする請求項８記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022003038T5 (de) 2021-08-05 2024-04-04 Sumitomo Electric Industries, Ltd. Optikmodul, optikverbindungskabel und verfahren zum erzeugen eines optikmoduls
CN115985859A (zh) * 2021-10-14 2023-04-18 恩智浦美国有限公司 形成于半导体封装模塑料中的腔和形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127212A (ja) 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2009158541A (ja) 2007-12-25 2009-07-16 Citizen Electronics Co Ltd 発光ダイオードの製造方法
JP2009241164A (ja) 2008-03-28 2009-10-22 Torex Semiconductor Ltd 半導体センサー装置およびその製造方法
JP2010050452A (ja) 2008-08-11 2010-03-04 Sensirion Ag 応力緩和層を備えたセンサ装置の製造方法
JP2011129584A (ja) 2009-12-15 2011-06-30 Renesas Electronics Corp 半導体装置及び通信方法
JP2014078547A (ja) 2012-10-09 2014-05-01 Denso Corp 半導体装置
JP2017005009A (ja) 2015-06-05 2017-01-05 株式会社デンソー 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335544A (ja) * 1997-05-29 1998-12-18 Seiko Epson Corp 半導体装置とその製造方法
JP2009278024A (ja) 2008-05-19 2009-11-26 Panasonic Corp 半導体装置
US8525213B2 (en) * 2010-03-30 2013-09-03 Lg Innotek Co., Ltd. Light emitting device having multiple cavities and light unit having the same
WO2012049853A1 (ja) * 2010-10-14 2012-04-19 パナソニック株式会社 発光装置及びこれを用いた面光源装置
US9484278B2 (en) * 2013-11-27 2016-11-01 Infineon Technologies Ag Semiconductor package and method for producing the same
JP7277760B2 (ja) * 2019-08-19 2023-05-19 日亜化学工業株式会社 発光装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127212A (ja) 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2009158541A (ja) 2007-12-25 2009-07-16 Citizen Electronics Co Ltd 発光ダイオードの製造方法
JP2009241164A (ja) 2008-03-28 2009-10-22 Torex Semiconductor Ltd 半導体センサー装置およびその製造方法
JP2010050452A (ja) 2008-08-11 2010-03-04 Sensirion Ag 応力緩和層を備えたセンサ装置の製造方法
JP2011129584A (ja) 2009-12-15 2011-06-30 Renesas Electronics Corp 半導体装置及び通信方法
JP2014078547A (ja) 2012-10-09 2014-05-01 Denso Corp 半導体装置
JP2017005009A (ja) 2015-06-05 2017-01-05 株式会社デンソー 半導体装置

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