JP2010050452A - 応力緩和層を備えたセンサ装置の製造方法 - Google Patents

Abstract

【課題】機械的応力による歪みを減じることのできる応力緩和層を備えたセンサ装置の製造方法を提供する。
【解決手段】半導体チップ５の上で検出部構造２を集積されたデバイスのパッケージを成形する際、型の内部へ伸びる部分１１がセンサへのアクセス開口を維持する。バッファ層６が、内部へ伸びる部分１１と検出部構造の間のチップ上に配置される。バッファ層６は内部へ伸びる部分１１によって損傷から検出部構造２を保護し、ハウジングを成型する間に封止体として働く。バッファ層６は、またチップ５の上に集積された回路３の半導体電子素子の少なくとも一部を覆う。これらの要素を覆うことによって、機械的応力を減ずることが可能である。それがパッケージングとチップの異なる熱膨張係数によってもたらされるからである。
【選択図】図５

Description

本発明は、バッファ層を備えたセンサ装置の製造方法に関する。

ＷＯ２００６／１１４００５は、半導体チップ上で検出部（sensitive）構造（センシティブ構造）を集積されたセンサ装置を収容する方法を記述する。この装置はトランスファー成形によってパッケージ化される。成形作業中、型の内部へと伸びる部分は、センサへのアクセス開口を維持する。バッファ層は、内部へと伸びる部分と検出部構造の間のチップ上に配置される。バッファ層は内部へ伸びる部分によって検出部構造を損傷から保護し、ハウジングを形成する間の封止体として働く。

本発明は、製造工程をさらに単純化し、正確な装置を製造することを可能にするこの種の方法を提供することを目的とする。

目的はクレーム１の方法によって達成される。それに応じて、バッファ層は、チップ上の集積回路の半導体電子素子の少なくとも一部、特に非線形型かつ／または能動型電子素子の少なくとも一部を覆う。

「半導体電子素子」は材料の半導体特性を活用する電子素子である。特に、そのような素子は、トランジスタおよびダイオードや、ｐｎ接合またはＭＩＳまたはＭＯＳ構造を有するさらなる素子も備える。

「非線形型」電子素子は、通常の動作条件の下で非線形の電圧電流特性を示す素子、例としてダイオードまたはバンドギャップ回路である。例えば普通の抵抗器またはリードは「非線形型」電子素子であるとみられない。実際の適用の際、それらは正常動作条件の下で線形特性を有するからである。

「能動型」電子素子は、入力信号に対して利得（特に電力利得）を示す素子、例として増幅器またはトランジスタである。

そのような非線形型の能動型素子は、一般にチップ中で実質的に機械的応力を受ける。すなわち、それらの電気的特性が、例えば歪みによって変化する。バッファ層によってそれらの少なくとも一部を覆うことによって、そのような歪みを減じることが可能である。それがハウジングとチップの異なる熱膨張係数によって引き起こされるからである。

従って、バッファ層は２つの機能を有する。一方では、バッファ層は、ハウジングを成型している間、上記の型の突起部分への封止体およびこの突起部分からの保護体として役立つ。他方では、バッファ層は、集積回路とハウジングの半導体電子素子の少なくとも一部同士の間、特に非線形型かつ／または能動型素子の少なくとも一部同士の間、の応力緩和層として働く。

個別の応力リリース層を使用するか応力リリース層を全く使用しないことに代え、本発明は成形の間に応力リリース層として、さらに保護体および封止体としてバッファ層を使用する。このことは、正確な装置を製造することを可能にするとともに製造工程を単純化する。

好都合なことに、バッファ層はいわゆるバンドギャップ回路だけでなくトランジスタおよびダイオードも覆うために使用されることが可能である。「バンドギャップ回路」は、チップ中で使用される半導体のバンドギャップに依存する電圧を生成する回路である。そのような回路の代表例は基準電圧源と温度センサである。

他の有利な実施形態は、以下の記述にも引用形式の請求項にも記述されている。この記述は添付図を参照している。

バッファ層を付する前のセンサの製造工程の最初のステップ。 バッファ層を付した後の２番目のステップ。 バッファ層を加工した後の３番目のステップ。 ウェハを切り分け、チップをリード・フレームに付した後の４番目のステップ。 成型に先立つ５番目のステップ。 型を除去した後の６番目のステップ。 基準電圧発生器と温度センサ。 ＲＣ発振器。

以下に、本発明による製造工程の実施形態が、図１〜図６を参照することによって記述されている。

最初のステップにおいて、複数のセンサ・チップが、ウェハ１上に同時に製造される。図１は１つのチップ５を詳細に示している。各チップは、ＵＳ６，６９０，５６９に記述されているように湿度センサであり得る。あるいは、各チップは、例えば、その上に検出部（sensitive）構造２および電子回路３を集積された他の種類のセンサであり得る。検出部構造２は、例えばＵＳ６，６９０，５６９に記述されているような、その下において電極を備えた湿度センサのポリマー膜であり得る。回路３は、アナログ増幅器、アナログ・ディジタル変換器、およびディジタル処理電子回路を備え得る。

さらに、ボンディング・パッド４がボンディング・ワイヤに回路３を接続するために設けられる。

次のステップで、バッファ層６がウェハ１上に付される。バッファ層６はアメリカのMicroChem社によるSU-8のようなフォトレジストであることが都合が良い。バッファ層６としてフォトレジスト層を使用することは、それを容易に加工（structure）できるという長所を有する。

図３に示されているように、バッファ層６は、ボンディング・パッド４の位置だけでなく検出部構造２の位置でバッファ層６を少なくとも部分的に除去するためのフォトリトグラフィーによって加工される。この点までの全てのステップはウェハ１を切り分ける前に実行されることが可能である。

次に、ウェハ１はチップ５へと切り分けられる。そして、図４に示されているように、既知の方法によって、複数のチップ５がリード・フレーム７上に配置される。チップ５はリード・フレーム７に接着され得る。ボンディング・ワイヤ８が、コンタクト・パッド４とリード・フレーム７のリード７ａとの間に取り付けられる。

次のステップにおいて、リード・フレーム７が、蓋８および基礎９を備える型の中に置かれる。型は、硬化する材料によって満たされる内部空間１０を定義している。蓋８は内部空間１０へと伸びる部分１１を有している。部分１１は、型が閉じられた際に、部分１１が検出部構造２の円周に沿ってバッファ層６と接するように配置かつ寸法にされ、これにより、検出部構造２の上方に密封された空洞１２を形成する。

図５に示されているように、フォイル補助成形（foil assisted molding）工程が使用されることが可能である。そのような工程では、膜１４が、型８、９の幾つかの部分の少なくとも１つの内部空間１０に面する側の上に配置される。膜１４は５０乃至１００μｍの厚さを有するＥＴＦＥ膜であり得る。そのような膜の適切な例は、Nowofol、Siegsdorf（ドイツ）によるNowoflon ET6235J、または日本の旭硝子社によるフルオンである。そのようなフォイルは機械的な許容差を補償し、型の摩耗を減じて、成型工程後の型の除去を簡素化する。同様に、基礎９はポリエステル・フォイルによって形成されることが可能である。適切なポリエステル・フォイルは、例えば日本の日立ケミカルズによるRM4100である。

次のステップにおいて、硬化する材料が型の中へと導入されて内部空間１０を充填する。チップ５を覆いかつ／または囲むパッケージまたはハウジング１６を形成するために材料を少なくとも部分的に硬化させた後、型８、９が除去され、これによって図６に示されているような実質的に完成した装置を形成する。図に示すように、部分１１は、装置の周囲と検出部構造２を接続するアクセス開口１５を形成した。

本発明によれば、バッファ層６が、歪みのなどの機械的応力から回路３の半導体電子素子の一部を保護するために少なくともこれらを覆うように形成される。

成形の間およびその後に良好な機械的保護をもたらすために、また、成形工程の間に検出部構造２の損傷を回避するために、バッファ層６は次の特性を有することが好都合である。

・高さは、膜１４が成形工程の間に検出部構造２に接触することが妨げられるのに十分な高さであるべきである。バッファ層６の高さは少なくとも１０μｍであることが好都合である。

・バッファ層６は、成形工程の間に良好な封止体を形成し、ハウジング１６と回路半導体チップ５の間の相互の移動に対応できるように十分な弾力性を有しているべきである。特に、バッファ層１６は、半導体チップ上に付される普通のカバー層、特にＳｉＮおよびＳｉＯ_２より高い弾力性を有しているべきである。特に、バッファ層６は、１０ＧＰａ未満のヤング率を有しているべきである。これは、ＳｉＮ（＞１５０ＧＰａ）およびＳｉＯ_２（＞７０ＧＰａ）のヤング率より明らかに小さい。

バッファ層６は、樹脂系、例えばエポキシ、特に、容易に加工可能なように光加工可能な（photostructurable）樹脂系である（またはこれを備える）ことが好都合である。樹脂系は、射出成形された半導体装置パッケージングに通常使用される材料と互換性を有することが見出されている。

あるいは、バッファ層６は、ゴム、例えばシリコン・ゴム、ポリイミドであってもよいし、これらを備えていてもよい。それがフォトレジストでない場合、個別のフォトレジスト層が、例えばその上に配置されることが可能である。次いで、それが加工されて所望の場所でその後にバッファ層をエッチングするためのマスクを形成することが可能である。

あるいは、バッファ層６は、印刷技術、例えば特にバッファ層６がシリコン・ゴムである場合ステンシル印刷（stencil printing）またはスクリーン印刷（screen printing）を用いて付されてもよい。

また、述べたように、バッファ層６は、成形工程において部分１１とともに封止体をもたらす役目をするだけでなく、少なくとも回路３の半導体電子素子の一部を歪みから保護する。バッファ層６は、回路３の実質的に全体を覆うように加工されることが好都合である。

このことは、機械的応力が半導体電子素子の特性に強く影響するという理解に基づいており、同時に、バッファ層６は、型の部分１１の接触面としてだけでなく応力緩和層としても使用されることが可能である。

バッファ層６は次の要素上に配置されることが最も好都合である。

ａ）トランジスタおよび／またはダイオード。

ｂ）アナログ増幅器のようなアナログ回路。アナログ回路は、ディジタル回路とは対照的に、機械的歪みの下でその特性が変化しやすい。

ｃ）発振器。特に、集積回路の要素の特性によって周波数が定義される発振器。これは、例えばリングオシレータやＲＣ発振器の場合である。ＲＣ発振器についての例は図８に示されている。

ｄ）バンドギャップ回路。特に、基準電圧発生器および温度センサ。基準電圧発生器および温度センサとして最適化されたバンドギャップ回路の実施形態は、図７に示されている。一定の参照電圧は、出力Ｖ１において取得されることが可能であり、出力Ｖ１とＶ２の間の電位差が温度の測度である。

Claims (16)

1. 集積された検出部構造（２）および集積回路（３）を備えたチップ（５）を有するセンサ装置の製造方法であって、前記回路（３）は、半導体電子素子、特に非線形型かつ／または能動型電子素子を備え、
   前記チップ（５）の表面上に前記検出部構造（２）を囲むバッファ層（６）を集積し、
   内部空間（１０）を定義するとともに前記内部空間（１０）へと伸びる部分（１１）を有する型（８、９）を用意し、
   前記部分（１１）が前記バッファ層（６）に接するように前記型（８、９）内に前記チップ（５）を配置し、
   前記チップ（５）上にハウジング（１０）を成型するために前記型（８、９）の中に硬化する材料を導入し、
   前記材料を少なくとも部分的に硬化させた後、前記部分（１１）を除去して前記検出部構造（２）まで達するアクセス開口（１５）を形成する、
   ことを備え、
   前記バッファ層（６）が前記半導体電子素子の少なくとも一部、特に前記非線形型かつ／または能動型電子素子の少なくとも一部を覆うことを特徴とする方法。
2. 前記バッファ層（６）が少なくとも１つのトランジスタおよび／または前記集積回路（３）のダイオードを覆う、請求項１の方法。
3. 前記集積回路（３）がアナログ回路（３）を備え、前記バッファ層（６）が少なくとも前記アナログ回路（３）の一部を覆う、請求項１または２の方法。
4. 前記バッファ層（６）が少なくとも前記アナログ回路（３）の増幅器を覆う、請求項３の方法。
5. 前記バッファ層（６）が少なくとも発振器の一部を覆う、請求項１乃至４のいずれか１項の方法。
6. 前記バッファ層（６）が少なくとも１つのバンドギャップ回路を覆う、請求項１乃至５のいずれか１項の方法。
7. 前記バッファ層（６）が少なくとも基準電圧発生器の一部を覆う、請求項１乃至６のいずれか１項の方法。
8. 前記バッファ層（６）が少なくとも温度センサの一部を覆う、請求項１乃至７のいずれか１項の方法。
9. 前記バッファ層（６）が少なくとも１０μｍの高さを有する、請求項１乃至８のいずれか１項の方法。
10. 前記バッファ層（６）が樹脂系を備える、請求項１乃至９のいずれか１項の方法。
11. 前記樹脂が感光性で、微細リソグラフィーによって加工される、請求項１０の方法。
12. 前記バッファ層（６）がフォトレジストを備えるとともに微細リソグラフィーによって加工され、また／または前記バッファ層（６）が印刷技術、特にステンシル印刷またはスクリーン印刷によって付される、請求項１乃至１１のいずれか１項の方法。
13. 前記バッファ層（６）がＳｉＮおよびＳｉＯ_２より高い弾力性を有し、特に前記バッファ層（６）が１０ＧＰａ未満のヤング率を有する、請求項１乃至１２のいずれか１項の方法。
14. 前記チップ（５）がウェハから切り取られるとともに複数の前記チップが（５）１つのウェハ（１）上でともに製造され、前記ウェハ（１）が前記チップ（５）へと切り分けられ、前記バッファ層（６）が前記ウェハを切り分ける前に前記ウェハに付される、請求項１乃至１３のいずれか１項の方法。
15. 前記検出部構造（２）の位置で前記バッファ層（６）を少なくとも部分的に除去することによって、前記ウェハを切り分けるのに先立って前記ウェハ上で前記バッファ層（６）が加工される、請求項１４の方法。
16. 前記チップ（５）が、リード・フレーム（７）上に配置され、前記リード・フレーム（７）上の前記型（８、９）の上に取り付けられる、請求項１乃至１５のいずれか１項の方法。

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