JP2018067613A - ダイパッド、半導体装置、および、半導体装置の製造方法 - Google Patents

ダイパッド、半導体装置、および、半導体装置の製造方法 Download PDF

Info

Publication number
JP2018067613A
JP2018067613A JP2016204875A JP2016204875A JP2018067613A JP 2018067613 A JP2018067613 A JP 2018067613A JP 2016204875 A JP2016204875 A JP 2016204875A JP 2016204875 A JP2016204875 A JP 2016204875A JP 2018067613 A JP2018067613 A JP 2018067613A
Authority
JP
Japan
Prior art keywords
die pad
convex portion
semiconductor chip
pad substrate
convex
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016204875A
Other languages
English (en)
Other versions
JP6758151B2 (ja
Inventor
和彦 作谷
Kazuhiko Sakutani
和彦 作谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2016204875A priority Critical patent/JP6758151B2/ja
Priority to US15/648,774 priority patent/US10290563B2/en
Priority to DE102017218365.9A priority patent/DE102017218365A1/de
Priority to CN201710976758.2A priority patent/CN107968082B/zh
Publication of JP2018067613A publication Critical patent/JP2018067613A/ja
Priority to US16/281,524 priority patent/US10658271B2/en
Application granted granted Critical
Publication of JP6758151B2 publication Critical patent/JP6758151B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13015—Shape in top view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8134—Bonding interfaces of the bump connector
    • H01L2224/81345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】本願明細書に開示される技術は、半導体チップを接合材を用いて接合する際に、接合材が半導体チップの上下面に達することを抑制することができる技術に関するものである。
【解決手段】本願明細書に開示される技術に関するダイパッドは、ダイパッド基板７０と、ダイパッド基板の上面に形成される、台座状の第１の凸部（４、４Ｄ）と、ダイパッド基板の上面において、平面視で第１の凸部を少なくとも一部囲んで形成される、堤状の第２の凸部（７１、７１Ａ、７１Ｂ、７１Ｄ）と、ダイパッド基板の上面において、平面視で第２の凸部を少なくとも一部囲んで形成される、堤状の第３の凸部（７２、７２Ａ、７２Ｂ、７２Ｄ）とを備える。
【選択図】図３

Description

本願明細書に開示される技術は、ダイパッド、半導体装置、および、半導体装置の製造方法に関するものである。
近年、ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ（ＩＣ）、または、大規模集積回路（ｌａｒｇｅ−ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ、すなわち、ＬＳＩ）などにおいては高集積化が求められている。特に、積層性の向上を目的として半導体チップの薄厚化が求められている。
また、パワー半導体の分野においても、エネルギー損失を低下させるために半導体チップの薄厚化が進んでいる。一般的に、半導体チップは、リードフレームの上面におけるダイパッドの上面に、接合材を用いて接合される。または、半導体チップは、半導体基板の上面におけるダイパッドの上面に、接合材を用いて接合される。
特開２００１−１２７２３３号公報
薄厚化により半導体チップの厚さが、たとえば、２００μｍ以下になると、接合材が半導体チップの上面にまで這い上がり、接合材が半導体チップの表面電極を覆ってしまう場合がある。また、薄厚化により半導体チップの厚さが、たとえば、２００μｍ以下になると、接合材が半導体チップの上下面に達することによって、接合材が半導体チップの上下面間を電気的にショートさせてしまう場合がある。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、半導体チップを接合材を用いて接合する際に、接合材が半導体チップの上下面に達することを抑制することができる技術に関するものである。
本願明細書に開示される技術の第１の態様は、ダイパッド基板と、前記ダイパッド基板の上面に形成される、台座状の第１の凸部と、前記ダイパッド基板の上面において、平面視で前記第１の凸部を少なくとも一部囲んで形成される、堤状の第２の凸部と、前記ダイパッド基板の上面において、平面視で前記第２の凸部を少なくとも一部囲んで形成される、堤状の第３の凸部とを備える。
また、本願明細書に開示される技術の第２の態様は、ダイパッドと、前記ダイパッドの上面に、接合材を介して配置される半導体チップとを備え、前記ダイパッドは、ダイパッド基板と、前記ダイパッド基板の上面のうち、前記半導体チップが配置される領域に形成される、台座状の第１の凸部と、前記ダイパッド基板の上面において、平面視で前記第１の凸部を少なくとも一部囲んで形成される、堤状の第２の凸部と、前記ダイパッド基板の上面において、平面視で前記第２の凸部を少なくとも一部囲んで形成される、堤状の第３の凸部とを備え、前記ダイパッド基板の上面に配置される前記半導体チップの端部は、前記第１の凸部と前記第２の凸部との間に形成される第１の溝部の上方、前記第２の凸部と前記第３の凸部との間に形成される第２の溝部の上方、または、前記第３の凸部よりも外周側の前記ダイパッド基板の上方に位置する。
また、本願明細書に開示される技術の第３の態様は、ダイパッドを用意し、前記ダイパッドの上面に、接合材を介して半導体チップを配置し、前記ダイパッドを用意することは、ダイパッド基板を用意し、前記ダイパッド基板の上面において、一部の領域を囲む第１の溝部を形成することによって、台座状の第１の凸部を形成し、前記ダイパッド基板の上面において、前記第１の溝部を囲む第２の溝部を形成することによって、堤状の第２の凸部を形成し、前記ダイパッド基板の上面において、前記第２の溝部を囲む第３の溝部を形成することによって、堤状の第３の凸部を形成することであり、前記ダイパッドの上面に、前記接合材を介して前記半導体チップを配置することは、前記ダイパッド基板の上面における前記第１の凸部に、前記接合材を介して前記半導体チップを配置することであり、前記ダイパッドの上面に、前記接合材を介して前記半導体チップを配置する際に、前記ダイパッド基板の上面に配置される前記半導体チップの端部を、前記第１の溝部の上方、前記第２の溝部の上方、または、前記第３の溝部の上方に位置させる。
本願明細書に開示される技術の第１の態様は、ダイパッド基板と、前記ダイパッド基板の上面に形成される、台座状の第１の凸部と、前記ダイパッド基板の上面において、平面視で前記第１の凸部を少なくとも一部囲んで形成される、堤状の第２の凸部と、前記ダイパッド基板の上面において、平面視で前記第２の凸部を少なくとも一部囲んで形成される、堤状の第３の凸部とを備える。このような構成によれば、半導体チップを接合材を用いて接合する際に、接合材がダイパッド基板の上面における凸部と凸部との間の溝部に充填されるため、または、接合材がダイパッド基板の凸部よりも外周側のダイパッド基板の上面に流出するため、接合材が半導体チップの上面または下面に達することを抑制することができる。
また、本願明細書に開示される技術の第２の態様は、ダイパッドと、前記ダイパッドの上面に、接合材を介して配置される半導体チップとを備え、前記ダイパッドは、ダイパッド基板と、前記ダイパッド基板の上面のうち、前記半導体チップが配置される領域に形成される、台座状の第１の凸部と、前記ダイパッド基板の上面において、平面視で前記第１の凸部を少なくとも一部囲んで形成される、堤状の第２の凸部と、前記ダイパッド基板の上面において、平面視で前記第２の凸部を少なくとも一部囲んで形成される、堤状の第３の凸部とを備え、前記ダイパッド基板の上面に配置される前記半導体チップの端部は、前記第１の凸部と前記第２の凸部との間に形成される第１の溝部の上方、前記第２の凸部と前記第３の凸部との間に形成される第２の溝部の上方、または、前記第３の凸部よりも外周側の前記ダイパッド基板の上方に位置する。このような構成によれば、半導体チップを接合材を用いて接合する際に、接合材がダイパッド基板の上面における溝部に充填されるため、または、接合材がダイパッド基板の凸部よりも外周側のダイパッド基板の上面に流出するため、接合材が半導体チップの上面または下面に達することを抑制することができる。
また、本願明細書に開示される技術の第３の態様は、ダイパッドを用意し、前記ダイパッドの上面に、接合材を介して半導体チップを配置し、前記ダイパッドを用意することは、ダイパッド基板を用意し、前記ダイパッド基板の上面において、一部の領域を囲む第１の溝部を形成することによって、台座状の第１の凸部を形成し、前記ダイパッド基板の上面において、前記第１の溝部を囲む第２の溝部を形成することによって、堤状の第２の凸部を形成し、前記ダイパッド基板の上面において、前記第２の溝部を囲む第３の溝部を形成することによって、堤状の第３の凸部を形成することであり、前記ダイパッドの上面に、前記接合材を介して前記半導体チップを配置することは、前記ダイパッド基板の上面における前記第１の凸部に、前記接合材を介して前記半導体チップを配置することであり、前記ダイパッドの上面に、前記接合材を介して前記半導体チップを配置する際に、前記ダイパッド基板の上面に配置される前記半導体チップの端部を、前記第１の溝部の上方、前記第２の溝部の上方、または、前記第３の溝部の上方に位置させる。このような構成によれば、ダイパッド基板の上面において溝部をプレス加工またはエッチングなどによって形成することで、半導体装置を容易に製造することができる。また、複数の溝部が形成されるため、異なる大きさの半導体チップに対して適用可能である。
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、ダイパッドを実現するための構成を概略的に例示する斜視図である。 実施の形態に関する、半導体チップが、凸部が設けられたダイパッドの上面に接合された構造を例示する斜視図である。 図２におけるＡ−Ａ’断面を例示する断面図である。 実施の形態に関する、平面視で凸部を囲むそれぞれの凸部が、それぞれの辺ごとに離間して設けられる場合の構造を例示する斜視図である。 実施の形態に関する、ダイパッドを実現するための構成を概略的に例示する斜視図である。 実施の形態に関する、半導体チップが、凸部が設けられたダイパッドの上面に接合された構造を例示する斜視図である。 実施の形態に関する、ダイパッドを実現するための構成を概略的に例示する斜視図である。 実施の形態に関する、ダイパッドを実現するための構成を概略的に例示する斜視図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関するダイパッド、半導体装置、および、半導体装置の製造方法について説明する。
＜ダイパッドの構成について＞
図１は、本実施の形態に関するダイパッドを実現するための構成を概略的に例示する斜視図である。なお、構成を理解しやすくする観点から、図１においては、一部の構成要素が省略、または、簡略化されて示される場合がある。
図１に例示されるように、ダイパッドは、ダイパッド基板７０と、ダイパッド基板７０の上面に設けられる台座状の凸部４と、ダイパッド基板７０の上面において、平面視で凸部４を囲んで設けられる堤状の凸部７１と、ダイパッド基板７０の上面において、平面視で凸部７１をさらに囲んで設けられる堤状の凸部７２とを備えるものである。
凸部４、凸部７１、および、凸部７２は、ダイパッド基板７０と一体に形成される。また、凸部４、凸部７１、および、凸部７２は、たとえば、プレス加工、エッチング加工、または、成膜によって形成される。
図１においては、平面視で凸部４を囲む凸部は、凸部７１と凸部７２との２つが設けられている。しかしながら、平面視で凸部４を囲む凸部の数は、この場合に限られるものではない。すなわち、平面視で凸部４を囲む凸部がさらに多く設けられていてもよいし、凸部４を囲む凸部が１つのみであってもよい。ダイパッド基板７０の上面に複数の半導体チップが設けられる場合に、それぞれの半導体チップに対する要求に応じて、平面視で凸部４を囲む凸部の数が変更されてもよい。
以降、平面視で凸部４を覆う面積を有する半導体チップ１と、平面視で凸部４と凸部７１とを覆う面積を有する半導体チップ１１と、平面視で凸部４と凸部７１と凸部７２とを覆う面積を有する半導体チップ１２とを、それぞれ想定する。
図２は、半導体チップ１１が、凸部４、凸部７１、および、凸部７２が設けられたダイパッド基板７０の上面に接合された構造を例示する斜視図である。また、図３は、図２におけるＡ−Ａ’断面を例示する断面図である。
図２、および、図３に例示されるように、半導体チップ１１は、ダイパッド基板７０の上面に接合材３を介して接合される。半導体チップ１１は、凸部４が形成された領域から凸部７１が形成された領域に渡って配置される。
なお、図２および図３においては図示されないが、ダイパッドは、半導体基板の上面において半導体基板の一部として設けられる。または、ダイパッドは、リードフレームの上面においてリードフレームの一部として設けられる。また、ダイパッドは、導電性を有する部材で構成される。
また、半導体チップ１１の上面には、導通するための配線として、たとえば、導電性を有するワイヤーまたは金属材が接合される。
半導体チップ１１の端部は、凸部７１と凸部７２との間に形成される溝部１０１の上方に位置する。すなわち、半導体チップ１１の端部は、凸部７１の外周部からはみ出して位置する。
図２、および、図３に例示される場合では、凸部７１の外周部のそれぞれの辺の長さは、半導体チップ１１のそれぞれの辺の長さより短い。また、凸部７２の内周部のそれぞれの辺の長さは、半導体チップ１１のそれぞれの辺の長さより長い。
また、半導体チップ１１は、接合材３を介して、凸部４、および、凸部７１に接合される。
具体的には、まず、それぞれの凸部の上面、すなわち、凸部４の上面、および、凸部７１の上面に、ディスペンスおよび印刷によって接合材３が必要量供給される。
続けて、半導体チップ１１の搭載工程が、たとえば、マウンター、または、ダイボンダーなどの半導体チップ搭載装置を用いて行われる。この際、接合材３は、半導体チップ１１によってそれぞれの凸部の上面に押し広げられる。そして、それぞれの凸部の端部に到達したのち、ダイパッド基板７０の上面に落下して広がる。
接合材３の供給形態は問わないため、凸部４の上面の一箇所、または、凸部７１の上面の一箇所に集中して、接合材３が供給されても構わない。または、複数の箇所に分けて接合材３が供給されても構わない。
また、接合材３は、凸部４の上面全体および凸部７１の上面全体に広がるように供給されても問題ないが、接合材３は、常に、半導体チップ１１の平面視における内側に収まるように供給されるものとする。
ここで、凸部４と凸部７１とに挟まれる溝部１００には接合材３が充填され、かつ、凸部７１と凸部７２とに挟まれる溝部１０１には接合材３が部分的に充填され完全には充填されないように、接合材３の供給量、および、接合材３の供給位置が調整されるものとする。
これによって、供給された接合材３は、半導体チップ１１の端部に到達する前に、溝部１００さらには溝部１０１に落下する。そのため、半導体チップ１１の側面、および、上面に這い上がる接合材３の量が減る一方で、ダイパッド基板７０の上面に広がる接合材３の量が増えるため、接合材３が、半導体チップ１１の側面および半導体チップ１１の上面に達することを抑制することができる。
なお、図２、および、図３には例示されないが、半導体チップ１の端部は、凸部４と凸部７１との間に形成される溝部１００の上方に位置する。すなわち、半導体チップ１の端部は、凸部４の側面からはみ出して位置する。
また、図２、および、図３には例示されないが、半導体チップ１では、凸部４の外周部のそれぞれの辺の長さは、半導体チップ１のそれぞれの辺の長さより短い。また、凸部７１の内周部のそれぞれの辺の長さは、半導体チップ１のそれぞれの辺の長さより長い。
また、図２、および、図３には例示されないが、半導体チップ１２の端部は、凸部７２よりも外周側のダイパッド基板７０の上方に位置する。
また、図２、および、図３には例示されないが、半導体チップ１２では、凸部７２の外周部のそれぞれの辺の長さは、半導体チップ１２のそれぞれの辺の長さより短い。
半導体チップ１が接合される場合には、接合材３が、溝部１００に部分的に充填され完全には充填されないように、接合材３の供給量、および、接合材３の供給位置が調整される。
また、半導体チップ１２が接合される場合には、接合材３が、溝部１００および溝部１０１に充填され、かつ、凸部７２の外周側のダイパッド基板７０の上面に落下するように、接合材３の供給量、および、接合材３の供給位置が調整される。
そのため、半導体装置の種類に応じて、同一のダイパッド基板７０の上面に、サイズの異なる半導体チップ１、半導体チップ１１、または、半導体チップ１２を搭載する際にも、接合材３がそれぞれの半導体チップの側面および上面に達することを抑制することができる。
この時、半導体チップ搭載装置の半導体チップの搭載精度、半導体基板から半導体チップを切り出す際のばらつき、または、ダイパッド基板７０の上面に凸部を形成する際の精度などを総合的に判断すると、それぞれの半導体チップに対応する凸部の外周部のそれぞれの辺の長さは、半導体チップのそれぞれの辺の長さより、たとえば、１００μｍ以上短いことが望ましい。
すなわち、凸部４の平面視におけるそれぞれの辺の長さは、半導体チップ１のそれぞれの辺よりも１００μｍ以上短いことが望ましい。また、凸部７１の平面視におけるそれぞれの外周部の長さは、半導体チップ１１のそれぞれの辺よりも１００μｍ以上短いことが望ましい。また、凸部７２の平面視におけるそれぞれの外周部の長さは、半導体チップ１２のそれぞれの辺よりも１００μｍ以上短いことが望ましい。
そのようにすれば、半導体チップの端部が、最外周側の凸部からはみ出して位置する状態を、より確実に実現することができる。
また、上記のような長さの関係にしておくことで、半導体チップと凸部との間の位置ずれによって、半導体チップのいずれかの辺が小さい凸部からはみ出さない位置関係となることを抑制することができる。そのため、接合材３が凸部の端部に到達する前に半導体チップの端部に到達してしまうことを抑制することができる。
また、平面視で凸部４を囲む凸部７１、および、凸部７２それぞれにおいて、凸部が一繋がりに形成されている必要はない。
図４は、平面視で凸部４を囲むそれぞれの凸部が、それぞれの辺ごとに離間して設けられる場合の構造を例示する斜視図である。
図４に例示されるように、ダイパッドは、ダイパッド基板７０と、ダイパッド基板７０の上面に設けられる台座状の凸部４と、ダイパッド基板７０の上面において、平面視で凸部４を囲んで設けられる凸部７１Ａと、ダイパッド基板７０の上面において、平面視で凸部７１Ａをさらに囲んで設けられる凸部７２Ａとを備えるものである。
ここで、凸部７１Ａは、凸部７１１と、凸部７１２と、凸部７１３と、凸部７１４とを備える。また、凸部７２Ａは、凸部７２１と、凸部７２２と、凸部７２３と、凸部７２４とを備える。
凸部７１Ａにおいて、凸部７１１と凸部７１３とは、互いに対向する位置に設けられる。また、凸部７１Ａにおいて、凸部７１２と凸部７１４とは、互いに対向する位置に設けられる。
凸部７２Ａにおいて、凸部７２１と凸部７２３とは、互いに対向する位置に設けられる。また、凸部７２Ａにおいて、凸部７２２と凸部７２４とは、互いに対向する位置に設けられる。
この際、たとえば、半導体チップ１１を搭載する場合、凸部７１Ａの端部に到達した接合材３は凸部７１Ａと凸部７２Ａとの間の溝部１００に落下する。ここで、接合材３の量が適量より多い場合、接合材３は、凸部７２Ａに到達すると凸部７２Ａの上部に這い上がる。
しかしながら、凸部７２Ａが互いに離間して配置される複数の凸部、すなわち、凸部７２１と、凸部７２２と、凸部７２３と、凸部７２４とによって形成されることで、接合材３は、凸部７２Ａの互いに離間して配置される凸部の間を通って凸部７２Ａの外部に流出する。そのため、凸部７２Ａの上面へ接合材３が這い上がることを抑制することができ、さらには、半導体チップ１１の側面、および、半導体チップ１１の上面への接合材３の這い上がりも抑制することができる。
なお、接合材３には、樹脂系接着剤が使用されてもよいし、はんだ、または、焼結材などの金属系接合材が使用されてもよい。ただし、はんだ、Ａｇペースト、または、焼結Ａｇなどの導電性を有する接合材が使用されれば、半導体チップの上面から半導体チップの内部を通じて、半導体チップの下面、凸部、さらには、ダイパッドへと通電することが必要な半導体装置に対しても、本実施の形態を適用することができる。
＜第２の実施の形態＞
本実施の形態に関するダイパッド、半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ダイパッドの構成について＞
図５は、本実施の形態に関するダイパッドを実現するための構成を概略的に例示する斜視図である。なお、構成を理解しやすくする観点から、図５においても、一部の構成要素が省略、または、簡略化されて示される場合がある。
図５に例示されるように、ダイパッドは、ダイパッド基板７０と、ダイパッド基板７０の上面に設けられる台座状の凸部４と、ダイパッド基板７０の上面において、平面視で凸部４を部分的に囲んで設けられる凸部７１Ｂと、ダイパッド基板７０の上面において、平面視で凸部７１を部分的に囲んで設けられる凸部７２Ｂとを備えるものである。
凸部７１Ｂは、平面視で凸部４を部分的に囲んで設けられる。すなわち、凸部７１Ｂは、平面視で凸部４の周囲を完全には囲んでおらず、周囲の一部が欠けた形状である。図５に例示されるように、凸部４が平面視で矩形状である場合には、そのうちの少なくとも１辺またはその一部と対向する周辺部において、凸部７１Ｂが形成されていない。
凸部７２Ｂも、同様に、平面視で凸部４を部分的に囲んで設けられ、かつ、平面視で凸部７１Ｂを部分的に囲んで設けられる。すなわち、凸部７２Ｂは、平面視で凸部７１Ｂの周囲を完全には囲んでおらず、周囲の一部が欠けた形状である。図５に例示されるように、凸部７１Ｂが平面視で矩形状である場合には、そのうちの少なくとも１辺またはその一部と対向する周辺部において、凸部７２Ｂが形成されていない。
半導体チップ１、半導体チップ１１、または、半導体チップ１２は、その１辺が凸部４の１辺の外部に位置するように搭載される。さらに、それぞれの半導体チップの残りの３辺は、半導体チップ１では凸部４の外部に配置され、半導体チップ１１では凸部７１Ｂの外部に配置され、半導体チップ１２では凸部７２Ｂの外部に配置される。
図６は、半導体チップ１１が、凸部４、凸部７１Ｂ、および、凸部７２Ｂが設けられたダイパッド基板７０の上面に接合された構造を例示する斜視図である。なお、凸部の数は、図６に例示される場合に限られず、平面視で凸部４を部分的に囲む凸部がさらに多く設けられていてもよいし、凸部４を部分的に囲む凸部が１つであってもよい。
このような構成であることによって、半導体チップのサイズが異なる場合にも、それぞれの半導体チップの１辺の搭載位置を共通化することができる、すなわち、凸部７１Ｂおよび凸部７２Ｂが形成されない側のそれぞれの半導体チップの１辺の位置を同じ位置とすることができる。そのため、特定箇所からの異なるサイズの半導体チップまでの距離を一定にすることができる。
＜第３の実施の形態＞
本実施の形態に関するダイパッド、半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜凸部の形成方法について＞
ダイパッド基板７０上に形成されるそれぞれの凸部の形成方法について、以下説明する。
上記のそれぞれの実施の形態において記載されたそれぞれの凸部は、ダイパッド基板７０から上方に突き出ている必要はない。図７は、本実施の形態に関するダイパッドを実現するための構成を概略的に例示する斜視図である。なお、構成を理解しやすくする観点から、図７においても、一部の構成要素が省略、または、簡略化されて示される場合がある。
図７に例示されるように、ダイパッド基板７０の上面に環状の溝部９を形成することによって、台座状の凸部４Ｃを形成することができる。さらに、溝部９の外周に複数の溝部、ここでは、溝部９１、および、溝部９２を形成することによって、堤状の凸部７１Ｃと、堤状の凸部７２Ｃとを形成することができる。
この際、それぞれの溝部の形成前には、ダイパッド基板７０の上面と凸部４Ｃの上面とは同一平面を形成している。それぞれの溝部は、プレス加工、または、エッチングにおいて形成されればよい。リードフレームであればリードフレームの形状を形成する際に、半導体基板であればダイパッドを形成する際に、同時にそれぞれの溝部を形成することが可能であり、容易にそれぞれの凸部を形成することができる。
なお、溝部９の１辺を除く、残り３辺の外周に複数の溝部を形成することによって、図５および図６に例示されたような構造を形成し、半導体チップの搭載位置を制限することも可能である。
＜第４の実施の形態＞
本実施の形態に関するダイパッド、半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜ダイパッドの構成について＞
図８は、本実施の形態に関するダイパッドを実現するための構成を概略的に例示する断面図である。なお、構成を理解しやすくする観点から、図８においても、一部の構成要素が省略、または、簡略化されて示される場合がある。
図８に例示されるように、ダイパッドは、ダイパッド基板７０と、ダイパッド基板７０の上面に設けられる台座状の凸部４Ｄと、ダイパッド基板７０の上面において、平面視で凸部４Ｄを囲んで設けられる堤状の凸部７１Ｄと、ダイパッド基板７０の上面において、平面視で凸部７１Ｄをさらに囲んで設けられる堤状の凸部７２Ｄとを備えるものである。
図８に例示されるように、凸部４Ｄの側面は、下方になるほど、すなわち、凸部４Ｄの上面から溝部１００Ａの底面に近づくにつれて外側に拡がる傾斜形状２００である。また、凸部７１Ｄの外周面は、下方になるほど、すなわち、凸部７１Ｄの上面から溝部１０１Ａの底面に近づくにつれて外側に拡がる傾斜形状２０１である。また、凸部７２Ｄは、その外周面が下方になるほど、すなわち、凸部７２Ｄの上面から凸部７２Ｄに外周側で隣接するダイパッド基板７０の上面に近づくにつれて外側に拡がる傾斜形状２０２である。
これによって、接合材３は傾斜に沿ってそれぞれの凸部間の溝部に落下するため、接合材３は、それぞれの凸部とダイパッド基板７０とによって形成される角部、すなわち、それぞれの溝部の底面における角部に安定して濡れ拡がる。
たとえば、半導体チップ１１が接合される場合、凸部４Ｄの上面に供給された接合材３は、傾斜形状２００に沿って拡がる。そして、接合材３は、溝部１００Ａの内周側の角部、さらには、外周側の角部に拡がる。
そして、接合材３は、凸部７１Ｄの上面に到達し、さらに、傾斜形状２０１に沿って拡がる。そして、接合材３は、溝部１０１Ａの内周側の角部、さらには、外周側の角部に拡がる。
なお、半導体チップ１２が接合される場合には、接合材３は、凸部７２Ｄの上面に到達し、さらに、傾斜形状２０２に沿って拡がる。そして、接合材３は、凸部７２Ｄの外周側の角部に拡がる。
したがって、気泡が、溝部の内周側の角部、溝部の外周側の角部、さらには、凸部７２Ｄの外周側の角部に発生することを抑制することができる。その結果、半導体チップの側面、および、半導体チップの上面へ接合材３が達することを抑制するとともに、安定した接合品質を維持することができる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下の説明においては、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、ダイパッドは、ダイパッド基板７０と、台座状の第１の凸部と、堤状の第２の凸部と、堤状の第３の凸部とを備える。台座状の第１の凸部は、ダイパッド基板７０の上面に形成される。第２の凸部は、ダイパッド基板７０の上面において、平面視で第１の凸部を少なくとも一部囲んで形成される。第３の凸部は、ダイパッド基板７０の上面において、平面視で第２の凸部を少なくとも一部囲んで形成される。ここで、第１の凸部は、たとえば、凸部４に対応するものである。また、第２の凸部は、たとえば、凸部７１に対応するものである。また、第３の凸部は、たとえば、凸部７２に対応するものである。
このような構成によれば、半導体チップを接合材３を用いて接合する際に、接合材３がダイパッド基板７０の上面における凸部と凸部との間の溝部に充填されるため、または、接合材３がダイパッド基板７０の凸部よりも外周側のダイパッド基板７０の上面に流出するため、接合材３が半導体チップの上面または下面に達することを抑制することができる。また、複数の溝部が形成されるため、異なる大きさの半導体チップに対して適用可能である。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、以上に記載された実施の形態によれば、凸部７１Ａは、その周方向において複数に離間して形成される。このような構成によれば、凸部７１Ａの周方向における切れ目から接合材３が外周側へ流出することができる。そのため、接合材３が半導体チップの上面、または、接合材３が半導体チップの下面に達することを効果的に抑制することができる。
また、以上に記載された実施の形態によれば、凸部７２Ａは、その周方向において複数に離間して形成される。このような構成によれば、凸部７２Ａの周方向における切れ目から接合材３が外周側へ流出することができる。そのため、接合材３が半導体チップの上面、または、接合材３が半導体チップの下面に達することを効果的に抑制することができる。
また、以上に記載された実施の形態によれば、凸部７１Ｂは、平面視で、凸部４を部分的に囲んで形成される。このような構成によれば、接合材３がダイパッド基板７０の上面における凸部と凸部との間の溝部に充填されるため、または、接合材３がダイパッド基板７０の凸部よりも外周側のダイパッド基板７０の上面に流出するため、接合材３が半導体チップの上面または下面に達することを抑制することができる。
また、以上に記載された実施の形態によれば、凸部７２Ｂは、平面視で、凸部７１Ｂを部分的に囲んで形成される。このような構成によれば、接合材３がダイパッド基板７０の上面における凸部と凸部との間の溝部に充填されるため、または、接合材３がダイパッド基板７０の凸部よりも外周側のダイパッド基板７０の上面に流出するため、接合材３が半導体チップの上面または下面に達することを抑制することができる。また、凸部７１Ｂと凸部７２Ｂとが、半導体チップの同じ１辺を囲まないように設けられる場合には、大きさの異なる半導体チップを配置する場合であっても、凸部７１Ｂと凸部７２Ｂとに囲まれない側の半導体チップの１辺の位置を同じ位置とすることができる。そのため、特定箇所からの異なるサイズの半導体チップまでの距離を一定にすることができる。たとえば、半導体チップに接続される配線としてワイヤーを使用する場合、当該ワイヤーの半導体チップとは異なる側の端部に半導体チップを寄せて配置することによって、ワイヤーの長さを短くすることができる。
また、以上に記載された実施の形態によれば、凸部４Ｄの側面が、凸部４Ｄの上面から、凸部４Ｄに外周側で隣接するダイパッド基板７０の上面に近づくにつれて、外側へ拡がる傾斜形状２００である。このような構成によれば、半導体チップ１１が接合される場合、凸部４Ｄの上面に供給された接合材３は、傾斜形状２００に沿って拡がる。そして、接合材３は、溝部１００Ａの内周側の角部、さらには、外周側の角部に拡がる。そのため、接合材３が凸部４Ｄの上面から飛び出して溝部１００Ａ内に拡がり、その際に、気泡が溝部１００Ａの内周側の角部、さらには、溝部１００Ａの外周側の角部に発生することを抑制することができる。
また、以上に記載された実施の形態によれば、凸部７１Ｄの側面が、凸部７１Ｄの上面から、凸部７１Ｄに外周側で隣接するダイパッド基板７０の上面に近づくにつれて、外側へ拡がる傾斜形状２０１である。このような構成によれば、半導体チップ１１が接合される場合、凸部４Ｄの上面に供給された接合材３は凸部７１Ｄの上面を経て、傾斜形状２０１に沿って拡がる。そして、接合材３は、溝部１０１Ａの内周側の角部、さらには、外周側の角部に拡がる。そのため、接合材３が凸部７１Ｄの上面から飛び出して溝部１０１Ａ内に拡がり、その際に、気泡が溝部１０１Ａの内周側の角部、さらには、溝部１０１Ａの外周側の角部に発生することを抑制することができる。
また、以上に記載された実施の形態によれば、凸部７２Ｄの側面が、凸部７２Ｄの上面から、凸部７２Ｄに外周側で隣接するダイパッド基板７０の上面に近づくにつれて、外側へ拡がる傾斜形状２０２である。このような構成によれば、半導体チップ１２が接合される場合、接合材３は、凸部７２Ｄの上面に到達し、さらに、傾斜形状２０２に沿って拡がる。そして、接合材３は、凸部７２Ｄの外周側の角部に拡がる。そのため、接合材３が凸部７２Ｄの上面から飛び出して凸部７２Ｄの外周側に拡がり、その際に、気泡が凸部７２Ｄの外周側の角部に発生することを抑制することができる。
また、以上に記載された実施の形態によれば、半導体装置は、ダイパッドと、半導体チップ１１とを備える。半導体チップ１１は、ダイパッドの上面に、接合材３を介して配置される。ダイパッドは、ダイパッド基板７０と、台座状の凸部４と、堤状の凸部７１と、堤状の凸部７２とを備える。台座状の凸部４は、ダイパッド基板７０の上面のうち、半導体チップ１１が配置される領域に形成される。堤状の凸部７１は、ダイパッド基板７０の上面において、平面視で凸部４を少なくとも一部囲んで形成される。堤状の凸部７２は、ダイパッド基板７０の上面において、平面視で凸部７１を少なくとも一部囲んで形成される。そして、ダイパッド基板７０の上面に配置される半導体チップ１１の端部は、凸部４と凸部７１との間に形成される第１の溝部の上方、凸部７１と凸部７２との間に形成される第２の溝部の上方、または、凸部７２よりも外周側のダイパッド基板７０の上方に位置する。ここで、第１の溝部は、たとえば、溝部１００に対応するものである。また、第２の溝部は、たとえば、溝部１０１に対応するものである。
このような構成によれば、半導体チップを接合材３を用いて接合する際に、接合材３がダイパッド基板７０の上面における溝部に充填されるため、または、接合材３がダイパッド基板７０の凸部よりも外周側のダイパッド基板７０の上面に流出するため、接合材３が半導体チップの上面または下面に達することを抑制することができる。また、複数の溝部が形成されるため、異なる大きさの半導体チップに対して適用可能である。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、以上に記載された実施の形態によれば、半導体チップ１の端部が溝部１００の上方に位置する場合、半導体チップ１の幅は、凸部４の形成領域の幅より１００μｍ以上大きい。また、半導体チップ１１の端部が溝部１０１の上方に位置する場合、半導体チップ１１の幅は、凸部７１の形成領域の幅より１００μｍ以上大きい。また、半導体チップ１２の端部が凸部７２よりも外周側のダイパッド基板７０の上方に位置する場合、半導体チップ１２の幅は、凸部７２の形成領域の幅より１００μｍ以上大きい。このような構成によれば、一般的な半導体チップの加工公差、一般的なリードフレームの加工公差、または、半導体チップの搭載精度などのずれを考慮した場合であっても、接合材３が半導体チップの上面、または、接合材３が半導体チップの下面に達することを抑制することができる。
また、以上に記載された実施の形態によれば、接合材３が、導電性を有する。このような構成によれば、接合材３に、はんだ、Ａｇペースト、または、焼結銀などの導電性を有する材料を用いることによって、半導体チップの接合面とダイパッドとの間で通電することが必要である半導体装置に、本実施の形態に関するダイパッドを用いることができる。
また、以上に記載された実施の形態によれば、半導体装置の製造方法において、ダイパッドを用意する。そして、ダイパッドの上面に、接合材３を介して半導体チップを配置する。ここで、ダイパッドを用意することは、ダイパッド基板７０を用意し、そして、ダイパッド基板７０の上面において、一部の領域を囲む溝部９を形成することによって、台座状の第１の凸部を形成し、そして、ダイパッド基板７０の上面において、溝部９を囲む溝部９１を形成することによって、堤状の第２の凸部を形成し、そして、ダイパッド基板７０の上面において、溝部９１を囲む第３の溝部を形成することによって、堤状の第３の凸部を形成することである。ここで、第３の溝部は、たとえば、溝部９２に対応するものである。また、第１の凸部は、たとえば、凸部４Ｃに対応するものである。また、第２の凸部は、たとえば、凸部７１Ｃに対応するものである。また、第３の凸部は、たとえば、凸部７２Ｃに対応するものである。また、ダイパッドの上面に、接合材３を介して半導体チップを配置することは、ダイパッド基板７０の上面における溝部９に囲まれる領域に、接合材３を介して半導体チップ１１を配置することである。ここで、ダイパッドの上面に、接合材３を介して半導体チップを配置する際に、ダイパッド基板７０の上面に配置される半導体チップ１１の端部を、溝部９の上方、溝部９１の上方、または、溝部９２の上方に位置させる。
このような構成によれば、半導体チップを接合材３を用いて接合する際に、接合材３がダイパッド基板７０の上面における溝部に充填されるため、または、接合材３がダイパッド基板７０の凸部よりも外周側のダイパッド基板７０の上面に流出するため、接合材３が半導体チップの上面または下面に達することを抑制することができる。また、ダイパッド基板７０の上面において溝部９、溝部９１、さらには、溝部９２をプレス加工またはエッチングなどによって形成することで、本実施の形態に関する半導体装置を容易に製造することができる。また、複数の溝部が形成されるため、異なる大きさの半導体チップに対して適用可能である。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、特に制限がない限り、それぞれの処理が行われる順序は変更することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１，１１，１２ 半導体チップ、３ 接合材、４，４Ｃ，４Ｄ，７１，７１Ａ，７１Ｂ，７１Ｃ，７１Ｄ，７２，７２Ａ，７２Ｂ，７２Ｃ，７２Ｄ，７１１，７１２，７１３，７１４，７２１，７２２，７２３，７２４ 凸部、９，９１，９２，１００，１００Ａ，１０１，１０１Ａ 溝部、７０ ダイパッド基板、２００，２０１，２０２ 傾斜形状。

Claims (12)

  1. ダイパッド基板と、
    前記ダイパッド基板の上面に形成される、台座状の第１の凸部と、
    前記ダイパッド基板の上面において、平面視で前記第１の凸部を少なくとも一部囲んで形成される、堤状の第２の凸部と、
    前記ダイパッド基板の上面において、平面視で前記第２の凸部を少なくとも一部囲んで形成される、堤状の第３の凸部とを備える、
    ダイパッド。
  2. 前記第２の凸部は、その周方向において複数に離間して形成される、
    請求項１に記載のダイパッド。
  3. 前記第３の凸部は、その周方向において複数に離間して形成される、
    請求項１または請求項２に記載のダイパッド。
  4. 前記第２の凸部は、平面視で、前記第１の凸部を部分的に囲んで形成される、
    請求項１から請求項３のうちのいずれか１項に記載のダイパッド。
  5. 前記第３の凸部は、平面視で、前記第２の凸部を部分的に囲んで形成される、
    請求項１から請求項４のうちのいずれか１項に記載のダイパッド。
  6. 前記第１の凸部の側面が、前記第１の凸部の上面から、前記第１の凸部に外周側で隣接する前記ダイパッド基板の上面に近づくにつれて、外側へ拡がる傾斜形状である、
    請求項１から請求項５のうちのいずれか１項に記載のダイパッド。
  7. 前記第２の凸部の側面が、前記第２の凸部の上面から、前記第２の凸部に外周側で隣接する前記ダイパッド基板の上面に近づくにつれて、外側へ拡がる傾斜形状である、
    請求項１から請求項６のうちのいずれか１項に記載のダイパッド。
  8. 前記第３の凸部の側面が、前記第３の凸部の上面から、前記第３の凸部に外周側で隣接する前記ダイパッド基板の上面に近づくにつれて、外側へ拡がる傾斜形状である、
    請求項１から請求項７のうちのいずれか１項に記載のダイパッド。
  9. ダイパッドと、
    前記ダイパッドの上面に、接合材を介して配置される半導体チップとを備え、
    前記ダイパッドは、
    ダイパッド基板と、
    前記ダイパッド基板の上面のうち、前記半導体チップが配置される領域に形成される、台座状の第１の凸部と、
    前記ダイパッド基板の上面において、平面視で前記第１の凸部を少なくとも一部囲んで形成される、堤状の第２の凸部と、
    前記ダイパッド基板の上面において、平面視で前記第２の凸部を少なくとも一部囲んで形成される、堤状の第３の凸部とを備え、
    前記ダイパッド基板の上面に配置される前記半導体チップの端部は、前記第１の凸部と前記第２の凸部との間に形成される第１の溝部の上方、前記第２の凸部と前記第３の凸部との間に形成される第２の溝部の上方、または、前記第３の凸部よりも外周側の前記ダイパッド基板の上方に位置する、
    半導体装置。
  10. 前記半導体チップの端部が前記第１の溝部の上方に位置する場合、前記半導体チップの幅は、前記第１の凸部の形成領域の幅より１００μｍ以上大きく、
    前記半導体チップの端部が前記第２の溝部の上方に位置する場合、前記半導体チップの幅は、前記第２の凸部の形成領域の幅より１００μｍ以上大きく、
    前記半導体チップの端部が前記第３の凸部よりも外周側の前記ダイパッド基板の上方に位置する場合、前記半導体チップの幅は、前記第３の凸部の形成領域の幅より１００μｍ以上大きい、
    請求項９に記載の半導体装置。
  11. 前記接合材が、導電性を有する、
    請求項９または請求項１０に記載の半導体装置。
  12. ダイパッドを用意し、
    前記ダイパッドの上面に、接合材を介して半導体チップを配置し、
    前記ダイパッドを用意することは、
    ダイパッド基板を用意し、
    前記ダイパッド基板の上面において、一部の領域を囲む第１の溝部を形成することによって、台座状の第１の凸部を形成し、
    前記ダイパッド基板の上面において、前記第１の溝部を囲む第２の溝部を形成することによって、堤状の第２の凸部を形成し、
    前記ダイパッド基板の上面において、前記第２の溝部を囲む第３の溝部を形成することによって、堤状の第３の凸部を形成することであり、
    前記ダイパッドの上面に、前記接合材を介して前記半導体チップを配置することは、
    前記ダイパッド基板の上面における前記第１の凸部に、前記接合材を介して前記半導体チップを配置することであり、
    前記ダイパッドの上面に、前記接合材を介して前記半導体チップを配置する際に、
    前記ダイパッド基板の上面に配置される前記半導体チップの端部を、前記第１の溝部の上方、前記第２の溝部の上方、または、前記第３の溝部の上方に位置させる、
    半導体装置の製造方法。
JP2016204875A 2016-10-19 2016-10-19 ダイパッド、半導体装置、および、半導体装置の製造方法 Active JP6758151B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016204875A JP6758151B2 (ja) 2016-10-19 2016-10-19 ダイパッド、半導体装置、および、半導体装置の製造方法
US15/648,774 US10290563B2 (en) 2016-10-19 2017-07-13 Semiconductor device including die pad with projections
DE102017218365.9A DE102017218365A1 (de) 2016-10-19 2017-10-13 Die-Kontaktstelle, Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
CN201710976758.2A CN107968082B (zh) 2016-10-19 2017-10-19 芯片焊盘、半导体装置及半导体装置的制造方法
US16/281,524 US10658271B2 (en) 2016-10-19 2019-02-21 Die pad including projections

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016204875A JP6758151B2 (ja) 2016-10-19 2016-10-19 ダイパッド、半導体装置、および、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018067613A true JP2018067613A (ja) 2018-04-26
JP6758151B2 JP6758151B2 (ja) 2020-09-23

Family

ID=61764651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016204875A Active JP6758151B2 (ja) 2016-10-19 2016-10-19 ダイパッド、半導体装置、および、半導体装置の製造方法

Country Status (4)

Country Link
US (2) US10290563B2 (ja)
JP (1) JP6758151B2 (ja)
CN (1) CN107968082B (ja)
DE (1) DE102017218365A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044300A (ja) * 2019-09-06 2021-03-18 株式会社東芝 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114111410A (zh) * 2018-07-31 2022-03-01 株式会社村田制作所 均热板

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5374367A (en) * 1976-12-15 1978-07-01 Mitsubishi Electric Corp Semiconductor device
JPS53116263U (ja) * 1977-02-23 1978-09-16
JPS5823447A (ja) * 1981-08-05 1983-02-12 Nec Corp 半導体装置およびその製造方法
JPH05235228A (ja) * 1991-02-28 1993-09-10 Sanken Electric Co Ltd 電子部品の製造方法
JP2002373956A (ja) * 2001-06-14 2002-12-26 Nec Corp 半導体装置
JP2006156437A (ja) * 2004-11-25 2006-06-15 Seiko Epson Corp リードフレーム及び半導体装置
JP2009500841A (ja) * 2005-07-08 2009-01-08 エヌエックスピー ビー ヴィ 半導体デバイス
JP2010118575A (ja) * 2008-11-14 2010-05-27 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2011155286A (ja) * 2011-03-22 2011-08-11 Rohm Co Ltd 半導体装置
JP3170627U (ja) * 2011-06-02 2011-09-22 坤遠科技股▲ふん▼有限公司 半導体パッケージ構造
WO2011142006A1 (ja) * 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3565114B2 (ja) 1999-10-29 2004-09-15 松下電器産業株式会社 樹脂封止型半導体装置
JP2003318350A (ja) 2002-04-23 2003-11-07 Matsushita Electric Ind Co Ltd チップの実装基板および実装方法
JP4738983B2 (ja) 2005-11-08 2011-08-03 ローム株式会社 半導体装置
JP5120342B2 (ja) * 2009-06-18 2013-01-16 ソニー株式会社 半導体パッケージの製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5374367A (en) * 1976-12-15 1978-07-01 Mitsubishi Electric Corp Semiconductor device
JPS53116263U (ja) * 1977-02-23 1978-09-16
JPS5823447A (ja) * 1981-08-05 1983-02-12 Nec Corp 半導体装置およびその製造方法
JPH05235228A (ja) * 1991-02-28 1993-09-10 Sanken Electric Co Ltd 電子部品の製造方法
JP2002373956A (ja) * 2001-06-14 2002-12-26 Nec Corp 半導体装置
JP2006156437A (ja) * 2004-11-25 2006-06-15 Seiko Epson Corp リードフレーム及び半導体装置
JP2009500841A (ja) * 2005-07-08 2009-01-08 エヌエックスピー ビー ヴィ 半導体デバイス
JP2010118575A (ja) * 2008-11-14 2010-05-27 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
WO2011142006A1 (ja) * 2010-05-12 2011-11-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2011155286A (ja) * 2011-03-22 2011-08-11 Rohm Co Ltd 半導体装置
JP3170627U (ja) * 2011-06-02 2011-09-22 坤遠科技股▲ふん▼有限公司 半導体パッケージ構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044300A (ja) * 2019-09-06 2021-03-18 株式会社東芝 半導体装置
US11769715B2 (en) 2019-09-06 2023-09-26 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
CN107968082A (zh) 2018-04-27
CN107968082B (zh) 2021-01-26
US20190181073A1 (en) 2019-06-13
DE102017218365A1 (de) 2018-04-19
JP6758151B2 (ja) 2020-09-23
US20180108599A1 (en) 2018-04-19
US10290563B2 (en) 2019-05-14
US10658271B2 (en) 2020-05-19

Similar Documents

Publication Publication Date Title
US9966327B2 (en) Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device
TWI496262B (zh) 多導線架封裝
WO2013065474A1 (ja) 半導体装置
JP2018157157A (ja) 半導体装置とその製造方法
JP6350364B2 (ja) 接続構造体
JP6043049B2 (ja) 半導体装置の実装構造及び半導体装置の実装方法
JP2018067613A (ja) ダイパッド、半導体装置、および、半導体装置の製造方法
JP2022190094A (ja) 発光装置および表示装置
JP2019091922A (ja) 半導体装置
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
TWI607530B (zh) 封裝裝置與其製作方法
JP2011044570A (ja) 放熱板、半導体装置、および放熱板の製造方法
TWI659585B (zh) 雷射二極體封裝結構
US9870977B2 (en) Semiconductor device with heat information mark
TWI784778B (zh) 二極體封裝結構及方法
CN110383440A (zh) 半导体装置、芯片状半导体元件、配备有半导体装置的电子设备以及制造半导体装置的方法
TW201343019A (zh) 系統級封裝組件、印刷電路板組件及其製作方法
JP7188915B2 (ja) 半導体装置、及び、半導体装置の製造方法
JP6179003B2 (ja) 半導体装置
JP2013069999A (ja) 半導体装置とその製造方法
JP7175643B2 (ja) 半導体装置、及び、半導体装置の製造方法
JP7018967B2 (ja) 放熱基板、及びその製造方法
JP2006114696A (ja) 半導体装置
TWI478252B (zh) 一種倒裝晶片的半導體裝置及製造方法
JP2021174826A (ja) 配線基板、電子装置及び配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190625

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200901

R150 Certificate of patent or registration of utility model

Ref document number: 6758151

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250