JP3170627U - 半導体パッケージ構造 - Google Patents
半導体パッケージ構造 Download PDFInfo
- Publication number
- JP3170627U JP3170627U JP2011004051U JP2011004051U JP3170627U JP 3170627 U JP3170627 U JP 3170627U JP 2011004051 U JP2011004051 U JP 2011004051U JP 2011004051 U JP2011004051 U JP 2011004051U JP 3170627 U JP3170627 U JP 3170627U
- Authority
- JP
- Japan
- Prior art keywords
- chip
- package structure
- semiconductor package
- concave grooves
- adhesive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】チップ接着剤層の脱落状況が抑制されると共に、チップのエッジとリード部の間の使用可能空間を増すことができる半導体パッケージ構造を提供する。【解決手段】半導体パッケージ構造は、チップ、リードフレーム及びチップ接着剤層を包含する。該リードフレームに内から外に順にチップ接着部、中間部及びリード部が画定され、そのうちチップ接着部に複数の凹形溝が設けられてチップの下に位置する。チップ接着剤層は該複数の凹形溝に充満され、且つ該チップが接着される。【選択図】図5
Description
本考案は一種の半導体パッケージ構造に係り、特に四角形平面の無リードパッケージであるQFN (Quad Flat Non-leaded package)に適用されて、層脱落の問題を減らせる半導体パッケージ構造を指す。
周知の半導体チップは、絶縁熱可塑性樹脂の封止樹脂体(Encapsulated
body)で密封され、チップを保護して外界環境からの侵害を防止し、並びにリードフレームを半導体パッケージのチップとプリント回路板の電気的接続を形成し、たとえばQFN (Quad Flat Non-leaded package)に適用される。
body)で密封され、チップを保護して外界環境からの侵害を防止し、並びにリードフレームを半導体パッケージのチップとプリント回路板の電気的接続を形成し、たとえばQFN (Quad Flat Non-leaded package)に適用される。
図1は周知の半導体パッケージ構造の部分断面図である。図示される周知のパッケージ構造は、まずリードフレーム1の、チップ3を載置する平面に、直接チップ接着剤層4を塗布し、さらに、チップ3をチップ接着剤層4上に置き、チップ3の接着の目的を達成する。接着性を十分に確保するため、通常は接着剤をチップ3のエッジより特定距離Dオーバーフローさせるよう規定される。このような周知のパッケージ構造の欠点は、チップ3のエッジよりオーバーフローした接着剤がリードフレーム1のリード部2に付着する可能性があることである。
図2は別の周知の半導体パッケージ構造の部分断面図である。図示される周知のパッケージ構造はリードフレーム5上にあって、チップ8のエッジ以外の部分に凹形溝7が設置され、リードフレーム5にチップ接着剤層9が塗布され、並びにチップ8が置かれた後に、接着剤がオーバーフローして凹形溝7内に至り、これにより接着剤がリードフレームのリード部6に付着する状況が減らされる。しかし、このような周知のパッケージ構造は凹形溝7の占拠する位置のためにワイヤボンディングに使用できる空間が減らされる。
本考案の主要な目的は、一種の半導体パッケージ構造を提供することにあり、それは層脱落の問題を減少できる前提の下で、ワイヤボンディングに使用できる空間を増すことにある。
上述の目的を達成するため、本考案の半導体パッケージ構造はチップ、リードフレーム及びチップ接着剤層を包含する。
上述のリードフレームは内から外に順にチップ接着部、中間部及びリード部が画定され、そのうち、該チップ接着部に複数の凹形溝が設置され、且つ該凹形溝は特に該チップの真下に設置される。上述のチップ接着剤層は該複数の凹形溝に充満する一方で、チップを接着し、該チップを該リードフレーム上に固定する。
上述の複数の凹形溝はU形溝とされ得て、チップ接着部の平面は中間部に較べて低く、これによりチップ接着剤層の接着度をアップできる。上述の複数の凹形溝はまたその他の形状とされ得て、たとえば断面視で垂直面と斜面からなる溝とされ、且つ同様に、チップ接着部の平面は中間部が他の部分より低くされ得る。
上述の複数の凹形溝は各種の幾何形状とされ得て、チップ接着部の表面に配置されて配列される。たとえば平面視によると、多層の口形配列、X形配列を呈するか、或いは一つのX形溝、X形溝を囲む外側口形溝、及びX形溝に交錯する一つの内側口形溝の組み合わせとされる。
リードフレームの材料は合金とされ得る。チップはボンディングワイヤでリード部に接続され得る。
上述の構造設計により、チップ接着剤層は複数の凹形溝により結合強度が増され、それとリードフレーム間の層脱落の状況が抑制される。このほか、従来はチップエッジとリード部の間に設けられていた凹形溝がチップ接着部に移されることにより、チップエッジとリード部の間の空間の利用の自由度が増し、たとえば、ボンディングワイヤで接続されるチップエッジとリード部の間の距離を短縮でき、ワイヤボンディング接続強度が増し、またワイヤボンディングのコストも節約できる。
図3から図5は第1のより良い実施例のチップ接着前と後の半導体パッケージ構造の平面図及び部分断面図である。図示される半導体パッケージ構造はリードフレーム10、チップ20、チップ接着剤層21及び封止層23を包含する。内から外に、リードフレーム10は、チップ接着部11(点線表示の領域)、中間部12及びリード部13を包含する。
前述のチップ接着部11に複数の凹形溝14が設置される。本実施例では該複数の凹形溝14は平面視によると複数の口形溝とされ、多層に配列され、且つ各溝14はU形壁面輪郭を有するU形溝とされる。
チップ接着時に、まず、チップ接着剤を所定のチップ接着部11上に塗布してチップ接着剤層21を形成し、最後にチップ20をチップ接着剤層21上に置く。チップ接着後、複数の凹形溝14はチップ20の真下に位置し(またチップ接着部11の範囲内に位置する)、チップ接着剤層21は一方で複数の凹形溝14に充満し、もう一方でチップ20が接着される。
チップ接着のステップの後、さらにボンディングワイヤ22の両端がそれぞれチップ20とリード部13に半田付けされる。その後、さらに封止層の成形ステップが実行される。この半田付けステップと封止層の成形ステップは周知の技術であるため、詳細な説明は行わない。
本実施例中、リードフレーム10は合金材料とされ、チップ接着剤はエポキシ樹脂とされ、封止層23はモールディング成形され、チップ20とボンディングワイヤ22を被覆する。
チップ接着部11に複数の凹形溝14が開設されることにより、チップ接着剤層21はさらに緊密にリードフレーム10に接合され、層脱落の発生が抑制される。このほか、このようなパッケージ構造は4面樹脂オーバーフローの規則に制限されないため、チップエッジからリード部までの間の使用可能空間を拡大する。
図6を参照されたい。図6は本考案の第2のより良い実施例の半導体パッケージ構造の部分断面図である。本実施例は第1の実施例と類似し、同様にチップ接着部30において、チップ33の真下に複数の凹形溝32が設置され、且つチップ接着剤層34は一方で複数の凹形溝32に充満し、もう一方でチップ33が接着される。特に、本実施例では、チップ接着部30の平面は中間部31より低く、図5のチップ接着部11と中間部12が平らに揃えられているのとは異なる。このような構造は第1の実施例よりもさらに良好な接着能力を有し、さらに層脱落の問題を抑制できる。
図7を参照されたい。図7は本考案の第3のより良い実施例の半導体パッケージ構造の部分断面図である。本実施例は第1の実施例と類似し、同様にチップ接着部36において、チップ39の真下に複数の凹形溝38が設置され、且つチップ接着剤層40は一方で複数の凹形溝38に充満し、もう一方でチップ39が接着される。特に、本実施例では、各溝38が断面視で垂直面と斜面から構成される。このような構造はチップ接着剤層がさらに緊密にリードフレームに接合し、層脱落の発生を抑制する長所を有し、また同様に4面の樹脂オーバーフローの規則の制限を受けず、これによりチップエッジとリード部の間すなわち中間部37の使用可能空間を増す。
図8を参照されたい。図8は本考案の第4のより良い実施例の半導体パッケージ構造の部分断面図である。本実施例は第3の実施例と類似し、同様にチップ接着部41において、チップ44の真下に垂直面と斜面からなる複数の凹形溝43が設置され、且つチップ接着剤層45は一方で複数の凹形溝43に充満し、もう一方でチップ44が接着される。特に、本実施例では、チップ接着部41の平面レベルが中間部42より低く、図7のチップ接着部36と中間部37のように平らに揃えられてはいない。このような構造は、第3の実施例に較べて、より良好な接着能力を有し、さらに層脱落の問題を抑制できる。
図9を参照されたい。図9は本考案の第5のより良い実施例の半導体パッケージ構造の平面図である。本実施例で特に強調されることは、複数の溝が二つの交錯する細長溝51a、51bを指し、平面視によると、X形溝51を構成し、チップ接着部52の表面に設置されて配列されている。
図10を参照されたい。図10は本考案の第6のより良い実施例の半導体パッケージ構造の平面図である。本実施例で特に強調されることは、複数の溝がX形溝53、該X形溝53を囲む外側口形溝55、及びX形溝53に交錯する内側口形溝54の組み合わせとされ、これらの溝がチップ接着部56の表面に設置されている。
以上述べたことは、本考案の実施例にすぎず、本考案の実施の範囲を限定するものではなく、本考案の権利請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本考案の権利のカバーする範囲内に属するものとする。
1、5 リードフレーム
2、6 リード部
3、8 チップ
4、9 チップ接着剤層
7 凹形溝
D 特定距離
10 リードフレーム
11、30、36、41、52、56 チップ接着部
12、31、37、42 中間部
13 リード部
14、32、38、43 凹形溝
22 ボンディングワイヤ
23 封止層
51、53 X形溝
51a、51b 細長溝
54、55 口形溝
2、6 リード部
3、8 チップ
4、9 チップ接着剤層
7 凹形溝
D 特定距離
10 リードフレーム
11、30、36、41、52、56 チップ接着部
12、31、37、42 中間部
13 リード部
14、32、38、43 凹形溝
22 ボンディングワイヤ
23 封止層
51、53 X形溝
51a、51b 細長溝
54、55 口形溝
Claims (5)
- 半導体パッケージ構造において、
チップと、内から外に順にチップ接着部、中間部、及びリード部が画定され、該チップ接着部に複数の凹形溝が設置されて該複数の凹形溝が該チップの直下に位置するリードフレームと、該複数の溝に充満し且つ該チップが接着されたチップ接着剤層とを包含したことを特徴とする、半導体パッケージ構造。 - 請求項1記載の半導体パッケージ構造において、該複数の凹形溝はU形溝とされることを特徴とする、半導体パッケージ構造。
- 請求項1記載の半導体パッケージ構造において、該複数の凹形溝は垂直面と斜面で構成された溝であることを特徴とする、半導体パッケージ構造。
- 請求項1記載の半導体パッケージ構造において、該複数の凹形溝は平面視で多層の口形をなすように該チップ接着部の表面に設置されたことを特徴とする、半導体パッケージ構造。
- 請求項1記載の半導体パッケージ構造において、該複数の凹形溝はX形を呈するように該チップ接着部の表面に設置されたことを特徴とする、半導体パッケージ構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100210026 | 2011-06-02 | ||
TW100210026U TWM413971U (en) | 2011-06-02 | 2011-06-02 | Semiconductor package structure |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3170627U true JP3170627U (ja) | 2011-09-22 |
Family
ID=46421961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011004051U Expired - Fee Related JP3170627U (ja) | 2011-06-02 | 2011-07-13 | 半導体パッケージ構造 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3170627U (ja) |
TW (1) | TWM413971U (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016188763A (ja) * | 2015-03-30 | 2016-11-04 | 株式会社フジクラ | 半導体パッケージおよび圧力センサパッケージ |
JP2018067613A (ja) * | 2016-10-19 | 2018-04-26 | 三菱電機株式会社 | ダイパッド、半導体装置、および、半導体装置の製造方法 |
JP2018206990A (ja) * | 2017-06-06 | 2018-12-27 | アイシン精機株式会社 | 電子部品の接合構造 |
JP2020174203A (ja) * | 2020-07-10 | 2020-10-22 | マクセルホールディングス株式会社 | 半導体装置 |
JP2021027211A (ja) * | 2019-08-07 | 2021-02-22 | ローム株式会社 | 電子装置 |
JP2023033371A (ja) * | 2017-08-25 | 2023-03-10 | 京セラ株式会社 | パワーモジュール用基板およびパワーモジュール |
US12087672B2 (en) | 2021-09-22 | 2024-09-10 | Kabushiki Kaisha Toshiba | Semiconductor device with reduced thermal resistance for improved heat dissipation |
-
2011
- 2011-06-02 TW TW100210026U patent/TWM413971U/zh not_active IP Right Cessation
- 2011-07-13 JP JP2011004051U patent/JP3170627U/ja not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016188763A (ja) * | 2015-03-30 | 2016-11-04 | 株式会社フジクラ | 半導体パッケージおよび圧力センサパッケージ |
JP2018067613A (ja) * | 2016-10-19 | 2018-04-26 | 三菱電機株式会社 | ダイパッド、半導体装置、および、半導体装置の製造方法 |
US10658271B2 (en) | 2016-10-19 | 2020-05-19 | Mitsubishi Electric Corporation | Die pad including projections |
JP2018206990A (ja) * | 2017-06-06 | 2018-12-27 | アイシン精機株式会社 | 電子部品の接合構造 |
JP7081088B2 (ja) | 2017-06-06 | 2022-06-07 | 株式会社アイシン | 電子部品の接合構造 |
JP2023033371A (ja) * | 2017-08-25 | 2023-03-10 | 京セラ株式会社 | パワーモジュール用基板およびパワーモジュール |
JP7483955B2 (ja) | 2017-08-25 | 2024-05-15 | 京セラ株式会社 | パワーモジュール用基板およびパワーモジュール |
JP2021027211A (ja) * | 2019-08-07 | 2021-02-22 | ローム株式会社 | 電子装置 |
JP2020174203A (ja) * | 2020-07-10 | 2020-10-22 | マクセルホールディングス株式会社 | 半導体装置 |
JP7011685B2 (ja) | 2020-07-10 | 2022-01-27 | マクセル株式会社 | 半導体装置 |
US12087672B2 (en) | 2021-09-22 | 2024-09-10 | Kabushiki Kaisha Toshiba | Semiconductor device with reduced thermal resistance for improved heat dissipation |
Also Published As
Publication number | Publication date |
---|---|
TWM413971U (en) | 2011-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3170627U (ja) | 半導体パッケージ構造 | |
JP5707902B2 (ja) | 半導体装置及びその製造方法 | |
KR101563911B1 (ko) | 반도체 패키지 | |
US8125063B2 (en) | COL package having small chip hidden between leads | |
TWI654729B (zh) | 半導體裝置及其製造方法 | |
JP2005354068A (ja) | 側面が封止材で取り囲まれた半導体パッケージ、それを製造するのに利用されるモールド、及びそれを利用した半導体パッケージの製造方法 | |
KR100825784B1 (ko) | 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법 | |
JP6479099B2 (ja) | センサパッケージ構造 | |
JP2017135230A (ja) | 半導体装置およびその製造方法 | |
JP2007281129A (ja) | 積層型半導体装置 | |
JP2006253514A (ja) | 固体撮像装置と固体撮像装置の製造方法 | |
KR20030087742A (ko) | 열방출 특성을 개선한 멀티 칩 패키지 | |
JP6204088B2 (ja) | 半導体装置 | |
KR20100069007A (ko) | 반도체 패키지 및 그 제조 방법 | |
JP2018190882A (ja) | 半導体装置 | |
KR101391081B1 (ko) | 플립칩 반도체 패키지 및 그 제조방법 | |
JP2005252074A (ja) | 半導体装置及び電子装置 | |
JP6487584B1 (ja) | 圧力センサーパッケージ構造 | |
US8723334B2 (en) | Semiconductor device including semiconductor package | |
CN112908984A (zh) | 一种带有散热片的ssd堆叠封装结构及其制作方法 | |
US20140252581A1 (en) | Lead frame and substrate semiconductor package | |
JP2008112929A (ja) | 回路装置およびその製造方法 | |
JP2002252313A (ja) | ヒートスプレッダ及び半導体装置 | |
JP2015103782A (ja) | 半導体装置 | |
KR100610916B1 (ko) | 반도체패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140831 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |