JP2015103782A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2015103782A JP2015103782A JP2013245877A JP2013245877A JP2015103782A JP 2015103782 A JP2015103782 A JP 2015103782A JP 2013245877 A JP2013245877 A JP 2013245877A JP 2013245877 A JP2013245877 A JP 2013245877A JP 2015103782 A JP2015103782 A JP 2015103782A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- electronic component
- component
- connection
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 229910000679 solder Inorganic materials 0.000 claims abstract description 56
- 229920005989 resin Polymers 0.000 claims abstract description 45
- 239000011347 resin Substances 0.000 claims abstract description 45
- 238000007789 sealing Methods 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 description 39
- 238000000034 method Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 238000004140 cleaning Methods 0.000 description 8
- 230000004907 flux Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 239000007788 liquid Substances 0.000 description 5
- 238000010521 absorption reaction Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
【課題】信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態の半導体装置1は、配線基板2と電子部品3と樹脂封止部4とを具備する。配線基板2は、絶縁基材上に設けられた第1および第2の接続パッド22、23とソルダレジスト層25とを備える。電子部品3は、部品本体31の対向する2つの外形辺に沿って配置された第1の接続部と、部品本体の中央部を含む領域に設けられた第2の接続部とを備える。ソルダレジスト層25には、第1の接続パッド22を露出させる第1の開口部26と、第2の接続パッド23を露出させると共に、部品本体31の外形辺の外側にはみ出すように開口された第2の開口部27とが形成されている。
【選択図】図1
【解決手段】実施形態の半導体装置1は、配線基板2と電子部品3と樹脂封止部4とを具備する。配線基板2は、絶縁基材上に設けられた第1および第2の接続パッド22、23とソルダレジスト層25とを備える。電子部品3は、部品本体31の対向する2つの外形辺に沿って配置された第1の接続部と、部品本体の中央部を含む領域に設けられた第2の接続部とを備える。ソルダレジスト層25には、第1の接続パッド22を露出させる第1の開口部26と、第2の接続パッド23を露出させると共に、部品本体31の外形辺の外側にはみ出すように開口された第2の開口部27とが形成されている。
【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
TSOP(Thin Small Outline Package)やSON(Small Outline Non−Lead Package)等の電子部品は、配線基板に実装する際に電子部品から配線基板への放熱性や電子部品の配線基板に対する搭載信頼性等を高めるために、信号端子等とは別に部品本体の中央部付近に設けられた接続部(中央接続部)を有する場合がある。電子部品の中央接続部は、信号端子等と同様に半田リフロー工程を経て、配線基板の接続パッドと半田層を介して接続される。
TSOPやSON等の電子部品の中央接続部を配線基板の接続パッドに半田付けする場合、電子部品と配線基板との隙間が狭いことから、半田ペースト中に含まれるフラックスが電子部品の下部に残留しやすい。さらに、配線基板上に実装された電子部品を他の部品等と共に樹脂封止する場合、電子部品と配線基板との隙間に樹脂を良好に充填することができず、樹脂の未充填に起因して電子部品と配線基板との隙間にボイドが発生するおそれがある。また、電子部品が中央接続部を有しない場合であっても、樹脂の未充填に起因してボイドが発生しやすい。電子部品と配線基板との隙間に生じるフラックス残渣やボイドは、例えば吸湿リフロー試験における信頼性を低下させる要因となる。
本発明が解決しようとする課題は、信頼性を向上させた半導体装置を提供することにある。
実施形態の半導体装置は、配線基板と、配線基板上に実装された電子部品と、電子部品を封止するように、配線基板上に設けられた樹脂封止部とを具備する。配線基板は、絶縁基材と、絶縁基材上に設けられた第1および第2の接続パッドと、絶縁基材上に形成されたソルダレジスト層とを備える。電子部品は、矩形形状の部品本体と、部品本体の対向する第1および第2の外形辺に沿って配置され、第1の接続パッドと第1の半田層を介して電気的に接続された第1の接続部と、部品本体の中央部を含む領域に設けられ、第2の接続パッドと第2の半田層を介して接続された第2の接続部とを備える。ソルダレジスト層には、第1の接続パッドを露出させるように開口された第1の開口部と、第2の接続パッドを露出させると共に、部品本体の第1および第2の外形辺を除く外形辺のうち、少なくとも1辺の外側にはみ出すように開口された第2の開口部とが形成されている。
以下、実施形態の半導体装置について、図面を参照して説明する。
(第1の実施形態)
図1は第1の実施形態による半導体装置の上面図であって、半導体装置の構成要素を透過して示す図(上面透過図)、図2は図1のA−A線に沿った断面図、図3は図1に示す半導体装置の樹脂封止前の状態を図1のA−A線に沿って示す断面図、図4は図1のB−B線に沿った断面図である。これらの図に示す半導体装置1は、配線基板2と、配線基板2上に実装された電子部品3と、電子部品3を封止する樹脂封止部4とを備えている。配線基板2は、例えば樹脂基材やセラミックス基材等の絶縁基材の表面や内部に必要に応じて配線網を設けたものであり、具体的にはガラス−エポキシ樹脂のような絶縁樹脂基材を使用したプリント配線板が挙げられる。
図1は第1の実施形態による半導体装置の上面図であって、半導体装置の構成要素を透過して示す図(上面透過図)、図2は図1のA−A線に沿った断面図、図3は図1に示す半導体装置の樹脂封止前の状態を図1のA−A線に沿って示す断面図、図4は図1のB−B線に沿った断面図である。これらの図に示す半導体装置1は、配線基板2と、配線基板2上に実装された電子部品3と、電子部品3を封止する樹脂封止部4とを備えている。配線基板2は、例えば樹脂基材やセラミックス基材等の絶縁基材の表面や内部に必要に応じて配線網を設けたものであり、具体的にはガラス−エポキシ樹脂のような絶縁樹脂基材を使用したプリント配線板が挙げられる。
配線基板2は、樹脂基材やセラミックス基材等の絶縁基材21を有している。絶縁基材21の少なくとも第1の面21aには、第1の接続パッド22および第2の接続パッド23を含む配線層24が形成されている。配線基板2の配線層24は単層構造に限らず、多層構造であってもよい。配線層24を有する絶縁基材21の第1の面21a上には、さらにソルダレジスト層25が形成されている。ソルダレジスト層25は、不要な部分への半田の付着を防止すると共に、配線層24を保護するものであり、第1の接続パッド22および第2の接続パッド23の少なくとも表面を露出させるように形成されている。
電子部品3は、配線基板2の配線層24およびソルダレジスト層25を有する面上に実装されている。電子部品3は、長方形等の矩形形状を有する部品本体31を備えている。部品本体31の下面には、第1および第2の接続部32、33が設けられている。第1の接続部32は、信号端子や電源端子等として機能するものであり、部品本体31の対向する2つの外形辺(第1および第2の外形辺)、例えば2つの短辺31a、31bに沿って配置されている。第2の接続部33は、ヒートスプレッダや部品支持部等として機能するものであり、部品本体31の中央部を含む領域に設けられている。第2の接続部(中央接続部)33はグランド端子として機能させてもよい。部品本体31の中央部とは、必ずしも重心位置等を示すものではなく、部品本体31のおおよその中央付近であればよい。
電子部品3は、特に限定されるものではないが、SONのようなリードレスタイプの半導体パッケージやTSOPのようなリードタイプの半導体パッケージ等の表面実装型の半導体部品が挙げられる。図1ないし図4では、第1および第2の接続部32、33としてランド接続部を有する電子部品3を示している。第1の接続部は、図5に示すようにリード接続部32Aであってもよい。半導体部品の具体例としては、メモリ部品、コントローラ部品、インターフェイス部品、ロジック部品、センサ部品等が挙げられるが、特に限定されるものではない。電子部品3は、場合によっては半導体部品以外の表面実装型電子部品であってもよい。実施形態の半導体装置1は、部品本体31の下面と配線基板2のソルダレジスト層25の表面との隙間が狭く(隙間が5〜40μm程度)、比較的部品本体31の表面の面積が広い表面実装型の電子部品3を用いる場合に好適である。
配線基板2に実装された電子部品3は、配線基板2上に形成された樹脂封止部4により封止されている。すなわち、配線基板2の電子部品3が実装された面上には、電子部品3を封止するように、エポキシ樹脂等の絶縁樹脂を用いた樹脂封止部4が形成されている。樹脂封止部4は、例えばトランスファモールド法を用いて形成される。電子部品3の封止は、それ単体でモールド樹脂により封止される場合に限らない。電子部品3は、配線基板2に実装された他の電子部品等と共にモールド樹脂で封止されていてもよい。これらの構成要素2、3、4を用いて、実施形態の半導体装置1が構成されている。
配線基板2の第1の接続パッド22は、電子部品3の第1の接続部32と対応するように設けられており、第1の接続部32と第1の半田層51を介して電気的および機械的に接続されている。配線基板2の第2の接続パッド23は、電子部品3の第2の接続部(中央接続部)33と対応するように設けられており、第2の接続部33と第2の半田層52を介して機械的に接続されている。第2の接続部33をグランド端子等として機能させる場合、第2の接続パッド23は第2の接続部33と第2の半田層52を介して電気的にも接続される。半田層51、52は、例えば半田リフロー工程により形成される。
配線基板2のソルダレジスト層25は、第1の半田層51を介して第1の接続パッド22を第1の接続部32と接続させることが可能なように、第1の接続パッド22を露出させる第1の開口部26を有している。さらに、ソルダレジスト層25は、第2の半田層52を介して第2の接続パッド23を第2の接続部33と接続させることが可能なように、第2の接続パッド23を露出させる第2の開口部27を有している。第1の接続パッド22は、部品本体31の第1および第2の外形辺31a、31bに沿って設けられた第1の接続部32と対応するように、言い換えると電子部品3の外周付近と対応するように設けられている。このため、第1の半田層51を半田リフロー工程等で形成した後に残留するフラックス残渣は、例えば洗浄工程を実施することで良好に除去することができる。
一方、第2の接続パッド23は、部品本体31の中央部を含む領域に設けられた第2の接続部(中央接続部)33と対応するように、言い換えると電子部品3の中央付近と対応するように設けられている。このため、第2の開口部27が第2の接続パッド23を露出させるだけの形状、言い換えると部品本体31の外周より内側に納まる形状を有する場合、第2の半田層52を半田リフロー工程等で形成した後、例えば洗浄工程を実施しても洗浄液が配線基板2と電子部品3との隙間に侵入しにくく、フラックス残渣を十分に除去することができないおそれがある。さらに、第2の開口部27が上記したような形状を有する場合には、樹脂封止部4の形成に用いられるモールド樹脂も、配線基板2と電子部品3との隙間に充填しにくい。フラックス残渣や樹脂の未充填に起因して生じるボイドは、前述したように吸湿リフロー試験で信頼性を低下させる要因となる。
そこで、第1の実施形態の半導体装置1において、ソルダレジスト層25は第2の接続パッド23を露出させると共に、部品本体31の第1の接続部32が配列された第1および第2の外形辺31a、31bを除く外形辺(31c、31d)の外側にはみ出すように開口された第2の開口部27を有している。すなわち、第2の開口部27は第2の接続パッド23を露出させるようにソルダレジスト層25の一部を除去するだけでなく、電子部品3の外側に対応するソルダレジスト層25の一部を除去した形状を有している。第2の開口部27は、電子部品3の中央部を含む領域の下方に対応するソルダレジスト層25の領域(部品下方領域)から、電子部品3の外側に対応するソルダレジスト層25の領域(部品外側領域)にまで広げられた開口形状を有している。
部品本体31の第1の接続部32が配列された第1および第2の外形辺31a、31bと直交する第3および第4の外形辺31c、31dに対して、図1ないし図4は第2の開口部27を第3の外形辺31cの外側領域X1および第4の外形辺31dの外側領域X2の両領域に広げた状態を示している。第2の開口部27の形状はこれに限定されるものではなく、第3の外形辺31cの外側領域X1および第4の外形辺31dの外側領域X2のいずれか一方の領域に広げた形状を有していてもよい。図6および図7は第2の開口部27を部品下方領域から第3の外形辺31cの外側領域X1まで広げた状態を示している。
図3および図7に示すように、第2の開口部27を部品本体31の外形辺(31c、31d)の外側領域(X1、X2)にまで広げたことによって、第2の開口部27は部品本体31に覆われていない部分、言い換えると電子部品3の外側に開口された部分27aを有している。第2の開口部27の外側開口部分27aは、半田リフロー工程後の洗浄工程で洗浄液の侵入口として機能する。外側開口部分27aから侵入した洗浄液は、第2の開口部27内に行き渡る。すなわち、洗浄液を第2の接続部33の周囲にまで十分に侵入させることができる。従って、第2の接続部(中央接続部)33の半田付けに起因するフラックス残渣を、電子部品3の下部から良好に除去することが可能になる。
さらに、第2の開口部27の外側開口部分27aは、樹脂封止部4の形成工程(樹脂モールド工程)におけるモールド樹脂の侵入口(充填口)としても機能する。外側開口部分27aから侵入したモールド樹脂は、第2の開口部27内に行き渡るため、配線基板2と電子部品3との隙間にモールド樹脂を良好に充填することができる。従って、モールド樹脂の未充填に起因するボイドの発生を抑制することができる。配線基板2と電子部品3との隙間におけるフラックス残渣やボイドの発生を抑制することによって、例えば吸湿リフロー試験における半導体装置1の信頼性を向上させることが可能になる。
第2の開口部27の外側開口部分27aの幅は、特に限定されるものではなく、例えばモールド樹脂の流動性等に応じて適宜に設定される。例えば、電子部品3が2×3mmというような外形形状を有し、また配線基板2と電子部品3との隙間が10μm程度の場合、モールド樹脂の流動性等にもよるが、外側開口部分27aの幅を0.1mm程度にすることによって、洗浄液やモールド樹脂の侵入性を十分に高めることができる。また、外側開口部分27aの形成位置は、部品本体31の第3の外形辺31cの外側領域X1および第4の外形辺31dの外側領域X2の一方および両方のいずれでもよいが、モールド樹脂の充填性を考慮すると両方の領域(X1、X2)に形成することが好ましい。
(第2の実施形態)
次に、第2の実施形態による半導体装置について、図8および図9を参照して説明する。図8は第2の実施形態による半導体装置の上面図であって、半導体装置の構成要素を透過して示す図(上面透過図)、図9は図8に示す半導体装置の樹脂封止前の状態を図8のA−A線に沿って示す断面図である。なお、第1の実施形態の半導体装置と同一部分については同一符号を付し、その説明を一部省略する。
次に、第2の実施形態による半導体装置について、図8および図9を参照して説明する。図8は第2の実施形態による半導体装置の上面図であって、半導体装置の構成要素を透過して示す図(上面透過図)、図9は図8に示す半導体装置の樹脂封止前の状態を図8のA−A線に沿って示す断面図である。なお、第1の実施形態の半導体装置と同一部分については同一符号を付し、その説明を一部省略する。
第2の実施形態による半導体装置6は、電子部品3が部品本体31の中央部を含む領域に設けられた接続部(中央接続部)を有していないことを除いて、基本的には第1の実施形態による半導体装置1と同様な構造を有している。また、第2の実施形態の説明においては、図4(図1のB−B線に沿った断面図)に相当する断面図およびその説明を省略する。第2の実施形態における電子部品3も、第1の実施形態と同様に、配線基板2の接続パッド22と半田層を介して電気的および機械的に接続され、部品本体31の外形辺31a、31bに沿って設けられた接続部32を有している。
第2の実施形態による半導体装置6において、上記したように電子部品3は部品本体31の中央部を含む領域に設けられた接続部(中央接続部)を有していない。このような電子部品3を配線基板2上に実装する場合、中央接続部の半田付けに起因するフラックス残渣は問題とならないが、樹脂封止部4の形成に用いられるモールド樹脂が配線基板2と電子部品3との隙間に充填しにくいという問題は、第1の実施形態と同様に生じる。そこで、第2の実施形態の半導体装置1において、ソルダレジスト層25は第1の開口部26に加えて、第1の実施形態と同様な形状を有する第2の開口部27を備えている。
すなわち、第2の実施形態におけるソルダレジスト層25は、電子部品3の接続部32と接続される接続パッド22を露出させるように開口された第1の開口部26と、部品本体31の中央部を含む領域の下方、および部品本体31の接続部32が配列された第1および第2の外形辺31a、31bを除く外形辺(31c、31d)の外側を含む、ソルダレジスト層25の領域を開口させるように設けられた第2の開口部27とを有している。第2の開口部27は、第1の実施形態と同様に、電子部品3の中央部を含む領域の下方に対応するソルダレジスト層25の領域(部品下方領域)、および電子部品3の外側に対応するソルダレジスト層25の領域(部品外側領域)を除去した開口形状を有している。
図9に示すように、第2の開口部27を部品本体31の外形辺(31c、31d)の外側領域(X1、X2)にまで広げたことによって、第2の開口部27は部品本体31に覆われていない部分、言い換えると電子部品3の外側に開口された部分27aを有している。第2の開口部27の外側開口部分27aは、樹脂封止部4の形成工程(樹脂モールド工程)におけるモールド樹脂の侵入口(充填口)として機能する。外側開口部分27aから侵入したモールド樹脂は、第2の開口部27内に行き渡るため、配線基板2と電子部品3との隙間にモールド樹脂を良好に充填することができる。従って、モールド樹脂の未充填に起因するボイドの発生を抑制することができる。
上述したように、中央接続部を有しない電子部品3を配線基板2上に実装する場合においても、電子部品3の中央部下方から電子部品3の外側まで広げた第2の開口部27をソルダレジスト層25に設けることによって、配線基板2と電子部品3との隙間におけるボイドの発生を抑制することができる。従って、吸湿リフロー試験等における半導体装置1の信頼性を向上させることが可能になる。外側開口部分27aの形成位置は、第1の実施形態と同様に、部品本体31の第3の外形辺31cの外側領域X1および第4の外形辺31dの外側領域X2の一方および両方のいずれであってもよいが、モールド樹脂の充填性を考慮すると両方の領域(X1、X2)に形成することが好ましい。
(第3の実施形態)
次に、第3の実施形態による半導体装置について、図10および図11を参照して説明する。図10は第3の実施形態による半導体装置の上面透過図、図11は図10のC−C線に沿った断面図である。なお、第1の実施形態の半導体装置と同一部分については同一符号を付し、その説明を一部省略する。図10および図11に示す半導体装置70は、電子部品3を他の部品と共に配線基板2上に実装すると共に、電子部品3を他の部品と一括して樹脂封止した構造を備えている。ここではSSD(Solid State Drive)等として機能する不揮発性半導体記憶装置を示している。
次に、第3の実施形態による半導体装置について、図10および図11を参照して説明する。図10は第3の実施形態による半導体装置の上面透過図、図11は図10のC−C線に沿った断面図である。なお、第1の実施形態の半導体装置と同一部分については同一符号を付し、その説明を一部省略する。図10および図11に示す半導体装置70は、電子部品3を他の部品と共に配線基板2上に実装すると共に、電子部品3を他の部品と一括して樹脂封止した構造を備えている。ここではSSD(Solid State Drive)等として機能する不揮発性半導体記憶装置を示している。
図10および図11において、電子部品3はEEPROMである。電子部品3としてのEEPROMは、コントローラチップ71、不揮発性メモリチップ(NAND型EEPROM)72、水晶発振子73、温度センサ74等と共に配線基板2上に実装されている。これらの部品3、71、72、73、74は、配線基板2上に形成された樹脂封止部4により一括して封止されている。図10ではEEPROM3の配線基板2に対する実装構造の図示を省略したが、第1または第2の実施形態と同様な実装構造を有している。
コントローラチップ71は配線基板2上に実装されており、複数のメモリチップ72はコントローラチップ71上に積層された状態で配置されている。コントローラチップ71およびメモリチップ72は、それぞれ金属ワイヤ75、76を介して配線基板2と電気的に接続されている。メモリチップ72は、SSDの主記憶部として機能するものであり、ユーザがデータを記憶するための記憶領域を提供する。メモリチップ72は、コントローラチップ71によって制御される。EEPROM3は、コントローラチップ71のファームウェアを記憶するために設けられている。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,6,70…半導体装置、2…配線基板、21…絶縁基材、22…第1の接続パッド、23…第2の接続パッド、25…ソルダレジスト層、26…第1の開口部、27…第2の開口部、27a…外側開口部分、3…電子部品、31…部品本体、32…第1の接続部、33…第2の接続部、4…樹脂封止部、51…第1の半田層、52…第2の半田層。
Claims (6)
- 絶縁基材と、前記絶縁基材上に設けられた接続パッドと、前記絶縁基材上に形成されたソルダレジスト層とを備える配線基板と、
前記配線基板上に実装された電子部品であって、矩形形状の部品本体と、前記部品本体の対向する第1および第2の外形辺に沿って配置され、前記接続パッドと半田層を介して電気的に接続された接続部とを備える電子部品と、
前記電子部品を封止するように、前記配線基板上に設けられた樹脂封止部とを具備する半導体装置であって、
前記ソルダレジスト層には、前記接続パッドを露出させる第1の開口部と、前記部品本体の中央部を含む領域の下方、および前記部品本体の前記第1および第2の外形辺を除く外形辺のうち、少なくとも1辺の外側を含む、前記ソルダレジスト層の領域を開口させる第2の開口部とが形成されている、半導体装置。 - 前記第2の開口部は、前記部品本体の前記第1および第2の外形辺を除く第3および第4の外形辺の外側を含む、前記ソルダレジスト層の領域を、それぞれ開口させるように設けられている、請求項1に記載の半導体装置。
- 絶縁基材と、前記絶縁基材上に設けられた第1および第2の接続パッドと、前記絶縁基材上に形成されたソルダレジスト層とを備える配線基板と、
前記配線基板上に実装された電子部品であって、矩形形状の部品本体と、前記部品本体の対向する第1および第2の外形辺に沿って配置され、前記第1の接続パッドと第1の半田層を介して電気的に接続された第1の接続部と、前記部品本体の中央部を含む領域に設けられ、前記第2の接続パッドと第2の半田層を介して接続された第2の接続部とを備える電子部品と、
前記電子部品を封止するように、前記配線基板上に設けられた樹脂封止部とを具備する半導体装置であって、
前記ソルダレジスト層には、前記第1の接続パッドを露出させるように開口された第1の開口部と、前記第2の接続パッドを露出させると共に、前記部品本体の前記第1および第2の外形辺を除く外形辺のうち、少なくとも1辺の外側にはみ出すように開口された第2の開口部とが形成されている、半導体装置。 - 前記第2の開口部は、前記部品本体の前記第1および第2の外形辺を除く第3および第4の外形辺の外側を含む、前記ソルダレジスト層の領域を、それぞれ開口させるように設けられている、請求項3に記載の半導体装置。
- 前記第1の接続部はランド接続部またはリード接続部であり、かつ前記第2の接続部はランド接続部である、請求項1ないし請求項4のいずれか1項に記載の半導体装置。
- 絶縁基材と、前記絶縁基材上に設けられた第1および第2の接続パッドと、前記絶縁基材上に形成されたソルダレジスト層とを備える配線基板と、
コントローラと、
前記コントローラと電気的に接続された不揮発性メモリと、
前記配線基板上に実装された電子部品であって、矩形形状の部品本体と、前記部品本体の対向する第1および第2の外形辺に沿って配置され、前記第1の接続パッドと第1の半田層を介して電気的に接続された第1の接続部と、前記部品本体の中央部を含む領域に設けられ、前記第2の接続パッドと第2の半田層を介して接続された第2の接続部とを備える電子部品と、
前記コントローラ、前記不揮発性メモリ、および前記電子部品を封止するように、前記配線基板上に設けられた樹脂封止部とを具備する不揮発性半導体記憶装置であって、
前記ソルダレジスト層には、前記第1の接続パッドを露出させるように開口された第1の開口部と、前記第2の接続パッドを露出させると共に、前記部品本体の前記第1および第2の外形辺を除く第3および第4の外形辺のそれぞれの外側にはみ出すように開口された第2の開口部とが形成されている、不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013245877A JP2015103782A (ja) | 2013-11-28 | 2013-11-28 | 半導体装置 |
TW103123049A TWI586003B (zh) | 2013-11-28 | 2014-07-03 | Semiconductor devices and nonvolatile semiconductor memory devices |
CN201410453816.XA CN104681560B (zh) | 2013-11-28 | 2014-09-05 | 半导体装置及非易失性半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013245877A JP2015103782A (ja) | 2013-11-28 | 2013-11-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015103782A true JP2015103782A (ja) | 2015-06-04 |
Family
ID=53316410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013245877A Pending JP2015103782A (ja) | 2013-11-28 | 2013-11-28 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2015103782A (ja) |
CN (1) | CN104681560B (ja) |
TW (1) | TWI586003B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017022241A (ja) * | 2015-07-09 | 2017-01-26 | 株式会社東芝 | 半導体装置及び電子機器 |
EP3716740A1 (en) * | 2019-03-27 | 2020-09-30 | Delphi Technologies IP Limited | Conformal coating blockage by surface-mount technology solder features |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004103998A (ja) * | 2002-09-12 | 2004-04-02 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュール |
US20050011672A1 (en) * | 2003-07-17 | 2005-01-20 | Alawani Ashish D. | Overmolded MCM with increased surface mount component reliability |
JP2005322915A (ja) * | 2004-05-04 | 2005-11-17 | Agere Systems Inc | 構成要素の表面実装アタッチメント |
JP3143893U (ja) * | 2008-02-14 | 2008-08-07 | 華泰電子股▲分▼有限公司 | マルチチップ封止パッケージ |
JP2010135375A (ja) * | 2008-12-02 | 2010-06-17 | Sumitomo Electric Printed Circuit Inc | プリント配線板及びプリント配線板における電子部品の接続方法 |
JP2012129464A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2012222110A (ja) * | 2011-04-07 | 2012-11-12 | Mitsubishi Electric Corp | プリント配線板及びプリント回路板 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000114429A (ja) * | 1998-10-09 | 2000-04-21 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP3685185B2 (ja) * | 2003-06-27 | 2005-08-17 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP5378707B2 (ja) * | 2008-05-29 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
TWI463622B (zh) * | 2010-03-04 | 2014-12-01 | Advanced Semiconductor Eng | 具有單側基板設計的半導體封裝及其製造方法 |
TWI538137B (zh) * | 2010-03-04 | 2016-06-11 | 日月光半導體製造股份有限公司 | 具有單側基板設計的半導體封裝及其製造方法 |
-
2013
- 2013-11-28 JP JP2013245877A patent/JP2015103782A/ja active Pending
-
2014
- 2014-07-03 TW TW103123049A patent/TWI586003B/zh active
- 2014-09-05 CN CN201410453816.XA patent/CN104681560B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004103998A (ja) * | 2002-09-12 | 2004-04-02 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュール |
US20050011672A1 (en) * | 2003-07-17 | 2005-01-20 | Alawani Ashish D. | Overmolded MCM with increased surface mount component reliability |
JP2005322915A (ja) * | 2004-05-04 | 2005-11-17 | Agere Systems Inc | 構成要素の表面実装アタッチメント |
JP3143893U (ja) * | 2008-02-14 | 2008-08-07 | 華泰電子股▲分▼有限公司 | マルチチップ封止パッケージ |
JP2010135375A (ja) * | 2008-12-02 | 2010-06-17 | Sumitomo Electric Printed Circuit Inc | プリント配線板及びプリント配線板における電子部品の接続方法 |
JP2012129464A (ja) * | 2010-12-17 | 2012-07-05 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2012222110A (ja) * | 2011-04-07 | 2012-11-12 | Mitsubishi Electric Corp | プリント配線板及びプリント回路板 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017022241A (ja) * | 2015-07-09 | 2017-01-26 | 株式会社東芝 | 半導体装置及び電子機器 |
US10409338B2 (en) | 2015-07-09 | 2019-09-10 | Toshiba Memory Corporation | Semiconductor device package having an oscillator and an apparatus having the same |
EP3716740A1 (en) * | 2019-03-27 | 2020-09-30 | Delphi Technologies IP Limited | Conformal coating blockage by surface-mount technology solder features |
Also Published As
Publication number | Publication date |
---|---|
CN104681560A (zh) | 2015-06-03 |
CN104681560B (zh) | 2018-01-19 |
TWI586003B (zh) | 2017-06-01 |
TW201521241A (zh) | 2015-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9466784B2 (en) | Semiconductor device having multiple magnetic shield members | |
US8581372B2 (en) | Semiconductor storage device and a method of manufacturing the semiconductor storage device | |
US9793251B2 (en) | Semiconductor package and manufacturing method thereof | |
US9490221B2 (en) | Semiconductor device having multiple magnetic shield members | |
JP5840479B2 (ja) | 半導体装置およびその製造方法 | |
US7564123B1 (en) | Semiconductor package with fastened leads | |
JP2010141295A (ja) | 基板上シュリンクパッケージ | |
JP2007281129A (ja) | 積層型半導体装置 | |
KR101547207B1 (ko) | 반도체 칩의 전기적 연결 구조 및 방법 | |
JP3170627U (ja) | 半導体パッケージ構造 | |
JP2015103782A (ja) | 半導体装置 | |
KR20160035916A (ko) | 전력 모듈 패키지 및 그 제조방법 | |
JP2010263108A (ja) | 半導体装置及びその製造方法 | |
JP5536975B2 (ja) | 回路装置およびその製造方法 | |
JP2009099816A (ja) | 半導体装置とその製造方法および半導体装置の実装方法 | |
JP2008187144A (ja) | 回路装置およびその製造方法 | |
JP2007287820A (ja) | 電子装置及びその製造方法 | |
KR20200032360A (ko) | 반도체 패키지 및 그 제조방법 | |
JP2010086994A (ja) | 回路装置およびその製造方法 | |
JP2015032697A (ja) | 電子回路モジュール、及び電子回路モジュール用基板 | |
KR102017829B1 (ko) | 관통부를 갖는 인쇄 회로 기판 및 이를 이용하여 형성된 반도체 패키지 | |
US20140035157A1 (en) | Semiconductor package, manufacturing method thereof, and semiconductor package manufacturing mold | |
KR20150014282A (ko) | 반도체 칩 패키지 모듈 및 그 제조방법 | |
KR101363108B1 (ko) | 다층구조 인쇄회로기판 | |
TWI534978B (zh) | 晶片封裝結構 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161227 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170627 |