KR20170012927A - 반도체 패키지용 클립 및 그 제조방법, 클립을 포함하는 반도체 패키지 - Google Patents

반도체 패키지용 클립 및 그 제조방법, 클립을 포함하는 반도체 패키지 Download PDF

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KR20170012927A
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Abstract

클립과 몰딩재 간의 박리(delamination)를 감소시키고, 패키지의 열적 안정성을 향상시킬 수 있는 반도체 패키지용 클립 구조와, 이를 포함하는 반도체 패키지를 개시한다. 본 발명의 반도체 패키지용 클립은, 수평한 제1 표면을 갖는 주 부분과, 주 부분으로부터 연장되며 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하며, 주 부분 및 다운셋 부분 중 적어도 일부에 형성된 다수 개의 엠보싱을 포함하는 것을 특징으로 한다.

Description

반도체 패키지용 클립 및 그 제조방법, 클립을 포함하는 반도체 패키지{Clip for semiconductor package and method for fabricating the same, semiconductor package having the clip}
본 발명은 반도체 패키지에 관한 것으로, 특히 반도체 패키지용 클립(clip) 구조와 그 제조방법, 그리고 클립을 포함하는 반도체 패키지에 관한 것이다.
일반적으로 파워 모스펫(power MOSFET) 또는 IGBT와 같은 전력용 반도체 소자를 구현하는 반도체 패키지는 작은 스위칭 손실과 도통 손실을 가지며, 낮은 드레인-소스간 온 저항(Rds(ON))을 갖는 것을 요구하고 있다. 이러한 반도체 패키지는 스위칭 모드 파워 서플라이, DC-DC 컨버터, 형광등용 전자식 안정기, 전동기용 인버터 등의 소자들에 사용되어, 이러한 소자들의 에너지 효율을 높이고 발열을 줄임으로써 최종적인 제품의 크기를 줄여 자원 절약을 이룰 수 있다.
종래의 반도체 패키지는 드레인 리드를 갖는 다이 패들에 반도체 다이를 전기적으로 접속하고, 이어서 그 외주연의 게이트 리드와 소스 리드를 골드(Au) 또는 알루미늄(Al)과 같은 도전성 와이어(wire)를 사용하여 반도체 다이에 상호간 본딩한다. 이어서, 다이 패들, 게이트 리드, 소스 리드 및 반도체 다이는 밀봉재로 밀봉된다. 이러한 종래의 반도체 패키지는 리드프레임과 반도체 다이를 전기적으로 연결하기 위해 주로 골드(Au) 또는 알루미늄(Al) 등의 도전성 와이어를 하나 이상 구비하여 본딩하는 방식을 사용하였다. 그런데, 이러한 본딩 방식에는　반도체 패키지의 본딩 면적 및 전류 용량을 고려하여 다수의 금속 와이어 본딩이 필요하므로 다수의 재료 및 공정이 필요하고, 본딩 면적이 적기 때문에 제품의 전기적 특성 및 신뢰성이 저하되는 문제가 있었다. 이에 따라, 금속을 클립(clip) 형상으로 구현하여 반도체 다이와 리드프레임을 전기적으로 연결하는 방식이 개발되었다. 외부 터미널로의 연결부를 형성하기 위하여 와이어(wire) 대신에 클립을 이용하는 반도체 패키지들은 와이어를 기초로 전기적 연결부를 형성하는 패키지들에 비해 우수한 전기적 및 열적 성능을 가진다.
와이어 대신 클립(clip)을 이용하는 반도체 패키지들을 "와이어리스(wireless) 패키지들로 지칭되는데, 통상적으로 와이어리스 패키지들은 소비자들의 회로 보드들 내로 설계될 필요가 있고, 이는 푀호 보드들이 특유의 풋프린트 및 핀 할당들을 가지기 때문이다. 최근 들어 전자기기의 고속화, 대용량화 및 소형화가 진행되면서 후속의 열 공정에 의한 영향을 최소화할 수 있는 다양한 형태의 기판 및 이를 사용하는 반도체 패키지에 대한 요구가 증가하고 있다. 예를 들면, 하나의 패키지 내에 복수 개의 반도체 칩을 적층하여 패키지 크기를 감소시키면서 다양한 기능의 반도체 소자를 제조하거나 열 방출이 용이하고 열적 안정성이 우수한 패키지 등이 요구되고 있다.
대한민국 등록특허 제10-1249745호 반도체 패키지용 클립, 이를 이용한 반도체 패키지 및 그 제조방법. 대한민국 등록특허 제10-1208332호 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지.
본 발명이 해결하려는 과제는, 클립과 몰딩재 간의 박리(delamination)를 감소시키고, 패키지의 열적 안정성을 향상시킬 수 있는 반도체 패키지용 클립 구조를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 클립과 몰딩재 간의 박리(delamination)현상이 감소되고, 패키지의 열적 안정성이 향상된 구조의 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는 클립과 몰딩재 간의 박리(delamination)를 감소시키고, 패키지의 열적 안정성을 향상시킬 수 있는 반도체 패키지용 클립의 제조방법을 제공하는 것이다.
상기한 바와 같은 과제를 해결하기 위한 본 발명은 반도체 칩의 전기적 신호를 외부로 출력하기 위한 도전성 클립으로서, 표면에 엠보싱이 형성된 것을 특징으로 한다.
여기서, 상기 클립은 수평한 제1 표면을 갖는 주 부분과, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하며, 상기 주 부분 및 다운셋 부분 중 적어도 일부에 다수개의 엠보싱이 형성된다.
그리고, 상기 주 부분 및 다운셋 부분은 도전체와 접착되는 단부를 각각 포함하며, 상기 주 부분 및 다운셋 부분의 상기 단부에 엠보싱이 형성된다.
상기 엠보싱은 다수 개의 비드(bid)를 일정한 압력으로 상기 클립의 표면에 분사하여 형성되는 것이 바람직하며, 상기 엠보싱의 깊이는 1㎛ ~ 3㎛ 인 것이 바람직하다.
한편, 상기 엠보싱은 클립 표면에 클립과 동일한 소재의 금속을 전착에 의해 부착하여 형성될 수도 있다.
여기서, 상기 클립은 구리로 구성되며, 상기 엠보싱은 황산구리 용액에 상기 구리 클립과 산화전극을 설치한 후 전류를 인가하여 구리 클립 표면에 구리 금속을 환원시켜 형성되며, 상기 엠보싱의 깊이는 구리 클립과 산화전극에 인가되는 전류의 양을 변화시킴에 따라 조정되되, 상기 엠보싱의 깊이는 0.2㎛ ~ 1.2㎛ 인 것이 바람직하다.
한편 본 발명에 따른 반도체 패키지용 클립의 제조방법은 클립을 형성하기 위한 도전체를 준비하는 단계; 다수 개의 비드(bid)를 소정의 압력으로 상기 도전체의 표면에 분사하여 상기 도전체의 표면에 다수 개의 엠보싱을 형성하는 단계; 및 엠보싱이 형성된 상기 도전체를 단위 클립으로 분할하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 패키지용 클립의 제조방법의 바람직한 실시예는 클립을 형성하기 위한 도전체를 준비하는 단계; 상기 클립과 동일한 소재의 금속을 상기 도전체의 표면에 전착에 의해 부착하여 다수 개의 엠보싱을 형성하는 단계; 및 엠보싱이 형성된 상기 도전체를 단위 클립으로 분할하는 단계를 포함한다.
그리고, 본 발명에 따른 반도체 패키지는 표면에 다수 개의 엠보싱이 형성된 도전성 클립; 상기 클립에 커플링된 반도체 칩; 및 상기 클립과 상기 반도체 칩을 적어도 부분적으로 덮는 몰딩 물질을 포함하며, 상기 엠보싱은 다수 개의 비드(bid)를 일정한 압력으로 상기 클립의 표면에 분사하여 형성되거나 클립 표면에 클립과 동일한 소재의 금속을 전착에 의해 부착하여 형성된다.
반도체 패키지용 클립 및 반도체 패키지에 따르면, 클립의 표면을 엠보싱 처리함으로써 클립의 표면 거칠기가 증가하고 표면적이 증가하여 패키징 시 몰딩재와의 접착력이 증대되고, 클립 표면으로부터 몰딩재가 박리(delamination)되는 현상을 크게 줄일 수 있다. 또한, 클립의 표면적이 증가하여 열 방출 면적이 증가하므로 반도체 패키지의 열적 안정성을 향상시킬 수 있으며, 반도체 칩 또는 리드와 솔더링되는 부분이 강화되어 솔더링되는 부분에서 발생하던 크랙(crack) 등의 문제점을 해결할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 클립을 구비하는 반도체 패키지의 단면을 나타내 보인 도면이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 클립 구조의 측단면을 나타내 보인 도면들이다.
도 3 내지 도 6은 본 발명의 제1실시예에 따른 엠보싱 처리 전, 후의 클립의 표면 상태를 비교하여 나타낸 도면들이다.
도 7은 본 발명의 제1실시예에 따른 엠보싱 처리된 클립의 접착력 테스트 결과이다.
도 8은 본 발명의 제2실시예에 따른 엠보싱 처리 공정을 모식적으로 나타난 도면이다.
도 9는 일반 구리 클립(a)과 본 발명의 제2실시예에 따른 엠보싱 처리된 클립(b)의 주사형 전자현미경 사진이다
도 10은 일반 구리 클립(a)과 본 발명의 제2실시예에 따른 엠보싱 처리된 클립(b)의 FIB 사진이다.
도 11은 일반 구리 클립(a)과 본 발명의 제2실시예에 따른 엠보싱 처리된 클립(b)의 Nano-Scan Image 사진이다.
도 12는 본 발명의 제2실시예에 따른 엠보싱 처리된 클립의 접착력 테스트 결과이다.
도 13은 일반 구리 클립(a)과 엠보싱 처리된 클립(b)의 프리콘 테스트(Precon Test) 결과이다.
도 14는 엠보싱 처리된 클립을 이용한 항온항습 테스트 결과이다.
이하, 본 발명의 일 측면에 따른 반도체 패키지용 클립 구조와 그를 포함하는 반도체 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 클립을 구비하는 반도체 패키지의 단면을 나타내 보인 도면이고, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 클립 구조의 측단면을 나타내 보인 도면들이다.
도 1을 참조하면, 본 발명의 반도체 패키지(100)는 리드프레임 구조(110), 반도체 칩(120) 및 클립(130)을 포함한다. 리드프레임 구조(110)는 실질적으로 반도체 칩(120)이 실장되는 리드프레임 패드(111)와 패키지 외부로의 신호전달을 위한 리드(112, 113)로 구성된다. 리드프레임 패드(111)는 상호 반대되는 제1 표면(111a) 및 제2 표면(111b)을 가지며 제1 표면(111a) 상에 반도체 칩(120)이 실장된다.
리드프레임 패드(111)의 주변 영역에는 소정의 갭(gap)을 두고 리드들(112, 113)이 배치된다. 리드(112, 113)는 그 밑면(112b)이 리드프레임 패드(111)의 제2 표면(111b)과 동일한 평면을 형성한다. 즉, 리드(112, 113)의 밑면(112b)과 리드프레임 패드(111)의 제2 표면(111b)이 동일한 레벨에 위치한다. 리드프레임 패드(111)의 제2 표면(111b)과 리드(112)의 밑면(112b)은 몰딩재에 의해 패키지 외부로 노출된다. 이때, 리드프레임 패드의 제2 표면(111b) 및 리드의 밑면(112b)은 모두가 노출될 수 있으며 또는 도시된 바와 같이 일부만이 노출될 수도 있다. 리드프레임 구조(110)의 상기 노출된 하측 표면은 반도체 패키지(100)를 위한 추가적인 드레인 연결 및 추가적인 냉각 경로를 제공하게 된다.
리드프레임 구조(110)는 모든 적절한 물질을 포함할 수 있다. 예를 들어, 리드프레임 구조(110)는 구리, 구리 합금들, 또는 다른 모든 적절한 전도성 물질을 포함할 수 있다. 필요한 경우, 솔더 가능한 금속으로 도금될 수도 있다.
반도체 칩(120)은 예를 들면 에폭시 접착제 또는 솔더(solder) 등 절연성 접착제(140) 또는 절연성 테이프(tape)를 통해 리드프레임 패드(111)의 제1 표면(111a) 상에 부착된다. 접착제의 종류에는 특별한 제한이 없다.
반도체 칩(220)은 모든 적절한 반도체 소자를 포함할 수 있다. 적절한 반도체 소자들은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있고, 수직 또는 수평 소자들을 포함할 수 있다. 수직 소자들은 전류가 다이를 통하여 수직으로 흐르도록, 반도체 칩의 일측에 적어도 하나의 입력부를 가지고 반도체 칩의 타측에 출력부를 가진다. 수평 소자들은 전류가 반도체 칩을 통하여 수평으로 흐르도록, 적어도 반도체 칩의 일측에 적어도 하나의 입력부와 반도체 칩의 동일 측에 적어도 하나의 출력부를 가진다. 반도체 칩(120) 내의 반도체 소자는 예를 들면 다이오드, 트랜지스터, 다이리스터(thyristor), 또는 IGBT와 같은 전원 반도체 장치, 선형 장치, 집적 회로(IC), 논리 회로 등 다양한 반도체 장치를 포함할 수 있다.
반도체 칩(120)은 리드프레임 패드(111)와 클립 구조(130) 사이에 위치한다. 필요에 따라 반도체 칩(120) 상부에 적어도 하나 이상의 반도체 칩을 적층하여 적층형(stack type) 반도체 패키지를 구성할 수도 있다. 적층되는 반도체 칩은 동종 또는 이종의 반도체 칩일 수 있다. 반도체 칩(120)은 클립 구조(130)를 통해 리드(112)와 전기적으로 접속된다.
패키지 바디(150)는 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC)과 같은 몰딩재로 이루어진다. 패키지 바디(150)는 적어도 리드의 밑면(112b) 및 측면(112c)과 리드프레임 패드(111)의 제2 표면(112b)의 일부를 노출하면서 상기한 갭(gap)을 채우고 리드프레임 패드(111), 반도체 칩(120), 리드(112, 113) 및 클립(130)을 둘러싼다. 패키지 바디(150)의 측면은 도시된 것과 같이 패키지 바디의 하부 면에 대해 수직한 구조이거나 비스듬하게 경사를 갖는 구조일 수 있는데, 이는 패키지 바디의 절단 방식에 따라 다를 수 있다. 도시된 것과 같이 패키지 바디(150)의 측면(120c)이 수직인 경우는 블레이드(blade)와 같은 절단 수단으로 절단하는 소잉형(sawing type)으로 형성하는 경우로, 이 경우에는 리드(112, 113)의 단부가 패키지 바디(150)의 외부로 돌출되지 않는다. 패키지 바디(150)의 측면이 비스듬한 경우는 금형을 이용하는 펀치드 타입(punched type)으로 형성하는 경우로, 이 경우 리드(112, 113)의 단부는 패키지 바디(150)로부터 대략 0.08 ∼ 0.15mm 정도 돌출된다.
클립(130)은 반도체 칩(120)의 전기적 신호를 패키지 외부로 출력하기 위한 전기적 통로를 제공하는 것으로, 소스 클립 또는 게이트 클립일 수 있다. 클립(130)은 모든 적절한 물질로 이루어질 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al), 귀금속(noble metal), 및 이들의 합금들과 같은 도전성 물질들로 이루어질 수 있다. 또한 필요한 경우, 클립(130)은 솔더 가능한 층들로 도금될 수 있다. 클립(130)은 예를 들면 에폭시 접착제 또는 솔더(solder) 등 절연성 접착제(140) 또는 절연성 테이프(tape)를 통해 리드프레임 리드(112)와 반도체 칩(120)의 표면 상에 부착된다. 접착제의 종류에는 특별한 제한이 없다.
클립(130)은 수평한 주 부분(130a)과, 주 부분으로부터 연장되며 주 부분의 표면으로부터 일정 각도 구부러진 다운셋(down-set) 부분(130b)을 포함한다. 다운셋 부분(130b)은 주 부분(130a)과 리드(112) 사이에 위치하며, 단차 구조 또는 지그재그(zigzag) 구조를 포함할 수 있다. 단차의 경우 하나 또는 둘 이상의 다중 단차들을 포함할 수 있다. 클립(130)의 단차 다운셋 부분(130b)은 많은 이점을 제공한다. 예를 들면, 상기 단차 구조는 리드의 하측 표면과 리드프레임 구조의 하측 표면 사이에 더 좋은 정렬 공차(tolerance)를 제공한다. 또한, 다운셋 부분(130b)은 구부러지기 때문에, 단차없는 다운셋에 비하여 더 유연할 수 있다.
클립(130)은 구리(Cu)와 같은 도전성 재료로 이루어진다. 클립(130)과 반도체 칩(120), 클립(130)과 리드(112)는 각각 솔더(solder)(145)를 통해 연결된다. 솔더(145)는 예를 들면 주석/은/구리(Sn/Ag/Cu) 합금, 주석(Sn), 주석/납(Sn/Pb) 합금, 주석/은(Sn/Ag) 합금 또는 니켈(Ni) 등을 포함할 수 있는데, 여기에 한정되지는 않는다. 솔더(145)는 웨이퍼 상에 반도체 소자를 형성하는 최종 단계에서 웨이퍼의 뒷면에 솔더 물질층을 형성하거나, 본딩 패드 금속을 솔더 물질로 형성한다. 솔더 물질층을 형성하는 방법으로는 스퍼터링(sputtering) 또는 전기 도금(electroplating) 방식을 사용할 수 있다.
특히, 본 발명에 따른 반도체 패키지의 클립(130)은 표면에 엠보싱(embossing)(132)이 형성되어 있는 것을 특징으로 한다.
본 발명의 바람직한 제1실시예에 따르면, 상기 엠보싱은 모래알과 같이 작은 다수 개의 비드(bid)를 고압 장비에서 클립(130) 표면에 분사하여 오목한 홈을 형성하는 방식으로 형성될 수 있다. 클립(130) 표면에 형성되는 엠보싱(132)의 크기 및 깊이는 비드(bid)의 크기와 분사 압력을 조절하여 결정할 수 있다. 비드(bid)의 크기가 크고 분사 압력이 높을수록 엠보싱(132)의 크기가 크고 깊이 또한 커지게 되어 클립(130)의 표면에 거친 엠보싱이 만들어지게 된다. 상기 엠보싱의 크기(깊이)의 최적값은 1㎛ ~ 3㎛ 인 것으로 나타났다. 엠보싱의 깊이가 1㎛ 미만인 경우에는 몰딩재와의 부착력이 약하고, 3㎛를 초과하는 경우 비드의 분사 압력을 매우 높게 설정해야 하고 그러한 경우 클립의 표면 손상이 야기될 수 있고, 기술적으로도 제작에 어려움이 따름과 아울러 신뢰성에 악영향을 미치므로 바람직하지 못하다. 한편, 클립 표면의 엠보싱 처리는 완성된 클립 표면에 직접 엠보싱을 형성하는 방법으로 수행될 수도 있고, 클립을 형성하기 위한 도전체 표면에 다수 개의 비드(bid)를 소정의 압력으로 분사하여 엠보싱을 형성한 후 엠보싱이 형성된 도전체를 단위 클립으로 분할하는 방식으로 수행될 수도 있다.
도 3 내지 도 6은 본 본 발명의 제1실시예에 따른 비드 분사 방법에 의한 엠보싱 처리 전, 후의 클립의 표면 상태를 비교하여 나타낸 도면들이다. 먼저, 도 3a 및 도 3b는 엠보싱 처리를 하기 전 구리(Cu) 클립의 표면을 30배 및 800배 배율로 각각 촬영한 주사형 전자현미경(SEM) 사진이고, 도 4a 및 도 4b는 엠보싱 처리를 실시한 후의 구리(Cu) 클립의 표면을 30배 및 800배 배율로 각각 촬영한 주사형 전자현미경(SEM) 사진이다. 그리고, 도 5a 내지 도 5c는 엠보싱 처리를 하기 전의 클립 표면의 조도를 측정한 결과를 나타낸 도면들이고, 도 6a 내지 도 6c는 엠보싱 처리를 실시한 후의 클립 표면의 조도를 측정한 결과를 나타낸 도면들이다.
도시된 바와 같이, 비드 분사에 의한 엠보싱 처리를 실시한 클립의 경우 표면에 다수 개의 엠보싱이 형성되어 일반 클립에 비해 표면의 조도(거칠기)가 크게 증가함을 알 수 있다.
한편, 도 7 에는 본 발명의 제1실시예에 따른 엠보싱 클립의 접착력 테스트 결과가 도시된다. 도 7 의 좌측에 도시된 바와 같이, 접착력 측정을 위하여 제1실시예에 따라 엠보싱 처리된 구리 클립 상에 몰딩재(EMC)를 수직으로 부착한 상태에서 몰딩재를 푸시툴(Push tool)로 측면에서 밀어 힘을 가해줌에 따라 몰딩재가 구리 클립으로부터 탈착될때의 힘을 측정하였다. 총 15회에 걸쳐 일반 구리 클립과 엠보싱 클립에 대해 접착력 테스트를 수행하였고, 그 결과가 도 7의 우측에 제시된다. 사용된 테스트 장비는 Shear Tester Dage 4000이고 몰딩재(EMC)로는 X4180ZY-9(Panasonic)가 사용되었다. 테스트 결과로부터 엠보싱처리된 클립의 경우 일반 구리 클립 보다 접착력이 월등하게 큰 것을 확인할 수 있었다.
또한, 본 발명의 바람직한 제2실시예에 따르면, 상기 엠보싱은 클립 표면에 클립과 동일한 소재의 금속 입자를 전착(electroplating)에 의해 부착하여 형성될 수 있다. 보다 구체적으로, 상기 클립은 구리로 구성되되, 도 8 에 도시된 바와 같이, 황산동(CuSO4·5H2O) 용액에 상기 구리 클립(Clip)과 산화전극(anode)을 설치한 후, 상기 클립에 전원의 음극을 연결하고 상기 산화전극에는 양극을 연결하여 전류를 인가함에 따라, 황산동 용액속의 구리를 환원시켜 클립 표면에 구리 금속 입자를 부착하여 엠보싱을 형성한다. 전착 공정전에는 클립의 표면에 묻어있는 유분을 탈지제로 제거하고 산세 과정을 거친후 전착을 수행하며, 전착이 완료된 후에는 후처리로서 추가적인 산세 및 ANTI-RBO 공정을 거친후 최종 린스 작업을 수행하여 작업을 마무리한다.
이와 같은 전착 방법에 의해 형성되는 엠보싱의 크기(깊이)는 구리 클립과 산화전극에 인가되는 전류의 양을 변화시킴에 따라 조정되되, 0.2㎛ ~ 1.2㎛ 인 것이 바람직하다. 엠보싱의 크기(깊이)가 0.2㎛ 미만인 경우 몰딩재와의 부착력이 약하고, 1.2㎛를 초과하는 경우 인가되는 전류의 양이 크고, 제조 시간이 증가할 뿐만 아니라, 기술적으로도 1.2㎛를 초과하는 크기의 엠보싱을 형성하는데 어려움이 따르기 때문에 바람직하지 못하다.
도 9 에는 일반 구리 클립(a)과 본 발명의 제2실시예에 따라 엠보싱 처리된 클립(b)의 주사형 전자현미경(SEM) 사진이 제시되고, 도 10에는 일반 구리 클립(a)과 본 발명의 제2실시예에 따라 엠보싱 처리된 클립(b)의 FIB(Focused Ion Beam) 사진이 각각 도시되며, 도 11에는 일반 구리 클립(a)과 본 발명의 제2실시예에 따라 엠보싱 처리된 클립(b)의 Nano-Scan Image 사진이 도시된다.
도 9로부터 알 수 있는 바와 같이, 제2실시예에 따른 엠보싱 클립은 다수의 구리 입자가 부착되어 표면 조도(거칠기)가 일반 구리 클립 보다 월등하게 큰 것을 확인할 수 있다. 도 10은 클립 둘레에 밀봉재가 충진된 상태의 FIB 사진으로서, 일반 구리 클립의 경우 도 10의 (a)에 나타난 바와 같이 클립 표면과 밀봉재의 경계면이 비교적 매끈하고 일정한 갭이 형성되어 있는데 반하여, 엠보싱 처리된 클립의 경우 도 10의 (b)에 도시된 바와 같이 다수 개의 엠보싱이 형성되어 밀봉재와 견고하게 부착된 것을 알 수 있다. 또한, 도 11로부터 일반 구리 클립의 조도(114nm) 보다 본 발명의 제2실시예에 따른 엠보싱 클립의 조도(354nm)가 더 큰 것을 확인할 수 있다.
한편, 도 12에는 본 발명의 제2실시예에 따라 엠보싱 처리된 클립의 접착력 테스트 결과가 도시되고, 도 13에는 일반 구리 클립(a)과 엠보싱 처리된 클립(b)의 프리콘 테스트(Precon Test) 결과가 도시되며, 도 14에는 엠보싱 처리된 클립을 이용한 항온항습 테스트 결과가 도시된다.
도 12의 좌측에 도시된 바와 같이, 접착력 측정을 위하여 제2실시예에 따라 엠보싱 처리된 구리 클립 상에 솔더를 수직으로 부착한 상태에서 솔더를 푸시툴(Push tool)로 측면에서 밀어 힘을 가해줌에 따라 솔더가 구리 클립으로부터 탈착될때의 힘을 측정하였다. 테스트는 일반 구리 클립과 2종의 엠보싱 클립을 대상으로 수행되었고, 그 결과가 도 12의 우측에 제시된다. 사용된 테스트 장비는 Shear Tester Dage 4000이다. 테스트 결과로부터 엠보싱 처리된 클립의 경우 접착력이 대략 7kgf 정도로서 약 4kgf 정도인 일반 구리 클립 보다 접착력이 월등하게 큰 것을 확인할 수 있었다.
도 13은 일반 구리 클립(a)과 엠보싱 처리된 클립(b)의 프리콘 테스트 결과(테스트 조건: MSL1 ＠ 260℃)이다. 상기 프리콘 테스트는 SAT(Scan Acoustic Tomograph)라는 초음파 장비를 이용하여 몰딩재와 클립의 접착 부분 박리 현상을 검토하는 테스트이다. 테스트 결과, 일반 구리 클립(a)의 경우 박리가 많이 발생(박리 발생 부분은 빨강색으로 표시됨)하는데 반하여, 엠보싱 처리된 클립의 경우 전혀 박리가 발생하지 않은 것으로 나타났다.
또한, 도 14로부터 알 수 있는 바와 같이, 엠보싱 처리된 클립을 85℃, 습도 85% 조건하에서 168시간 동안 항온항습 테스트를 수행한 결과 SAT 초음파 분석 결과에서 아무런 불량도 나타나지 않아 고온 다습 조건하에서도 품질 안정성이 우수한 것으로 나타났다.
이와 같이, 클립의 표면을 엠보싱 처리한 경우, 표면 거칠기가 증가하고 표면적이 증가하게 되며, 이렇게 엠보싱 처리된 클립을 이용하여 반도체 패키지를 구성할 경우, 몰딩 시 엠보싱 처리 전 매끈한 표면의 클립에 비해 몰딩재인 EMC와의 접착력이 증대되고, 클립(130) 표면으로부터 몰딩재가 박리(delamination)되는 현상을 크게 줄일 수 있다. 또한, 클립(도 1의 130)의 표면적이 증가하여 열 방출 면적이 증가하므로 반도체 패키지의 열적 안정성을 향상시킬 수 있다. 또한, 반도체 칩(도 1의 120) 또는 리드(도 1의 112)와 솔더링되는 부분이 종래 엠보싱 처리 전의 구조에 비해 강화되므로 솔더링되는 부분에서 발생하던 크랙(crack) 등의 문제점을 해결할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
100...반도체 패키지 110...리드프레임
120...반도체 칩 130...클립
140, 145..솔더 150...패키지 바디

Claims (17)

  1. 반도체 칩의 전기적 신호를 외부로 출력하기 위한 도전성 클립으로서, 표면에 엠보싱이 형성된 것을 특징으로 하는 반도체 패키지용 클립.
  2. 제1항에 있어서,
    상기 클립은 수평한 제1 표면을 갖는 주 부분과, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하며,
    상기 주 부분 및 다운셋 부분 중 적어도 일부에 다수개의 엠보싱이 형성된 것을 특징으로 하는 반도체 패키지용 클립.
  3. 제2항에 있어서,
    상기 주 부분 및 다운셋 부분은 도전체와 접착되는 단부를 각각 포함하며,
    상기 주 부분 및 다운셋 부분의 상기 단부에 엠보싱이 형성된 것을 특징으로 하는 반도체 패키지용 클립.
  4. 제1항 또는 제2항에 있어서,
    상기 엠보싱은 다수 개의 비드(bid)를 일정한 압력으로 상기 클립의 표면에 분사하여 형성된 것을 특징으로 하는 반도체 패키지용 클립.
  5. 제 4 항에 있어서,
    상기 엠보싱의 깊이는 1㎛ ~ 3㎛ 인 것을 특징으로 하는 반도체 패키지용 클립.
  6. 제1항 또는 제2항에 있어서,
    상기 엠보싱은 클립 표면에 클립과 동일한 소재의 금속 입자를 전착에 의해 부착하여 형성된 것을 특징으로 하는 반도체 패키지용 클립.
  7. 제6항에 있어서,
    상기 클립은 구리로 구성되며, 상기 엠보싱은 황산동 용액에 상기 구리 클립과 산화전극을 설치한 후 전류를 인가하여 구리 클립 표면에 구리 금속을 환원시켜 형성되는 것을 특징으로 하는 반도체 패키지용 클립.
  8. 제 7 항에 있어서,
    상기 엠보싱의 깊이는 구리 클립과 산화전극에 인가되는 전류의 양을 변화시킴에 따라 조정되는 것을 특징으로 하는 반도체 패키지용 클립.
  9. 제 7 항에 있어서,
    상기 엠보싱의 깊이는 0.2㎛ ~ 1.2㎛ 인 것을 특징으로 하는 반도체 패키지용 클립.
  10. 클립을 형성하기 위한 도전체를 준비하는 단계;
    다수 개의 비드(bid)를 소정의 압력으로 상기 도전체의 표면에 분사하여 상기 도전체의 표면에 다수 개의 엠보싱을 형성하는 단계; 및
    엠보싱이 형성된 상기 도전체를 단위 클립으로 분할하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 클립의 제조방법.
  11. 제10항에 있어서,
    상기 비드(bid)의 크기 및 분사 압력을 조절하여 상기 엠보싱의 크기 및 깊이를 조절하는 것을 특징으로 하는 반도체 패키지용 클립의 제조방법.
  12. 클립을 형성하기 위한 도전체를 준비하는 단계;
    상기 클립과 동일한 소재의 금속을 상기 도전체의 표면에 전착에 의해 부착하여 다수 개의 엠보싱을 형성하는 단계; 및
    엠보싱이 형성된 상기 도전체를 단위 클립으로 분할하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 클립의 제조방법.
  13. 제12항에 있어서,
    상기 도전체는 구리로 구성되며, 상기 엠보싱은 황산동 용액에 상기 구리 도전체와 산화전극을 설치한 후 전류를 인가하여 구리 도전체 표면에 구리 금속을 환원시켜 형성되는 것을 특징으로 하는 반도체 패키지용 클립의 제조방법.
  14. 제 13 항에 있어서,
    상기 엠보싱의 깊이는 구리 도전체와 산화전극에 인가되는 전류의 양을 변화시킴에 따라 조정되는 것을 특징으로 하는 반도체 패키지용 클립의 제조방법.
  15. 표면에 다수 개의 엠보싱이 형성된 도전성 클립;
    상기 클립에 커플링된 반도체 칩; 및
    상기 클립과 상기 반도체 칩을 적어도 부분적으로 덮는 몰딩 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 엠보싱은 다수 개의 비드(bid)를 일정한 압력으로 상기 클립의 표면에 분사하여 형성된 것을 특징으로 하는 반도체 패키지.
  17. 제15항에 있어서,
    상기 엠보싱은 클립 표면에 클립과 동일한 소재의 금속 입자를 전착에 의해 부착하여 형성된 것을 특징으로 하는 반도체 패키지.
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