JP2013128040A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置２は、４つの側面６ｃを備える封止体６、封止体６により封止された半導体チップ３、および封止体６の４つの側面６ｃにおいて封止体６から露出する複数のリード（端子）４を含んでいる。４つの側面６ｃは、ここで、複数のリード４のうち、第１電圧が印加される複数のリード（端子）４ｓと、第１電圧よりも大きい第２電圧が印加されるリード（端子）４ｐは、それぞれ封止体６の異なる側面６ｃに配置される。これにより角部６ｄを介して隣り合うリード４ｐとリード４ｓの間の沿面距離ＣＤを長くすることができる。
【選択図】図５

Description

本発明は、半導体装置技術に関し、リードフレームのダイパッド上に半導体チップを搭載し、該半導体チップを樹脂封止する半導体装置に適用して有効な技術に関するものである。

特開２００６−２８６８２４号公報（特許文献１）には、耐圧電圧あるいはノイズ耐性が異なる複数の半導体チップを搭載したマルチチップモジュールにおいて、アナログ信号用のボンディングパッドと、高電圧信号用のボンディングパッドをパッケージ基板の異なる辺に沿って配置することが記載されている。

特開２００６−２８６８２４号公報

例えば増幅回路のような電力制御用の電気回路には、大きい（高い）電圧が印加される高電圧回路と、高電圧回路に印加される電圧よりも小さい（低い）電圧が印加される低電圧回路が存在する。また、このような電力制御用の電気回路を半導体装置の一つのパッケージ内に作り込むことで、電力制御機器を小型化することができる。

ところが、半導体装置の小型化を進めると、以下の課題が生じることが判った。すなわち、高電圧回路と低電圧回路の距離が近づくことにより、半導体装置の耐圧（耐電圧）特性が低下する。なお、樹脂などの絶縁材料から成る封止体で封止することにより、耐圧特性の低下は抑制できる。しかし、半導体装置の外部端子（実装基板と接続される端子）は封止体で覆われないため、封止体から露出する高電圧回路に接続される（高電圧が印加される）高電圧用端子と低電圧回路に接続される（低電圧が印加される）低電圧用端子の距離が短くなると、封止体の表面に沿って端子間で放電が発生し易くなる。そして、放電が発生すると、低電圧回路側にリーク電流が流れることとなり、半導体装置の信頼性が低下してしまう。

本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本願発明の一態様である半導体装置は、４つの側面を有する封止体、前記封止体により封止された半導体チップ、および前記封止体の前記４つの側面からそれぞれ露出する複数の端子を含んでいる。ここで、前記複数の端子のうち、第１電圧が印加される複数の第１端子と、前記第１電圧よりも大きい第２電圧が印加される第２端子は、それぞれ前記封止体の異なる側面に配置されるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。

本発明の一実施の形態である半導体装置が組み込まれた電力制御装置の構成例を示す回路ブロック図である。 図１に示す駆動回路が形成された半導体装置の上面図である。 図２に示す半導体装置の下面図である。 図２のＡ−Ａ線に沿った断面図である。 図２に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。 図５に対する変形例である半導体装置の内部構造を示す平面図である。 図５に対する他の変形例である半導体装置の内部構造を示す平面図である。 図５に対する他の変形例である半導体装置の内部構造を示す平面図である。 図８に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図である。 図７に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図である。 図１０に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図である。 図１１のＢ−Ｂ線に沿った断面図である。 本発明の一実施の形態である半導体装置の組み立てフローを示す説明図である。 リードフレーム準備工程で準備するリードフレームの全体構造を示す平面図である。 図１４に示す複数の製品形成領域のうち、２つの製品形成領域周辺の拡大平面図である。 図１５に対する変形例であるリードフレームの製品形成領域周辺の拡大平面図である。 図１５に示すダイパッド上に、ボンディング材を介して半導体チップを搭載した状態を示す拡大平面図である。 図１７に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図である。 図１８に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大平面図である。 図５に対する変形例である半導体装置の内部構造を示す平面図である。 図４に対する変形例である半導体装置を示す断面図である。 図４に対する他の変形例である半導体装置を示す断面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

（実施の形態１）
本実施の形態では、高電圧用の外部端子と低電圧用の外部端子が混在する半導体装置の一例として、スイッチングトランジスタのゲートを駆動する駆動ＩＣ（Integrated Circuit）に適用した例を取り上げて説明する。また半導体装置のパッケージ態様としては、複数の外部端子が封止体の下面において封止体から露出する、ＱＦＮ（Quad Flat Non-leaded package）に適用した例を取り上げて説明する。また、本実施の形態では例えば制御信号などを伝送するために印加される、相対的に低い電圧（例えば数ボルト程度）と、例えば電源供給のために印加される、相対的に高い電圧（例えば数十ボルトあるいは１００ボルトを超えるような電圧）について説明する。以下の説明では、上記した相対的に低い電圧について、単に低電圧と記載し、相対的に高い電圧について単に高電圧と記載する場合がある。また、以下の説明において、低電圧用と記載した場合には、低電圧が印加される事を意味し、高電圧用と記載した場合には高電圧が印加される事を意味する。

＜電力制御装置の構成＞
図１は、本実施の形態の半導体装置が組み込まれた電力制御装置の構成例を示す回路ブロック図である。電力制御装置１は、例えば電動機などの負荷ＬＤに供給する電力を制御する装置（例えばインバータ装置）であって、モータなどの負荷に供給する電力を制御する複数の回路を備えている。電力制御装置１が備える複数の回路には、スイッチング回路を構成する２つのパワートランジスタＱＨ１、ＱＬ１と、パワートランジスタＱＨ１、ＱＬ１を駆動する駆動回路ＤＲ１、ＤＲ２が含まれる。パワートランジスタは、電源回路等に組み込まれ、電力の変換や制御を行う回路を構成する半導体素子であって、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）や、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ；Insulated Gate Bipolar Transistor)がこれに相当する。パワートランジスタには、例えば１Ａ（アンペア）以上の大電流が流れるため、パワートランジスタは、並列接続で電気的に接続した複数のトランジスタ素子で構成される。本実施の形態では、電力変換回路に組み込まれるスイッチング素子として、ＩＧＢＴである２つのパワートランジスタＱＨ１、ＱＬ１を用いた例について説明する。

また、電力制御装置１が備える複数の回路には、負荷ＬＤに電源電位を供給する電源回路ＰＦ、および、駆動回路ＤＲ１、ＤＲ２に制御信号を入力する信号入力回路ＳＦが含まれる。信号入力回路ＳＦは、パワートランジスタＱＨ１、ＱＬ１の動作を制御する回路であり、例えばＰＷＭ（Pulse Width Modulation）回路によって構成されている。このＰＷＭ回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、パワートランジスタＱＨ１、ＱＬ１（すなわち、電力制御装置１）の出力電圧（すなわち、パワートランジスタＱＨ１、ＱＬ１の電圧スイッチオンの幅（オン時間））が制御されるようになっている。この信号入力回路ＳＦの出力は、中継回路ＰＣを介して駆動回路ＤＲ１、ＤＲ２の入力に電気的に接続されている。中継回路ＰＣは、信号入力回路ＳＦから入力された制御信号を駆動回路ＤＲ１、ＤＲ２に伝達する回路であって、本実施の形態では、例えばフォトカプラを用いている。また電源回路ＰＦは、入力電源から供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを電力制御装置１の主回路（駆動回路ＤＲ１、ＤＲ２やパワートランジスタＱＨ１、ＱＬ１）に供給する電源であり、入力電源に並列に電気的に接続されている。

また、駆動回路ＤＲ１、ＤＲ２は、信号入力回路ＳＦから供給された制御信号に応じてパワートランジスタＱＨ１、ＱＬ１のゲート端子の電位を制御し、パワートランジスタＱＨ１、ＱＬ１の動作を制御する回路である。一方の駆動回路ＤＲ１の出力は、パワートランジスタＱＨ１のゲート端子に電気的に接続されている。また、他方の駆動回路ＤＲ２の出力は、パワートランジスタＱＬ１のゲート端子に電気的に接続されている。パワートランジスタＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用のパワートランジスタであり、電力制御装置１の出力（負荷ＬＤの入力）に電力を供給する電力供給素子ＰＰ（例えばコイル）にエネルギーを蓄えるためのスイッチ機能を有している。一方、パワートランジスタＱＬ１は、ローサイドスイッチ（低電位側：第２動作電圧；以下、単にローサイドという）用のパワートランジスタであり、信号入力回路ＳＦから入力された周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワートランジスタＱＬ１は、電力制御装置１の整流用のトランジスタである。電力制御装置１のパワートランジスタＱＨ１のエミッタと、パワートランジスタＱＬ１のコレクタとを結ぶ配線には、出力用電源電位を外部に供給する出力ノードが設けられている。この出力ノードは、出力配線を介して電力供給素子ＰＰと電気的に接続され、さらに出力配線を介して負荷ＬＤと電気的に接続されている。

このような電力制御装置１では、パワートランジスタＱＨ１、ＱＬ１で同期を取りながら、このパワートランジスタＱＨ１、ＱＬ１を交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワートランジスタＱＨ１がオンの時、パワートランジスタＱＨ１を通じて出力ノードに電流（第１電流）が流れる。一方、ハイサイド用のパワートランジスタＱＨ１がオフの時、電力供給素子ＰＰの逆起電圧により電流が流れる。この電流が流れている時にローサイド用のパワートランジスタＱＬ１をオンすることで、電圧降下を少なくすることができる。

上記電力制御装置１において、本実施の形態の半導体装置２は、スイッチングトランジスタのゲートを駆動する駆動回路ＤＲ１、ＤＲ２が形成された半導体装置である。また、半導体装置２には、制御信号を駆動回路ＤＲ１、ＤＲ２に伝送する中継回路ＰＣが形成されている。つまり、半導体装置２には、制御信号など、低電圧が印加される低電圧回路（例えば中継回路ＰＣ）と、低電圧回路よりも高い電圧（例えば電源電圧）が印加される高電圧回路（例えば駆動回路ＤＲ１、ＤＲ２）が混在する。以下、半導体装置２の構造上の構成について説明する。

＜半導体装置＞
図２は、図１に示す駆動回路が形成された半導体装置の上面図、図３は、図２に示す半導体装置の下面図、図４は図２のＡ−Ａ線に沿った断面図である。また、図５は図２に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。図２〜図５に示すように、半導体装置２は、半導体チップ３（図４、図５参照）と、半導体チップ３の周囲に配置される複数のリード（端子）４（図３〜図５参照）と、半導体チップ３と複数のリード４を電気的に接続する複数のワイヤ（導電性部材）５（図４、図５参照）と、を有している。また、半導体チップ３および複数のワイヤ５は、封止体（樹脂体）６に封止され、複数のリード４のそれぞれ一部（アウタリード部）は、封止体６から露出している。また、半導体チップ３は、ダイパッド（チップ搭載部、タブ）７（図４、図５参照）上に搭載されている。本実施の形態では半導体装置２のパッケージタイプの例として、ＱＦＮタイプの半導体パッケージを示しているので、複数のリード４の一部（アウタリード部）は、それぞれ封止体６の側面６ｃおよび下面（実装面）６ｂにおいて封止体６から露出している。また図４に示すようにダイパッド７の下面７ｂは封止体６の下面６ｂにおいて封止体６から露出している。

＜外観構造＞
まず、半導体装置２の外観構造について説明する。図２に示す半導体装置２が備える封止体（樹脂体）６の平面形状は矩形状から成り、本実施の形態では、例えば一辺の長さがそれぞれ７ｍｍ〜１２ｍｍ程度の四角形（正方形）からなる。封止体６は上面６ａと、この上面６ａとは反対側の下面（裏面、実装面）６ｂ（図３参照）と、この上面６ａと下面６ｂとの間に位置する複数の（４つの）側面６ｃとを有している。封止体６は、平面視において、Ｙ方向にのびる辺（主辺）Ｓ１、辺Ｓ１と対向する辺（主辺）Ｓ２、Ｙ方向とは交差（直交）するＸ方向に沿って延びる辺（主辺）Ｓ３、および辺Ｓ３と対向する辺（主辺）Ｓ４を備えている。そして、封止体６が備える４つの側面６ｃは封止体６の各辺に沿って配置されている。４つの側面６ｃのうち、側面６ｃ１は辺Ｓ１を構成し、側面６ｃ２は辺Ｓ２を構成し、側面６ｃ３は辺Ｓ３を構成し、側面６ｃ４は辺Ｓ４を構成する。複数の側面６ｃは、図４に示すようにそれぞれ傾斜面となっている。また、封止体６の厚さ（図４に示す上面６ａから下面６ｂまでの高さ）は、例えば１ｍｍである。

また、各辺が交わる各角部６ｄが面取り加工されており、これにより封止体６の欠けを抑制している。ここで、封止体６の角部６ｄとは、封止体６の四辺（四つの主辺）のうち、交差する任意の二辺（二つの主辺）の交点である角の周辺領域を含んでいる。なお、厳密には、図２および図３に示すように、封止体６の角部６ｄは、面取り加工されているので、主辺の交点は封止体６の角部６ｄよりも外側に配置される。しかし、面取り加工部は、主辺の長さと比較して十分に小さいため、本願では、面取り加工部の中心を封止体６の角と見做して説明する。つまり、本願においては、封止体６の四辺（四つの主辺）のうち、任意の二辺（二つの主辺）が交差する領域であって、該領域が面取り加工されている場合にはその面取り加工部が角部６ｄに相当し、該領域が面取り加工されていない場合には、任意の二辺（二つの主辺）の交点が角部６ｄに相当する。以下、本願において、封止体６の角部６ｄと説明するときは、特に異なる意味、内容で用いている旨を明記した場合を除き、上記と同様の意味、内容として用いる。

また、図３に示すように、半導体装置２では、平面形状が四角形からなる封止体６の各辺（各主辺）に沿って、それぞれ複数のリード４が配置されている。複数のリード４は、それぞれ金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）、あるいは、銅（Ｃｕ）からなる基材の表面に、例えばニッケル（Ｎｉ）からなるめっき膜（図示は省略）が形成された、金属膜から成る。

図４に示すように複数のリード４の下面（実装面）４ｂは封止体６の下面６ｂにおいて、封止体６から露出している。また、複数のリード４の一部（側面４ｃ）は、封止体６の側面６ｃから露出している。詳細には、封止体６の各辺に沿って形成された複数のリード４のそれぞれの一部は、図４に示すように、封止体６の側面６ｃ（辺）から外側に向かって僅かに突出している。言い換えれば、リード４の上面４ａの一部が封止体６の外側において露出している。なお、図４に示す例では、封止体６の側面６ｃが傾斜面となり、リード４の一部が封止体６の外側に突出した形状となっているが、側面６ｃやリード４の形状は図４に示す態様に限定されない。例えば、封止体６の側面６ｃが上面６ａまたは下面６ｂと直交していても良い。また、複数のリード４が封止体６から突出せず、側面６ｃにおいて、リード４の側面４ｃが封止体６から露出した構造としても良い。ただし、半導体装置２を図示しない実装基板に実装する際に、複数のリード４と図示しない実装基板側の端子との接合強度を向上させる観点からは、リード４の一部が封止体６から突出していることが好ましい。また、図４に示すように、複数のリード４の露出部の表面（リード４の上面４ａの露出部分および下面４ｂ）には、実装時にリード４を接合する半田材（接合材）の濡れ性を向上させる観点から、例えば半田からなる外装めっき膜（金属膜）ＳＤが形成されている。

また、図２に示すように、ダイパッド（チップ搭載部、タブ）７の下面（実装面）７ｂは、封止体６の下面６ｂにおいて、封止体６から露出している。つまり、半導体装置２は、ダイパッド露出型（タブ露出型）の半導体装置である。また、ダイパッド７は、封止体６よりも熱伝導率が高い金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）、あるいは、銅（Ｃｕ）からなる基材の表面に、例えばニッケル（Ｎｉ）からなるめっき膜（図示は省略）が形成された金属膜から成る。このように、ダイパッド露出型の半導体装置は、熱伝導率が封止体６よりも高い、例えば、銅（Ｃｕ）などの金属部材（ダイパッド７）を露出させることで、ダイパッド７が露出しない半導体装置と比較して、パッケージの放熱性を向上させることができる。

また、半導体装置２を図示しない実装基板に実装する際に、ダイパッド７の下面７ｂを実装基板側の端子と接続すれば、半導体装置２で発生した熱をさらに効率的に実装基板側に放熱することができる。また、実装時にダイパッド７の下面７ｂ側を接合する半田材（接合材）の濡れ性を向上させる観点から、ダイパッド７の下面７ｂには例えば半田からなる外装めっき膜（金属膜）ＳＤが形成されている。

＜内部構造＞
次に半導体装置２の内部構造について説明する。図５に示すように、ダイパッド７の上面（チップ搭載面）７ａは、平面形状が四角形から成る。なお、ダイパッド７の外縁部には、下面７ｂ側からエッチング加工が施されており、図２に示す封止体６から露出するダイパッド７の下面７ｂの外形サイズ（面積）は、図５に示すダイパッド７の上面７ａの外形サイズ（面積）よりも小さい。そして、ダイパッド７の上面７ａには、平面形状が四角形から成る半導体チップ３が搭載されている。本実施の形態では、半導体チップ３の外形サイズ（面積）よりも、ダイパッド７の外形サイズ（面積）の方が大きく、半導体チップ３の下面３ｂ（図４参照）の全体がダイパッド７により覆われている。このように半導体チップ３を、その外形サイズよりも大きい面積を有するダイパッド７に搭載し、ダイパッド７の下面７ｂを封止体６から露出させることで、放熱性を向上させることができる。

また、本実施の形態ではダイパッド７の厚さは、例えばリード４と同じ厚さ（例えば０．２ｍｍ）である。なお、図４に示すように、本実施の形態では、ダイパッド７の周縁部に下面７ｂ側から、ハーフエッチング加工を施しており、ハーフエッチング加工を施した周縁部は、下面側も封止体６に封止されている。上記したダイパッド７の厚さは、ハーフエッチング加工が施されていない領域の厚さであって、ハーフエッチング加工が施された周縁部では、例えば厚さが０．１ｍｍとなっている。このようにダイパッド７の周縁部にハーフエッチング加工を施す事で、ダイパッド７が封止体６から抜け落ちることを防止することができる。このハーフエッチング加工は、下面７ｂから上面７ａに向かって施され、本実施の形態では、上面７ａと下面７ｂの中間位置（例えば上面からの距離が０．１ｍｍの位置）まで形成されている。なお、図示は省略するが、複数のリード４のそれぞれも、ダイパッド７側の端部のボンディング領域周辺において、ハーフエッチング加工が施されている。これにより各リード４が封止体６から脱落することを防止ないしは抑制できる。

また、図５に示すようにダイパッド７の周囲には複数の吊りリード９が配置される。吊りリード９は、半導体装置２の製造工程において、リードフレームの支持部材にダイパッド７を支持するための支持部材であって、図５に示す例では、ダイパッド７の角部から封止体６の角部６ｄに向かって４本の吊りリード９が配置されている。詳しくは、複数の吊りリード９は、それぞれ一方の端部がダイパッド７の角部（角）に接続されている。また複数の吊りリード９はそれぞれ他方の端部が封止体６の角部６ｄに向かって延び、角部６ｄにおいて封止体６から露出している。吊りリード９を封止体６の角部６ｄに向かって、延ばすことにより、封止体６の各辺（各主辺）に沿って配置される複数のリード４の配列を阻害することなく配置できる。

また、半導体チップ３はダイパッド７の中央に搭載されている。図４に示すように半導体チップ３は、下面３ｂをダイパッド７の上面７ａと対向させた状態で、ダイボンド材（接着材）８を介してダイパッド７上に搭載されている。つまり、複数のパッドＰＤが形成された上面（主面）３ａの反対面（下面３ｂ）をチップ搭載面（上面７ａ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。このダイボンド材８は、半導体チップ３をダイボンディングする際の接着材であって、例えば、エポキシ系の熱硬化性樹脂に、銀（Ａｇ）などから成る金属粒子を含有させた樹脂接着剤、または半田材などの金属接合材を用いている。

また、図５に示すように半導体チップ３は、平面視において四角形を成し、上面３ａには、上面３ａの外縁を構成する４つの辺のそれぞれに沿って複数のパッド（ボンディングパッド）ＰＤが形成されている。また、半導体チップ３（詳しくは、半導体基板）は、例えばシリコン（Ｓｉ）から成る。図示は省略するが、半導体チップ３の主面（詳しくは、半導体チップ３の半導体基板の上面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成され、複数のパッドＰＤは、半導体チップ３の内部（詳しくは、上面３ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。本実施の形態では、半導体装置２には１つの半導体チップ３が搭載される例を示しているので、半導体チップ３には、図１を用いて説明した駆動回路ＤＲ１、ＤＲ２および中継回路ＰＣが形成され、それぞれパッドＰＤと電気的に接続されている。また、半導体チップ３の上面３ａには、半導体チップ３の基板および配線を覆う絶縁膜が形成されており、複数のパッドＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッドＰＤは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。さらに、このパッドＰＤの表面には、めっき膜が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜を介して、金（Ａｕ）膜が形成された多層構造である。パッドＰＤの表面をニッケル膜で覆うことにより、パッドＰＤの腐食（汚染）を抑制することができる。

また、図５に示すように、半導体チップ３の周囲（詳しくは、ダイパッド７の周囲）には、例えば、ダイパッド７と同じ銅（Ｃｕ）から成る複数のリード４が配置されている。そして、半導体チップ３の上面３ａに形成された複数のパッド（ボンディングパッド）ＰＤは、封止体６の内部に位置する複数のリード４（インナリード部）と、複数のワイヤ（導電性部材）５を介してそれぞれ電気的に接続されている。ワイヤ５は、例えば、金（Ａｕ）から成り、ワイヤ５の一部（例えば一方の端部）がパッドＰＤに接合され、他部（例えば他方の端部）がインナリード部のボンディング領域に接合されている。なお、図示は省略するが、インナリード部のボンディング領域の表面（詳しくはニッケル（Ｎｉ）から成るめっき膜の表面）には、めっき膜が形成されている。めっき膜は例えば、銀（Ａｇ）、あるいは金（Ａｕ）から成る。インナリード部のボンディング領域の表面に、銀（Ａｇ）や金（Ａｕ）から成るめっき膜を形成することにより、金（Ａｕ）からなるワイヤ５との接合強度を向上させることができる。

＜リードレイアウトの詳細＞
ここで、前記したように、半導体装置２には、制御信号など、低電圧が印加される低電圧回路（例えば図１に示す中継回路ＰＣ）と、低電圧回路よりも高い電圧（例えば電源電圧）が印加される高電圧回路（例えば図１に示す駆動回路ＤＲ１、ＤＲ２）が混在する。このため、図２に示すように、半導体装置の複数のリード４には、高電圧が印加される駆動回路ＤＲ１、ＤＲ２（図１参照）に接続されるリード（端子）４ｐと、低電圧が印加される中継回路ＰＣに接続されるリード（端子）４ｓが含まれる。また、前記したように、図５に示す例では一つの半導体チップ３に、駆動回路ＤＲ１、ＤＲ２および中継回路ＰＣが形成されているので、半導体チップ３の複数のパッドＰＤには、駆動回路ＤＲ１、ＤＲ２（図１参照）に接続されるパッドＰＤ２と、低電圧が印加される中継回路ＰＣに接続されるパッドＰＤ１が含まれる。そして、パッドＰＤ２はリード４ｐと接続され、パッドＰＤ１はリード４ｓと接続されている。

このように、一つの半導体装置２に高電圧用の回路と低電圧用の回路が混在する場合、耐圧（耐電圧）特性が低下する懸念がある。半導体装置２の内部では、高電圧用の回路と低電圧用の回路それぞれの導通経路を封止体６などの絶縁部材で封止すれば、リーク電流の発生を抑制することができる。ところが、封止体６の外部においては、絶縁体の吸湿や絶縁体の露出表面の汚染により、高電圧用のリード４ｐと低電圧用のリード４ｓの間で放電（沿面放電、コロナ放電）が発生し易くなる。この放電は、半導体装置２の雰囲気の空気中を直結せず、誘電体の表面に沿って発生する。また、この放電は、電極間の沿面距離が近い程、発生し易くなる。つまり、半導体装置２において、封止体６から露出するリード４ｐとリード４ｓの沿面距離が近づくと、封止体６の表面に沿って沿面放電が発生し易くなる。そして、リード４ｐとリード４ｓの間で沿面放電が発生すると、リード４ｓを介して低電圧用の回路（例えば図１に示す中継回路ＰＣ）にリーク電流が流れる。これにより、駆動回路ＤＲ１、ＤＲ２が誤作動することとなり、半導体装置２の信頼性低下の原因となる。例えば図１に示す回路ブロック図では、半導体装置２には、ハイサイド用の駆動回路ＤＲ１とローサイド用の駆動回路ＤＲ２が形成されている。また、半導体装置２には駆動回路ＤＲ１、ＤＲ２に制御信号を伝送する中継回路ＰＣが形成されている。ここで、中継回路ＰＣに制御信号を入力する端子をリード４ｓ、電源回路ＰＲから駆動回路ＤＲ１、ＤＲ２に電源電圧を供給する端子をリード４ｐとすると、ハイサイド用の駆動回路ＤＲ１に高電圧が供給されて放電が発生すると、その影響によりリード４ｓにリーク電流が流れ、制御信号が中継回路ＰＣに正しく伝送されない場合がある。制御信号が正しく伝送されなければ、パワートランジスタのゲート電圧を正しく駆動できないため、スイッチングが誤動作する原因となる。つまり、リード４ｐからリード４ｓに向かって放電が発生すると、制御信号にとってのノイズとなる。

そこで、本実施の形態の半導体装置２では、図５に示すように、相対的に低い電圧（制御信号用の電圧等）が印加されるリード４ｓと、相対的に高い電圧（電源電圧等）が印加されるリード４ｐは、それぞれ封止体６の異なる側面６ｃ（辺）に配置されている。詳しくは図５に示す例では、複数のリード４のうち、複数のパッドＰＤ２と電気的に接続される複数のリード４ｐは、側面６ｃ１、６ｃ２（辺Ｓ１、Ｓ２）に配置され、かつ側面６ｃ３、６ｃ４（辺Ｓ３、Ｓ４）には配置されない。また、複数のリード４のうち、複数のパッドＰＤ１と電気的に接続される複数のリード４ｓは、側面６ｃ３、６ｃ４（辺Ｓ３、Ｓ４）に配置され、かつ側面６ｃ１、６ｃ２（辺Ｓ１、Ｓ２）には配置されない。言い換えれば、封止体６が備える４つの側面６ｃのうち、側面６ｃ１、６ｃ２（辺Ｓ１、Ｓ２）には、高電圧用の複数のリード４ｐを配置し、側面６ｃ３、６ｃ４（辺Ｓ３、Ｓ４）にはリード４ｓを配置している。このように、高電圧用のリード４ｐと低電圧用のリード４ｓを異なる側面６ｃ（辺）に振り分けて配置することにより、図５に示すように、角部６ｄを介して隣り合うリード４ｐ−リード４ｓ間の沿面距離ＣＤを長くすることができる。沿面距離ＣＤは、封止体６の側面６ｃに沿った距離で規定される。

なお、半導体装置２のようにＱＦＮタイプの半導体パッケージの場合、図２に示すように封止体６の下面６ｂにおいて、リード４が露出するため、下面６ｂにおけるリード４ｐ−リード４ｓ間の距離の方が、図５に示す沿面距離ＣＤよりも近くなる場合がある。しかし、複数のリード４は、それぞれ封止体６の側面に向かって延びるように配置されるので、図５に示す沿面距離ＣＤを長くすることにより、図２に示すリード４ｐ−リード４ｓ間の距離も長くすることができる。また、封止体６の下面６ｂは半導体装置２の実装面である。このため半導体装置２を駆動する際には、図示しない実装基板の表面に形成された絶縁体が封止体６の下面６ｂの近傍に対向配置される。このとき、絶縁体と封止体６の離間距離は非常に小さい。このため、沿面放電（コロナ放電）の原因となる封止体６の吸湿や汚染は、封止体６の下面６ｂ側では発生し難い。この結果、沿面放電の発生し易さを決定する要因としては、図５に示すように封止体６の側面６ｃに沿った沿面距離ＣＤが支配的となる。つまり、封止体６の側面６ｃに沿った沿面距離ＣＤを長くすることで、沿面放電の発生を防止ないしは抑制し、リーク電流等による半導体装置２の信頼性低下を抑制できる。

ところで、図５に示す例では、高電圧用のリード４ｐと低電圧用のリード４ｓの数を同じ（図５では、それぞれ１２個ずつ）としている。駆動回路ＤＲ１、ＤＲ２（図１参照）を動作させるためには、高電圧が印加されるリード４ｐの数が４個あれば良い。また、半導体チップ３内に電圧を変換するレベルシフタ回路を形成すれば、リード４ｐの数を２個にすることもできる。あるいは、レベルシフタ回路を形成し、リード４ｐを高電圧の出力端子（高電位に変換された電力を外部に供給する端子）とする場合には、リード４ｐの総数を１個にする場合もある。ただし、電源電位や基準電位を供給する経路の断面積を広くして、経路中のインピーダンス成分を低減する観点からは、リード４ｐの数を増やし、複数のリード４ｐに同じ電位を供給する事が好ましい。また、リード４ｐは図示しない実装基板に熱を伝達する放熱リードとして機能させることができるので、半導体装置２の放熱性向上の観点からリード４ｐの数を増やすことが好ましい。このように、高電圧用のリード４ｐの数を増やした場合であっても図５に示すように、各側面６ｃ（各辺）において、複数のリード４ｐ、４ｓを辺の中心側に寄せて配置することで、沿面距離ＣＤを長くすることができる。

しかし、パッケージの小型化を図る場合、あるいは高機能化に伴って必要な端子数が増加する場合、単にリード４ｐ、４ｓを異なる辺に配置するのみでは、沿面距離ＣＤの長さが短くなる場合がある。図６〜図８は、それぞれ図５に対する変形例である半導体装置の内部構造を示す平面図である。図６に示す半導体装置２０、図７に示す半導体装置２１、および図８に示す半導体装置２２は、それぞれ、複数のリード４ｓと複数のリード４ｐを異なる側面６ｃ（辺）に配置している点で図５に示す半導体装置２と共通する。しかし、リード４ｐの総数とリード４ｓの総数が異なる点、および角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｓまでの距離Ｌ１と、角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｐまでの距離Ｌ２が異なる点で相違する。角部６ｄから角部６ｄに最も近い位置に配置されるリード４までの距離とは、詳しくは以下のように規定する。すなわち、角部６ｄは、前記したように封止体６の四辺（四つの主辺）のうち、交差する任意の二辺（二つの主辺）の交点である角を含む周辺領域であるが、距離Ｌ１、Ｌ２を規定する場合、二辺の交点を始点とする。また、リード４まで、とはリード４に到達するまでの意味であり、距離Ｌ１、Ｌ２を規定する場合、リード４の最も角部６ｄ側の端部（エッジ部）を終点とする。以下、各変形例について順に説明する。

まず、図６に示す半導体装置２０は、低電圧用のリード４ｓの総数が高電圧用のリード４ｐの総数よりも多い。例えば図６に示す例では、低電圧用のリード４ｓの総数は１８個、高電圧用のリード４ｐの総数は４個となっている。図１に示す駆動回路ＤＲ１、ＤＲ２の制御を高度化する場合、図６に示す半導体装置２０のように制御信号用の低電圧が印加されるリード４ｓの必要数が増加する。リード４ｓの総数を増やす場合、図６に示すように側面６ｃ３（辺Ｓ３）および側面６ｃ４（辺Ｓ４）において、それぞれ角部６ｄの近傍までリード４ｓを配置する事になる。このため、角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｓまでの距離Ｌ１は図５に示す半導体装置２と比較して短くなる。この時、リード４ｐの総数を図５に示す半導体装置２と同様に１２個とした場合、角部６ｄを介して隣り合うリード４ｐ−リード４ｓ間の沿面距離ＣＤが短くなってしまう。

そこで、図６に示す半導体装置２０の構成では、リード４ｐの総数をリード４ｓの総数よりも少なくし、側面６ｃ１、６ｃ２（辺Ｓ１、Ｓ２）の中心側に寄せて配置している。角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｐまでの距離Ｌ２は、距離Ｌ１よりも長くなっている。このように、リード４ｓが増加したことにより、距離Ｌ１が短くなった場合であっても距離Ｌ２を長くすることで、必要な沿面距離ＣＤを確保し、半導体装置２０の信頼性低下を抑制することができる。上記以外の点では、半導体装置２０は図５に示す半導体装置２と同様なので、重複する説明は省略する。

次に、図７に示す半導体装置２１は、低電圧用のリード４ｓの総数が高電圧用のリード４ｐの総数よりも少ない。例えば図７に示す例では、低電圧用のリード４ｓの総数は８個、高電圧用のリード４ｐの総数は１４個となっている。図１に示す駆動回路ＤＲ１、ＤＲ２の制御を単純化する場合、図６に示す半導体装置２０のように制御信号用の低電圧が印加されるリード４ｓの必要数を低減できる場合がある。リード４ｓの総数を減らす場合、図７に示すように側面６ｃ３（辺Ｓ３）および側面６ｃ４（辺Ｓ４）において、それぞれ複数のリード４ｓを側面６ｃ（辺）の中心に寄せて配置すれば、角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｓまでの距離Ｌ１は図５に示す半導体装置２と比較して長くなる。そこで、図７に示す半導体装置２１の構成では、リード４ｐの総数をリード４ｓの総数よりも多くし、側面６ｃ１、６ｃ２（辺Ｓ１、Ｓ２）の中心側に寄せて配置している。このようにリード４ｐの総数を増加させることで、電源電位や基準電位を供給する経路の断面積を広くして、経路中のインピーダンス成分を低減することができる。また、リード４ｐの総数を増加させることでリード４ｐを介した放熱経路の断面積が増大するので、放熱性を向上させることができる。

また、図７に示すようにリード４ｐの総数を増加させた場合には、角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｐまでの距離Ｌ２は、距離Ｌ１よりも短くなる。しかし、半導体装置２１ではリード４ｓの総数が少なく、距離Ｌ２が短くなった場合であっても距離Ｌ１を長くすることで、必要な沿面距離ＣＤを確保し、半導体装置２１の信頼性低下を抑制することができる。上記以外の点では、半導体装置２０は図５に示す半導体装置２と同様なので、重複する説明は省略する。

次に、図８に示す半導体装置２２は、低電圧用のリード４ｓの総数が高電圧用のリード４ｐの総数よりも多い。例えば図８に示す例では、低電圧用のリード４ｓの総数は１５個、高電圧用のリード４ｐの総数は６個となっている。また半導体装置２２の有する複数のリード４ｓは、側面６ｃ２、６ｃ３、６ｃ４（辺Ｓ２、Ｓ３、Ｓ４）にそれぞれ配置され、かつ側面６ｃ１（辺Ｓ１）には配置されない。一方、また半導体装置２２の有する複数のリード４ｐは、側面６ｃ１（辺Ｓ１）に配置され、かつ側面６ｃ２、６ｃ３、６ｃ４（辺Ｓ２、Ｓ３、Ｓ４）には配置されない。言い換えれば、半導体装置２２では、高電圧用のリード４ｐを一つの側面６ｃ１（辺Ｓ１）に集約して配置し、低電圧用のリード４ｓはその他の側面６ｃ２、６ｃ３、６ｃ４（辺Ｓ２、Ｓ３、Ｓ４）に配置している。また、側面６ｃ１（辺Ｓ１）と交差する側面６ｃ３、６ｃ４（辺Ｓ３、Ｓ４）におけるリード４ｓの配置は、側面６ｃ１（辺Ｓ１）と対向する側面６ｃ２（辺Ｓ２）側に寄せて配置している。これにより、図８に示すように、側面６ｃ１（辺Ｓ１）の両端において、角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｓまでの距離Ｌ１を角部６ｄから角部６ｄに最も近い位置に配置されるリード４ｐまでの距離Ｌ２よりも長くすることができる。一方、側面６ｃ２（辺Ｓ２）の両端側では、角部６ｄを挟んで隣り合うリード４ｓ間の沿面距離が短くなるが、低電圧用のリード４ｓ間では沿面放電は発生し難い。つまり、半導体装置２２では、高電圧用のリード４ｐを一つの側面６ｃ１（辺Ｓ１）に集約して配置し、角部６ｄを介して隣り合うリード４ｐ−リード４ｓ間の沿面距離ＣＤを、角部６ｄを介して隣り合うリード４ｓ間の沿面距離よりも長くする。これにより、沿面放電を抑制することができるので、半導体装置２２の信頼性低下を抑制し、かつ、側面６ｃ２（辺Ｓ２）の端子配置スペースを活用することで、低電圧用のリード４ｓの数を増大させている。

ただし、図８に示すように、側面６ｃ３、６ｃ４（辺Ｓ３、Ｓ４）におけるリード４ｓの配置を、側面６ｃ２（辺Ｓ２）側に寄せて配置する場合、複数のワイヤ５の長さを同程度に揃えるためには、半導体チップ３の複数のパッドＰＤ１を側面６ｃ２（辺Ｓ２）側に寄せて配置する必要がある。つまり半導体チップ３のパッドＰＤ１のレイアウトに制約が生じる。したがって、半導体チップ３のレイアウトの自由度を向上させる観点からは、図５〜図７に示すように複数のリード４ｐを側面６ｃ１（辺Ｓ１）および側面６ｃ１（辺Ｓ１）と対向する側面６ｃ２（辺Ｓ２）にそれぞれ配置することが好ましい。

また、図８に示すように、側面６ｃ３、６ｃ４（辺Ｓ３、Ｓ４）におけるリード４ｓの配置を、側面６ｃ２（辺Ｓ２）側に寄せて配置する場合、図示は省略するが、半導体チップ３を側面６ｃ２（辺Ｓ２）に寄せて搭載する方法が考えられる。この場合、半導体チップ３のレイアウトの自由度を向上させることができる。しかし、半導体チップ３を側面６ｃ２（辺Ｓ２）に寄せて搭載すると、パッドＰＤ２とリード４ｐを接続するワイヤ５の長さが長くなる。また、パッケージの平面形状が長方形となり、サイズが増大する。したがって、ワイヤ５による接続を容易にする観点、あるいはパッケージの平面サイズを低減する観点からは、図５〜図７に示すように複数のリード４ｐを側面６ｃ１（辺Ｓ１）および側面６ｃ１（辺Ｓ１）と対向する側面６ｃ２（辺Ｓ２）にそれぞれ配置することが好ましい。上記以外の点では、半導体装置２０は図５に示す半導体装置２と同様なので、重複する説明は省略する。

次に、実装強度を向上させる観点からは、図９に示すように、角部６ｄを介して隣り合うリード４ｐとリード４ｓの間に、半導体チップ３とは電気的に接続されないダミーリード（端子、ダミー端子、リード）４ｄを配置する構成が好ましい。図９は、図８に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図である。図９に示す半導体装置２３は、角部６ｄを介して隣り合うリード４ｐとリード４ｓの間に、半導体チップ３とは電気的に接続されないダミーリード４ｄが配置されている点で図８に示す半導体装置２２とは相違する。

ダミーリード４ｄは、ワイヤ５が接続されていない点を除き、他のリード４（リード４ｓおよびリード４ｐ）と同様な構成となっている。したがって、半導体装置２３の電極端子としては機能しないが、半導体装置２３を図示しない実装基板に実装する際にはダミーリード４ｄを実装基板側の端子と接合することで、半導体装置２３の実装強度を向上させることができる。また、ダミーリード４ｄは、図１に示す駆動回路ＤＲ１、ＤＲ２や中継回路ＰＣから電気的に分離しているので、ダミーリード４ｄを高電圧用のリード４ｐの近傍に配置しても、半導体装置２３の信頼性低下の原因にはならない。言い換えれば、半導体装置２３のように、リード４ｐとリード４ｓの間に、駆動回路ＤＲ１、ＤＲ２や中継回路ＰＣから電気的に分離したダミーリード４ｄを配置した場合であっても、角部６ｄを介して隣り合うリード４ｐ−リード４ｓ間の沿面距離ＣＤを長くすれば、半導体装置２３の沿面放電の発生を抑制できる。上記以外の点では、半導体装置２０は図８に示す半導体装置２２と同様なので、重複する説明は省略する。なお、図９は、ダミーリード４ｄを配置する実施態様の一例として、図８の変形例を示したが、リード４ｐとリード４ｓの間に、駆動回路ＤＲ１、ＤＲ２や中継回路ＰＣから電気的に分離したダミーリード４ｄを配置する構成は、図５に示す半導体装置２、図６に示す半導体装置２０、あるいは図７に示す半導体装置２１と組み合わせて適用することができる。半導体装置２、２０、２１と組み合わせて適用した場合であっても、ダミーリード４ｄを設けることで端子数が増加するので、実装強度を向上させることができる。

次に、放熱性をさらに向上させる観点からは、図１０や図１１に示すように、高電圧用のリード４ｐの幅（延在方向と交差する方向の長さ）を低電圧用のリード４ｓの幅よりも長くする構成が好ましい。図１０は、図７に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図である。また、図１１は、図１０に示す半導体装置に対する変形例である半導体装置の内部構造を示す平面図、図１２は図１１のＢ−Ｂ線に沿った断面図である。図１０に示す半導体装置２４は、複数のリード４ｐの幅が複数のリード４ｓの幅よりもそれぞれ大きい点で図７に示す半導体装置２１と相違する。また、図１１に示す半導体装置２５は、リード４ｐの一部が半導体チップ３を搭載するチップ搭載部（図１に示すダイパッド７）を兼ねる点で図１０に示す半導体装置２４と異なる。

図１０に示すリード４ｐは、リード４ｓよりも幅が大きい点を除き、図７に示すリード４ｐと同様である。リード４ｐの幅を大きくすることで、リード４ｐを介した放熱経路の断面積が増大するので、放熱性を向上させることができる。このようにリード４ｐの総数を増加させることで、また、リード４ｐの幅を大きくすることで、電源電位や基準電位を供給する経路の断面積を広くして、経路中のインピーダンス成分を低減することができる。また、図１１に示すリード４ｐは、前記したように半導体チップ３を搭載するチップ搭載部と一体化されている。言い換えればリード４ｐの一部が、チップ搭載部を兼ねている。このように、リード４の一部がチップ搭載部を兼ねる構成の場合、チップ搭載部を他のリード４とは異なる別部材で構成することができる。例えば、図１１に示すリード４ｐは、リード４ｓとは異なる部材で形成される。このため、図１２に示すようにリード４ｐの厚さ（上面４ａから下面４ｂまでの距離）はリード４ｓの厚さよりも大きい（厚い）。言い換えれば、半導体装置２５の製造工程（組立工程）において、リード４ｐはリードフレームの板厚よりも厚い部材により形成される。したがって、半導体チップ３のチップ搭載部の厚さは、リード４ｓの厚さよりも大きい（厚い）。このようにチップ搭載部の厚さを厚くすることで、チップ搭載部を経由する伝熱経路の放熱特性を向上させることができる。また、リード４ｐの厚さをリード４ｓの厚さよりも大きくすることで、リード４ｐの放熱特性を向上させることができる。また、必須ではないが、図１２に示す例では、リード４ｓのチップ搭載部側（半導体チップ３側）のボンディング領域の高さがリード４ｐのボンディング領域の高さと同じ高さになるように、封止体６の内側において屈曲している。このため、図１１に示す複数のリード４ｓには、ハーフエッチング加工は施されていない。また、リード４ｐは板厚を厚くすることで、封止体６との接触面の面積が大きくなるため、リード４ｐは封止体６から脱落し難くなる。このため、リード４ｐにはハーフエッチング加工を施していない。

ところで、前記したリーク電流の原因となる沿面放電（コロナ放電）は、電極周囲不均一な電界が生じることにより発生するので、電極が細く尖っている方が発生し易い。逆に言えば、電極をベタパターンで形成すれば、沿面放電の発生を抑制できる。つまり、図１０や図１１に示すように、リード４ｐの幅を大きくすることで、リーク電流の原因となる沿面放電の発生を抑制することができる。また、図１１に示すようにリード４ｐの一部をチップ搭載部と兼用化する場合には、封止体の下面６ｂ（図１２参照）において、リード４ｐとリード４ｓの距離が近くなる場合があるが、チップ搭載部は、リード４ｐよりもさらに大きい面積で形成されるので、チップ搭載部とリード４ｓの間での沿面放電の発生を抑制することができる。ただし、半導体チップ３のチップ搭載部と高電圧用のリード４ｐを兼用化することにより、封止体６の下面６ｂ（図１２参照）において、リード４ｐ−リード４ｓ間の距離が極端に近い場合には、下面６ｂにおいて放電が発生する懸念がある。したがって、図１１および図１２に示す変形例は、下面６ｂにおけるリード４ｐ−リード４ｓ間の沿面距離を確保できる、比較的大型のパッケージに適用して特に有効である。

なお、図１０〜図１２ではリード４ｐの幅を大きくする実施態様の一例として、図７の変形例を示したが、リード４ｐの幅をリード４ｓの幅よりも大きくする構成は、図５に示す半導体装置２、図６に示す半導体装置２０、図８に示す半導体装置２２、あるいは図９に示す半導体装置２３と組み合わせて適用することができる。

＜半導体装置の製造工程＞
次に、図１〜図５に示す半導体装置２の製造工程について、説明する。本実施の形態における半導体装置２は、図１３に示す組立てフローに沿って製造される。図１３は、本実施の形態の半導体装置の組み立てフローを示す説明図である。なお、図６〜図１３に示した半導体装置２０、２１、２２、２３、２４、２５は、以下に説明する半導体装置２の製造方法を応用して適用することができるので、重複する説明は省略し、特に相違する点を抽出して変形例として説明する。

１．リードフレーム準備工程；
図１４は、リードフレーム準備工程で準備するリードフレームの全体構造を示す平面図、図１５は、図１４に示す複数の製品形成領域のうち、２つの製品形成領域周辺の拡大平面図である。また図１６は図１５に対する変形例であるリードフレームの製品形成領域周辺の拡大平面図である。

まず、図１３に示すリードフレーム準備工程として、図１４に示すようなリードフレーム３０を準備する。本工程で準備するリードフレーム３０は、枠部（枠体）３０ｂの内側に複数の製品形成領域３０ａを備えている。詳しくは、リードフレーム３０には、複数の製品形成領域３０ａが行列状に配置されている。複数の製品形成領域３０ａは、それぞれ、図５に示す半導体装置２の１個分に相当する。また、各製品形成領域３０ａの間には、図３に示す個片化工程で、切断する切断代である切断領域３０ｃが配置されている。このように、複数の製品形成領域３０ａを備えるリードフレーム３０を用いることで、複数の半導体装置２（図５参照）を一括して製造することができるので、製造効率を向上させることができる。

また、図１５に示すように、本工程で準備するリードフレーム３０の各製品形成領域３０ａには、半導体装置２が備える、ダイパッド（チップ搭載部、タブ）７、ダイパッド７の周囲に配置される複数のリード（外部端子）４、およびダイパッド７を支持する複数の吊りリード９が既に形成されている。複数のリード４は、ダム部３０ｄと接続され、ダム部３０ｄを介して連結されている。また複数の吊りリード９はそれぞれダム部３０ｄに連結され、ダイパッド７は、吊りリード９を介してダム部３０ｄに連結されている。つまり、ダイパッド７および複数のリード４は吊りリード９およびダム部３０ｄを介してリードフレーム３０に支持されている。また、リードフレーム３０の構成材料は以下に限定されるものではないが、例えば、銅（Ｃｕ）、銅合金、銅の表面にニッケル（Ｎｉ）のめっき膜が積層されたもの、あるいは４２アロイなどの鉄系材料から成る金属板にパターニング処理を施すことにより形成される。

なお、図１１および図１２に示す半導体装置２５の製造方法においては、リード４ｐはリード４ｓとは別の部材を用いて形成する。したがって、図１６に示すリードフレーム３１のようにダム部３０ｄに予めリードフレーム３１よりも厚さが大きい（厚い）材料で形成されたリード４ｐを固定しておく。固定方法は特に限定されないが、例えば、かしめ接合方式（ダム部３０ｄとリード４ｐの一部を重ねた状態で塑性変形させて接合する方式）を用いることができる。かしめ接合方式を適用すると、製品形成領域３０ａの内側でかしめ接合する場合には、最終的に得られる半導体装置２５のリード４ｐにかしめ接合部が残ることとなる。一方、製品形成領域３０ａの内側でかしめ接合する場合には、最終的に得られる半導体装置２５のリード４ｐにかしめ接合部は残らない。

２．ダイボンディング工程；
図１７は、図１５に示すダイパッド上に、ボンディング材を介して半導体チップを搭載した状態を示す拡大平面図である。次に、図１３に示すダイボンディング工程として、図１７に示すように半導体チップ３を、ダイパッド７の上面７ａにダイボンド材８を介して搭載する。本実施の形態では、半導体チップ３の下面（複数のパッドＰＤが形成された上面３ａの反対側の面）をダイパッド７の上面７ａと対向させた状態で搭載する、所謂フェイスアップ実装方式で搭載する。また、半導体チップ３はダイパッド７の中央部に、上面３ａの各辺が、ダイパッド７の各辺に沿って配置されるように配置する。また、低電圧用のパッドＰＤ１は低電圧用のリード４ｓと対向するように、高電圧用のパッドＰＤ２は高電圧用のリード４ｐと対向するように配置する。

本実施の形態では、例えば、エポキシ系の熱硬化性樹脂であるダイボンド材８を介して半導体チップ３を搭載するが、ダイボンド材８は、硬化（熱硬化）させる前には流動性を有するペースト材である。このようにペースト材をダイボンド材８として用いる場合には、まず、上面７ａに、ダイボンド材８を塗布し、その後、半導体チップ３の下面３ｂをダイパッド７の上面７ａに接着する。そして、接着後に、ダイボンド材８を硬化させる（例えば熱処理を施す）と、図１８に示すように、半導体チップ３はダイボンド材８を介してダイパッド７上に固定される。

なお、本実施の形態では、ダイボンド材８に、熱硬化性樹脂からなるペースト材を用いる実施態様について説明したが、種々の変形例を適用することができる。例えば、ペースト材ではなく、両面に接着層を備えるテープ材（フィルム材）である接着材を、予め半導体チップ３の下面に貼り付けておき、テープ材を介して半導体チップ３をチップ搭載部（ダイパッド７）上に搭載しても良い。

３．ワイヤボンディング工程；
図１８は、図１７に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す平面図である。次に、図１３に示すワイヤボンディング工程として、図１８に示すように、半導体チップ３の複数のパッドＰＤと複数のリード４とを、複数のワイヤ（導電性部材）５を介して、それぞれ電気的に接続する。

本工程では、例えば、ヒートステージ（図示は省略）を準備し、各製品形成領域３０ａのダイパッド７上に、半導体チップ３が搭載されたリードフレーム３０をヒートステージ上に配置する。そして、半導体チップ３のパッドＰＤとリード４とを、ワイヤ５を介して電気的に接続する。ここで、本実施の形態では、キャピラリ（図示は省略）を介してワイヤ５を供給し、超音波と熱圧着を併用してワイヤ５を接合する、所謂、ネイルヘッドボンディング方式によりワイヤ５を接続している。

本工程でワイヤボンディングを効率的に行う観点からは、複数のワイヤ５の長さを一様に揃える（厳密に同じ長さである必要はなく、概略同程度であれば良い）にすることが好ましい。この観点から、前記したダイボンディング工程において、半導体チップ３を製品形成領域３０ａの中央部に搭載することが好ましい。これにより、パッドＰＤからリード４までの距離を一様に揃えることができるので、全てのパッドＰＤとリード４を連続的に接続することができる。なお、図８および図９を用いて説明した半導体装置２２、２３の製造工程においては、リード４ｐとリード４ｓの間に半導体チップ３と接続されないダミーリード４ｄを配置するので、リード４ｐとリード４ｓの間に配置されるダミーリード４ｄはワイヤ５により接続しない。

リード４の一部（インナリード部のボンディング領域）には、例えば、銀（Ａｇ）、あるいは金（Ａｕ）から成るめっき膜が形成されており、ワイヤ５の一部は、このめっき膜を介してリード４と電気的に接続されている。また、ワイヤ５は金属からなり、本実施の形態では、例えば金（Ａｕ）からなる。そのため、上記したように、半導体チップ３のパッドＰＤの表面に金（Ａｕ）を形成しておくことで、ワイヤ５とパッドＰＤとの密着性を向上できる。また、本実施の形態では、半導体チップ３のパッドＰＤにワイヤの一部を接続した後、ワイヤ５の他部をリード４におけるボンディング領域（リード４の上面において、めっき膜が形成された部分）に接続する、所謂、正ボンディング方式によりワイヤを接続している。

ただし、ワイヤボンディング方式や、リード４のボンディング領域におけるめっき膜の有無は上記に限定されず種々の変形例を適用することができる。

４．封止工程；
図１９は、図１８に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大平面図である。次に、図１３に示す封止工程では、図１９に示すように各製品形成領域３０ａに封止体６を形成し、半導体チップ３（図１８参照）、ダイパッド７の上面７ａ（図１８参照）、複数のワイヤ５（図１８参照）、および複数のリード４の一部（インナリード部）を封止体６により封止する。

本工程では、例えば、図示しない成形金型で図１８に示すリードフレーム３０を挟んだ状態で、金型内に樹脂を圧入した後、硬化させる、所謂トランスファモールド方式により図１９に示す封止体６を形成する。この時、成形金型に設けたキャビティ（樹脂圧入空間）が図１９に示すダム部３０ｄの内側に収まるように配置することで、樹脂（封止用樹脂）がダム部３０ｄの外側まで無秩序に漏れ出ることを抑制できる。また、半導体装置２は、図４に示すようにダイパッド７の下面７ｂを封止体６から露出させるので、本工程では、ダイパッド７の下面７ｂが露出するように封止体６を形成し、ダイパッド７の上面７ａおよび側面を封止する。

５．めっき工程
次に、図１３に示すめっき工程では、図１９に示す封止体６から露出する複数のリード４（図１８参照）の表面に半田からなる金属膜（めっき）膜を形成する。本工程では、例えば図１９に示すリードフレーム３０を図示しないめっき溶液に浸し、封止体６から露出した金属部分の表面に図４に示す外装めっき膜（金属膜、半田めっき膜）ＳＤを形成する。本実施の形態では、例えば、半田溶液にリードフレーム３０を浸し、電気めっき方式により半田膜である外装めっき膜ＳＤを形成する。半田膜の種類としては、例えば、錫−鉛めっき、Ｐｂフリーめっきである純錫めっき、錫−ビスマスめっき等が挙げられる。外装めっき膜ＳＤは前記したように実装基板に実装する際に、導電性接合材である半田に対する外部端子の濡れ性を向上させる観点から形成するが、リードフレーム３０を構成する金属で形成された基材部（下地部）の表面が外装めっき膜ＳＤに覆われていれば、外装めっき膜ＳＤの厚さは薄くて良い。本実施の形態では、外装めっき膜ＳＤの厚さは下地の基材部（下地部）よりも薄く、例えば１０μｍ〜２０μｍ程度である。

６．リードカット工程
次に図１３に示すリードカット工程では、図１８に示す複数のリード４とダム部３０ｄの間で切断する。これにより複数のリード４はダム部３０ｄから分離され、互いに独立した端子となる。複数のリード４の切断方法は特に限定されないが、例えば、リードフレーム３０の下面側に図示しないパンチ（切断刃）を、上面側には図示しないダイ（支持治具）をそれぞれ配置してプレス加工することで切断する。この時、容易に切断する観点から切断領域の厚さは揃えておくことが好ましい。したがって、前記した図１６に示すリードフレーム３１を用いる場合には、ダム部３０ｄとリード４ｐの接合部を製品形成領域３０ａの内側に配置することが好ましい。

７．個片化工程
次に図１３に示す個片化工程では、図１５に示す吊りリード９を切断し、各製品形成領域３０ａをリードフレーム３０から切り離す（分離する）。これにより、個片化された半導体装置２（図２参照）を取得する事が出来る。個片化方法は特に限定されないが、切断金型を用いてプレス加工により切断する方法を適用することができる。その後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図２〜図５に示す完成品の半導体装置２となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、封止工程において、製品形成領域３０ａ毎に樹脂を注入するキャビティを設けて封止する実施態様について説明した。しかし、複数の製品形成領域３０ａを一つのキャビティで覆った状態で一括封止し、その後一括形成した封止体を切断して個片化する、所謂、ＭＡＰ（Mold Array Process）方式により製造することができる。このＭＡＰ方式の場合、切断領域３０ｃの面積を小さくできるため、１枚のリードフレーム３０から取得可能な半導体装置２の数が増加するので、製造効率を向上させることができる。また、ＭＡＰ方式で製造した場合、複数のリード４は封止体６の側面から突出しない。

また例えば、前記実施の形態では、ＱＦＮタイプの半導体パッケージに適用した実施態様について説明したが、パッケージタイプはこれに限定されず、例えば図２０および図２１に示すようなＱＦＰ（Quad Flat Package）タイプに適用することができる。図２０は図５に対する変形例である半導体装置の内部構造を示す平面図である。また、図２１は図４に対する変形例である半導体装置を示す断面図である。図２０および図２１に示す半導体装置２６は、以下の点で図４および図５に示す半導体装置２と相違する。まず、複数のリード４のそれぞれが封止体６の下面６ｂ（図２１参照）において露出していない点で相違する。また、複数のリード４は封止体６の側面６ｃにおいて外側に突出し、実装面である下面６ｂ側に曲げ加工が施されている点で半導体装置２と相違する。また、図２１に示すようにダイパッド７が半導体チップ３の下面３ｂよりも小さくなっており、半導体チップ３の下面３ｂの一部が封止体６と密着している点で、半導体装置２と相違する。このようにＱＦＰタイプの半導体パッケージに適用した場合、封止体６からリード４が露出する場所は封止体６の側面６ｃであって、下面６ｂや上面６ａには露出しない。したがって、複数のリード４が突出する側面６ｃにおける沿面距離ＣＤを長くすることが、特に重要になる。その他の点は半導体装置２と同様なので重複する説明は省略する。なお、図２０および図２１では、半導体装置２に対する変形例を例示的に示したが、図６〜図１２を用いて説明した半導体装置２０、２１、２２、２３、２４、２５と組み合わせて適用することができる。

また例えば、前記実施の形態では、パッケージ内に一つの半導体チップが搭載された半導体装置に適用した実施態様について説明したが、図２２に示すように、複数の半導体チップ３が搭載された半導体装置に適用することができる。図２２は図４に対する変形例である半導体装置を示す断面図である。図２２に示す半導体装置２７は、複数の半導体チップ３が封止体６内に搭載されている点で図４に示す半導体装置２と相違する。図２２に示す例では、ダイパッド７の上面７ａ上に半導体チップ３ｐが、半導体チップ３ｐの上面３ａ上に半導体チップ３ｓが積層して搭載されている。半導体チップ３ｐには例えば図１に示す駆動回路ＤＲ１、ＤＲ２が形成され、半導体チップ３ｓには例えば図１に示す中継回路ＰＣが形成されている。このように高電圧用の回路が形成された半導体チップと低電圧用の回路が形成された半導体チップを備えている場合であっても、一つのパッケージが、高電圧が印加される端子と低電圧が印加される端子を備えている場合、前記実施の形態で説明した沿面放電が発生する懸念がある。したがって、前記実施の形態で説明したリード４の配置構成を適用することで、これを防止ないしは抑制することができる。図２２では、半導体装置２に対する変形例を例示的に示したが、図６〜図１２を用いて説明した半導体装置２０、２１、２２、２３、２４、２５と組み合わせて適用することができる。また、図２０および図２１を用いて説明したＱＦＰタイプの半導体装置２６と組み合わせて適用することができる。また、パッケージ内に複数の半導体チップを搭載する方法は、積層方式には限定されず、例えばダイパッド７上に複数の半導体チップ３を並べて配置することができる。

また、前記実施の形態および各変形例では、平面視において、正方形をなす半導体装置について説明したが、半導体装置の平面形状は正方形に限定されない。例えば、互いに対向する一対の長辺と、前記長辺と交差する方向にのびる一対の短辺を有する形状（例えば長方形）を成す半導体装置に適用することができる。ただし、半導体装置の平面サイズを小型化する観点からは、正方形にすることが特に好ましい。また、ワイヤ５の長さを揃える観点から、正方形にすることが好ましい。

また、前記実施の形態では、変形例を用いて説明したように、リード４ｓの総数とリード４ｐの総数が異なる場合に、距離Ｌ１と距離Ｌ２を異なる長さとする実施態様について説明した。しかし、リード４ｓの総数がリード４ｐの総数と同じ場合であっても、距離Ｌ１と距離Ｌ２を異なる長さとすることができる。例えば、リード４ｓの幅とリード４ｐの幅が異なる場合、あるいはリード４ｓの配置ピッチとリード４ｐの配置ピッチが異なる場合には、距離Ｌ１と距離Ｌ２を異なる長さとすることで必要な沿面距離ＣＤを確保することが有効である。

また、前記実施の形態では、スイッチングトランジスタのゲートを駆動する駆動ＩＣ（Integrated Circuit）に適用した例を取り上げて説明したが、上記技術の適用用途は上記に限定されず、耐圧（耐電圧）特性が要求される樹脂封止型の半導体装置に広く適用することができる。

本発明は、封止体の側面から端子が露出する樹脂封止型の半導体装置に利用可能である。

１ 電力制御装置
２、２０、２１、２２、２３、２４、２５、２６、２７ 半導体装置
３、３ｓ、３ｐ 半導体チップ
３ａ 上面（表面）
３ｂ 下面（裏面）
４、４ｐ、４ｓ リード（端子）
４ａ 上面
４ｂ 下面（実装面）
４ｃ 側面
４ｄ ダミーリード（端子）
５ ワイヤ（導電性部材）
６ 封止体（樹脂体）
６ａ 上面
６ｂ 下面（実装面）
６ｃ、６ｃ１、６ｃ２、６ｃ３、６ｃ４ 側面
６ｄ 角部
７ ダイパッド（チップ搭載部、タブ）
７ａ 上面（チップ搭載面）
７ｂ 下面（裏面）
８ ダイボンド材
９ 吊りリード
３０、３１ リードフレーム（基材）
３０ａ 製品形成領域
３０ｃ 切断領域
３０ｄ ダム部
ＣＤ 沿面距離
ＤＲ１、ＤＲ２ 駆動回路
Ｌ コイル
Ｌ１ 距離
Ｌ２ 距離
ＬＤ 負荷
ＰＤ、ＰＤ１、ＰＤ２ パッド
ＰＦ 電源回路
ＰＰ 電力供給素子
ＱＨ１、ＱＬ１ パワートランジスタ
Ｓ１、Ｓ２、Ｓ３、Ｓ４ 辺
ＳＦ 信号入力回路

Claims (16)

1. 上面、前記上面の反対側に位置する下面、および前記上面と前記下面の間に位置する４つの側面を有する封止体と、
   複数のパッドが形成され、かつ前記封止体で封止された半導体チップと、
   前記複数のパッドと電気的に接続され、前記封止体の前記４つの側面からそれぞれ露出する複数の端子と、
   を備え、
   前記４つの側面は、平面視において第１方向に延びる第１側面、前記第１側面と対向する第２側面、前記第１方向とは交差する第２方向に延びる第３側面、および前記第３側面と対向する第４側面で構成され、
   前記複数の端子は、第１電圧が印加される複数の第１端子と、前記第１端子よりも大きい第２電圧が印加される第２端子を含み、
   前記第２端子は、前記封止体の前記第１側面から露出し、かつ前記第３および第４側面には配置されず、
   前記複数の第１端子は、前記封止体の前記第３および第４側面からそれぞれ露出し、かつ前記第１側面には配置されないことを特徴とする半導体装置。
2. 請求項１において、
   前記封止体は、前記第１側面と前記第３側面が交差する第１角部、前記第１側面と前記第４側面が交差する第２角部を備え、
   前記第１角部から前記第１角部に最も近い位置に配置される前記第１端子までの第１距離と、前記第１角部から前記第１角部に最も近い位置に配置される前記第２端子までの第２距離が異なり、
   前記第２角部から前記第２角部に最も近い位置に配置される前記第１端子までの第３距離と、前記第２角部から前記第２角部に最も近い位置に配置される前記第２端子までの第４距離が異なることを特徴とする半導体装置。
3. 請求項２において、
   前記第２側面には、前記第２端子が配置され、かつ前記複数の第１端子は配置されていないことを特徴とする半導体装置。
4. 請求項２において、
   前記第２距離は前記第１距離よりも長く、かつ、前記第４距離は前記第３距離よりも長いことを特徴とする半導体装置。
5. 請求項４において、
   前記複数の第１端子の総数は、前記第２端子の総数よりも多いことを特徴とする半導体装置。
6. 請求項２において、
   前記第１距離は前記第２距離よりも長く、かつ、前記第３距離は前記第４距離よりも長いことを特徴とする半導体装置。
7. 請求項６において、
   前記複数の第１端子の総数は、前記第２端子の総数よりも少ないことを特徴とする半導体装置。
8. 請求項６において、
   前記第２端子の幅は、前記複数の第１端子の幅よりも大きいことを特徴とする半導体装置。
9. 請求項６において、
   前記第２側面には、前記複数の第１端子が配置され、かつ前記複数の第２端子は配置されず、
   前記第３および前記第４側面に配置される前記複数の第１端子は、それぞれ前記第２側面側に寄せて配置されることを特徴とする半導体装置。
10. 請求項２において、
    前記半導体チップは前記第２端子上に搭載され、
    前記第２端子の厚さは、前記複数の第１端子の厚さよりも大きいことを特徴とする半導体装置。
11. 請求項１において、
    前記封止体は、前記４つの側面の交点に、それぞれ角部を備え、
    前記角部を介して隣り合う前記第１端子と前記第２端子の間には、前記半導体チップとは電気的に接続されない端子が配置されていることを特徴とする半導体装置。
12. 請求項１において、
    前記複数の第１端子は、外部から供給された前記第１電圧の信号が入力される端子であって、
    前記第２端子は、前記第２電圧を外部に供給する端子であることを特徴とする半導体装置。
13. 第１電圧が印加される第１回路、前記第１電圧よりも大きい第２電圧が印加される第２回路、および表面側に形成された複数のパッドが形成された複数のパッドを有する半導体チップと、
    前記半導体チップが搭載されるチップ搭載部と、
    前記半導体チップの周囲に配置される複数の端子と、
    前記複数のパッドと前記複数の端子を電気的に接続する複数の導電性部材と、
    上面、前記上面の反対側に位置する下面および前記上面と前記下面の間に位置する側面を有し、前記側面において前記複数の端子がそれぞれ露出するように前記半導体チップおよび前記複数の導電性部材を封止する封止体と、
    を備え、
    前記封止体は、平面視において、第１辺、前記第１辺と対向する第２辺前記第１辺と交差する方向に延びる第３辺、および前記第３辺と対向する第４辺を有し、
    前記複数の第１端子は、
    前記複数の端子には、前記１回路と電気的に接続される複数の第１端子と、前記第２回路と電気的に接続される第２端子と、が含まれ、
    前記第２端子は、前記第１辺に配置され、かつ前記第３および第４辺には配置されず、
    前記複数の第１端子は、前記第３および第４辺に配置され、かつ前記第１辺には配置されないことを特徴とする半導体装置。
14. 請求項１３において、
    前記封止体は、前記第１辺と前記第３辺が交差する第１角部、前記第１辺と前記第４辺が交差する第２角部を備え、
    前記第１角部から前記第１角部に最も近い位置に配置される前記第１端子までの第１距離と、前記第１角部から前記第１角部に最も近い位置に配置される前記第２端子までの第２距離が異なり、
    前記第２角部から前記第２角部に最も近い位置に配置される前記第１端子までの第３距離と、前記第２角部から前記第２角部に最も近い位置に配置される前記第２端子までの第４距離が異なることを特徴とする半導体装置。
15. 請求項１４において、
    前記第２辺には、前記第２端子が配置され、かつ前記複数の第１端子は配置されていないことを特徴とする半導体装置。
16. 請求項１３において、
    前記第１回路および前記第２回路は、一つの前記半導体チップに形成されていることを特徴とする半導体装置。

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