JP2018026476A - 電子装置 - Google Patents

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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40101—Connecting bonding areas at the same height, e.g. horizontal bond
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/40491—Connecting portions connected to auxiliary connecting means on the bonding areas being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】基板ＷＢ上に搭載される半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、半導体チップＣＨＰ１の表面電極と電気的に接続され、半導体チップＣＨＰ１の表面側に位置する封止体の主面から露出するエミッタ端子ＥＴを有している。また、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、半導体チップＣＨＰ１の裏面電極と電気的に接続され、半導体チップＣＨＰ１の裏面側に位置する封止体の主面から露出するコレクタ端子ＣＴと、を有している。また、半導体装置ＰＡＣ１のコレクタ端子ＣＴは、基板ＷＢの上面ＷＢｔに形成された導体パターンＭＰ１を介して半導体装置ＰＡＣ２のエミッタ端子ＥＴと電気的に接続されている。【選択図】図２０

Description

本発明は、電子装置（半導体モジュール）に関し、例えば、複数の半導体装置が基板に搭載された電子装置に適用して有効な技術に関する。
特開２０１５−５０３５６号公報公報（特許文献１）には、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を形成した半導体チップと、ダイオードを形成した半導体チップと、が封止された半導体装置が配線基板上に複数個搭載されている半導体装置が記載されている。
また、特開２０１１−２１６８２２号公報（特許文献２）には、半導体素子の表面側と裏面側にそれぞれ取り出し電極が接続された半導体モジュールが記載されている。
また、特開２００５−２９４４６４号公報（特許文献３）には、電界効果トランジスタをそれぞれ有する複数の半導体チップが、導体パターン上に搭載されている半導体装置が記載されている。
特開２０１５−５０３５６号公報 特開２０１１−２１６８２２号公報 特開２００５−２９４４６４号公報
空気調節装置や自動車、あるいは各種産業機器などを駆動する電力供給システムには、インバータ回路などの電力変換回路が組み込まれる。この電力変換回路の構成例として、スイッチ素子として動作するトランジスタ（パワートランジスタ）を有する複数の半導体チップが一つの基板に搭載され、互いに電気的に接続された電子装置（電力変換装置、半導体モジュール）がある。
電子装置の態様として、基板上に直接的に搭載された複数の半導体チップが、基板上の配線やワイヤなどの導電性部材を介して互いに接続されている構成がある。この場合、電子装置の小型化には有効である。しかし、半導体チップの電極にワイヤなどの導電性部材を接続する工程、あるいは半導体チップの周囲を封止する工程を電子装置の基板上で行うので、製造効率、あるいは信頼性の観点からは、改善の余地がある。
そこで、本願発明者は、基板上に複数の半導体チップを直接的に搭載する態様（以下、ベアチップ搭載方式と記載する）に変えて、半導体チップが樹脂封止された複数の半導体パッケージ（半導体装置）を基板に搭載する態様（以下、パッケージ搭載方式と記載する）について検討している。パッケージ搭載方式の場合、半導体チップの電極にワイヤなどの導電性部材を接続する工程、あるいは半導体チップの周囲を封止する工程は、半導体パッケージを基板に搭載する前に予め実施される。このため、電子装置の製造効率、あるいは信頼性の観点からは、パッケージ搭載方式はベアチップ搭載方式より好ましい。
ただし、パッケージ搭載方式の性能向上を検討した場合、他にも改善の余地がある。例えば、電子装置の外部端子は、半導体パッケージの端子を介して半導体チップの電極に接続される。このため、半導体パッケージのレイアウト等により、電子装置の内部回路の電気的特性を改善することができる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、基板の第１面上に搭載された、第１半導体装置および第２半導体装置を含んでいる。上記第１半導体装置および上記第２半導体装置のそれぞれは、表面、上記表面に形成された表面電極、上記表面の反対側の裏面、および上記裏面に形成された裏面電極を有する半導体チップを有している。また、上記第１半導体装置および上記第２半導体装置のそれぞれは、第１主面および上記第１主面の反対側の第２主面を有し、上記半導体チップを封止する封止体を有している。また、上記第１半導体装置および上記第２半導体装置のそれぞれは、上記半導体チップの上記表面電極と電気的に接続され、上記半導体チップの前記表面側に位置する上記封止体の上記第１主面から露出する表面端子と、上記半導体チップの上記裏面電極と電気的に接続され、上記半導体チップの前記裏面側に位置する上記封止体の上記第２主面から露出する表面端子と、を有している。また、上記第１半導体装置の上記裏面電極は、上記基板の上記第１面に形成された第１導体パターンを介して上記第２半導体装置の上記表面電極と電気的に接続されている。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
直流電源と３相誘導モータの間に３相のインバータ回路を配置した回路図である。 ３相のインバータ回路の動作を説明するタイミングチャートである。 実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 実施の形態１の電子装置の外観を示す斜視図である。 図４に示す電子装置の内部構造を示す平面図である。 図３に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。 図６に示す半導体チップの裏面を示す平面図である。 図６および図７に示す半導体チップが有するトランジスタの構造例を示す断面図である。 図３に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。 図９に示す半導体チップの裏面を示す平面図である。 図９および図１０に示す半導体チップが有するダイオードの構造例を示す断面図である。 図５に示す複数の半導体装置のうちの一つの一方の主面側の形状例を示す平面図である。 図１２に示す半導体装置の反対側の主面の形状例を示す平面図である。 図１２および図１３に示す半導体装置の内部構造を示す平面図である。 図１２のＡ−Ａ線に沿った断面図である。 図５に示す３つのユニットのうちの一つを拡大して示す拡大平面図である。 図１６に示すユニットに対応する回路要素を示す回路図である。 図１６のＡ−Ａ線に沿った断面図である。 図１６のＢ−Ｂ線に沿った断面図である。 ロウサイドの端子と半導体チップの電極とを電気的に接続する経路に沿った断面図である。 ハイサイドの端子と半導体チップの電極とを電気的に接続する経路に沿った断面図である。 図５のＡ−Ａ線に沿った断面図である。 図１４および図１５に示す半導体装置の組立てフローを示す説明図である。 図２３に続く半導体装置の組立てフローを示す説明図である。 図２４に続く半導体装置の組立てフローを示す説明図である。 図２４に示す封止工程において、半導体チップを封止する封止体が形成された状態を示す拡大断面図である。 実施の形態２の電子装置の回路構成例を示す回路図である。 図２７に示す電子装置の外観形状を示す斜視図である。 図２８に示す電子装置の内部構造を示す平面図である。 図２９のＡ−Ａ線に沿った断面図である。 図２９のＢ−Ｂ線に沿った断面図である。 図２９のＣ−Ｃ線に沿った断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態１）
本実施の形態では、複数の半導体装置が基板に搭載された電子装置の例として、インバータ回路（電力変換回路）を備える半導体モジュールである、電力変換装置を取り上げて説明する。
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態がある。本実施の形態１では、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態１における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
＜３相インバータ回路の構成＞
図１は、直流電源と３相誘導モータＭＴの間に３相のインバータ回路ＩＮＶを配置した回路図である。図１に示すように、直流電源Ｅから３相交流電力に変換するためには、スイッチＳＷ１〜ＳＷ６の６個のスイッチで構成された３相のインバータ回路ＩＮＶを使用する。具体的に、図１に示すように、３相のインバータ回路ＩＮＶは、スイッチＳＷ１とスイッチＳＷ２を直列接続したレグＬＧ１と、スイッチＳＷ３とスイッチＳＷ４を直列接続したレグＬＧ２と、スイッチＳＷ５とスイッチＳＷ６を直列接続したレグＬＧ３とを有し、レグＬＧ１〜レグＬＧ３は並列に接続されている。このとき、スイッチＳＷ１、スイッチＳＷ３、スイッチＳＷ５は、上アームを構成し、スイッチＳＷ２、スイッチＳＷ４、スイッチＳＷ６は、下アームを構成する。
また、スイッチＳＷ１とスイッチＳＷ２の間の点Ｕと、３相誘導モータＭＴのＵ相と、は互いに接続されている。同様に、スイッチＳＷ３とスイッチＳＷ４の間の点Ｖと、３相誘導モータＭＴのＶ相と、は互いに接続され、スイッチＳＷ５とスイッチＳＷ６の間の点Ｗと、３相誘導モータＭＴのＷ相と、は互いに接続されている。このようにして、３相のインバータ回路ＩＮＶが構成されている。
＜回路動作＞
次に、上述した構成を有する３相のインバータ回路ＩＮＶの動作について説明する。図２は、３相のインバータ回路ＩＮＶの動作を説明するタイミングチャートである。図２に示すように、３相のインバータ回路ＩＮＶにおいて、スイッチＳＷ１およびスイッチＳＷ２から成るレグＬＧ１（図１参照）は以下のように動作する。例えば、スイッチＳＷ１がオンしているとき、スイッチＳＷ２はオフしている。一方、スイッチＳＷ１がオフしているとき、スイッチＳＷ２はオンする。また、スイッチＳＷ３およびスイッチＳＷ４から成るレグＬＧ２（図１参照）、およびスイッチＳＷ５およびスイッチＳＷ６から成るレグＬＧ３（図１参照）のそれぞれも、レグＬＧ１と同様に動作する。すなわち、スイッチＳＷ３がオンしているとき、スイッチＳＷ４はオフしている。一方、スイッチＳＷ３がオフしているとき、スイッチＳＷ４はオンする。また、スイッチＳＷ５がオンしているとき、スイッチＳＷ６はオフしている。一方、スイッチＳＷ５がオフしているとき、スイッチＳＷ６はオンする。
そして、図２に示すように、３組のスイッチペア（すなわち、図１に示すレグＬＧ１、ＬＧ２、およびＬＧ３）のスイッチング動作は、互いに１２０度の位相差を有するように行なわれる。このとき、点Ｕ、点Ｖ、点Ｗのそれぞれの電位は、３組のスイッチペアのスイッチング動作に応じて、０とＥ０とに変化する。また、例えば、Ｕ相とＶ相との間の線間電圧は、Ｕ相の電位からＶ相の電位を引いたものであるから、＋Ｅ０、０、−Ｅ０と変化する電圧波形を描く。Ｖ相とＷ相との間の線間電圧は、Ｕ相とＶ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となり、さらに、Ｗ相とＵ相との間の線間電圧は、Ｖ相とＷ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となる。このようにスイッチＳＷ１〜スイッチＳＷ６をスイッチング動作させることにより、それぞれの線間電圧は、階段状の交流電圧波形となり、かつ、互いの線間電圧の交流電圧波形が１２０度の位相差を有するようになる。したがって、３相のインバータ回路ＩＮＶによれば、直流電源Ｅから供給される直流電力を３相交流電力に変換することができることになる。
＜回路構成例＞
本実施の形態１における電子装置は、例えば、自動車や空気調節装置（エアコン：air conditioner）、あるいは産業機器などに使用される３相誘導モータの駆動回路に使用されるものである。この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。図３は、本実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。
図３において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。３相誘導モータＭＴでは、互いに１２０度ずれた位相を持つＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して、導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができる。したがって、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの実際の構成例について説明する。図３に示すように、例えば、本実施の形態１におけるインバータ回路ＩＮＶには、３相に対応してトランジスタＱ１とダイオードＦＷＤが設けられている。すなわち、実際のインバータ回路ＩＮＶでは、例えば、図１に示すスイッチＳＷ１〜スイッチＳＷ６のそれぞれは、図３に示すようなトランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成される。すなわち、図３において、レグＬＧ１の上アームおよび下アーム、レグＬＧ２の上アームおよび下アーム、レグＬＧ３の上アームおよび下アームのそれぞれは、トランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
図３に示すトランジスタＱ１は、電力変換回路など、大電流が流れる回路に組み込まれる、パワートランジスタ（電力回路用トランジスタ）であって、本実施の形態の例では例えば、ＩＧＢＴである。変形例として、インバータ回路ＩＮＶのスイッチング素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用しても良い。このパワーＭＯＳＦＥＴによれば、オン／オフ動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。一方、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。なぜなら、パワーＭＯＳＦＥＴでは、低濃度のエピタキシャル層（ドリフト層）の厚さを厚くすることにより耐圧を確保しているが、低濃度のエピタキシャル層の厚さが厚くなると副作用として抵抗が大きくなるからである。
また、スイッチング素子として、大きな電力を取り扱うことができるバイポーラトランジスタも存在するが、バイポーラトランジスタは、ベース電流によりオン／オフ動作を制御する電流駆動型であるため、スイッチング速度が前述のパワーＭＯＳＦＥＴに比べて一般的に遅いという性質がある。
したがって、大電力で、かつ、高速スイッチングが必要とされる用途においては、スイッチング素子としてＩＧＢＴを用いることが好ましい。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。すなわち、ＩＧＢＴによれば、大電力で、かつ、高速スイッチングが可能であるため、大電流で、かつ、高速スイッチングが必要とされる用途に適している半導体素子ということになる。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子を構成するトランジスタＱ１として、ＩＧＢＴを採用している。
また、本実施の形態１におけるインバータ回路ＩＮＶでは、相対的に高い電位が供給される正電位端子（ハイサイド端子）ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。また、３相誘導モータＭＴの各相と相対的に低い電位が供給される負電位端子（ロウサイド端子）ＮＴとの間にもトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのトランジスタＱ１と２つのダイオードＦＷＤが設けられており、３相で６つのトランジスタＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のトランジスタＱ１のゲート電極には、ゲート制御回路ＧＣが接続されており、このゲート制御回路ＧＣによって、トランジスタＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣでトランジスタＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子として、トランジスタＱ１が使用されているが、このトランジスタＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのトランジスタＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要がある。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴであるトランジスタＱ１単体では、この還流電流を流し得る機能をもたないので、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、トランジスタＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、トランジスタＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるトランジスタＱ１と逆並列にダイオードＦＷＤを設ける必要性がある。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
また、本実施の形態１におけるインバータ回路ＩＮＶの場合、例えば、図３に示すように、正電位端子ＰＴと負電位端子ＮＴとの間に、容量素子ＣＡＰが接続されている。この容量素子ＣＡＰは、例えば、インバータ回路ＩＮＶでのスイッチングノイズの平滑化や、システム電圧の安定化を図る機能を有している。図３に示す例では、容量素子ＣＡＰは、インバータ回路ＩＮＶの外部に設けられているが、容量素子ＣＡＰはインバータ回路ＩＮＶの内部に設けられていても良い。
＜電子装置の実装態様＞
次に、図３に示すインバータ回路ＩＮＶを有する電子装置の実装態様の例について説明する。図４は、本実施の形態１の電子装置の外観を示す斜視図である。図５は、図４に示す電子装置の内部構造を示す平面図である。図５は平面図であるが、基板ＷＢにハッチングを付して示している。また、図５では、図４に示す筐体ＣＡＳのうち、外部端子である端子ＵＴＥなどが取り付けられる部分のみを示している。
図４に示すように、本実施の形態の電子装置ＥＡ１は、筐体ＣＡＳと、筐体ＣＡＳから露出する複数の外部端子とを有している。筐体ＣＡＳは、図５に示す複数の半導体装置（半導体パッケージ）ＰＡＣ１、ＰＡＣ２が搭載された基板ＷＢを覆うカバー部材である。後述する図１８に示すように、基板ＷＢの上面ＷＢｔは、筐体ＣＡＳに覆われている。図４に示す筐体ＣＡＳおよび図５に示す基板ＷＢのそれぞれは、互いに重なるように設けられた貫通孔ＴＨＨを有し、貫通孔ＴＨＨに図示しないネジを挿入することにより、筐体ＣＡＳと基板ＷＢとを固定することができる。本実施の形態の例では、筐体ＣＡＳは長方形の平面形状であり、Ｘ方向に沿って長辺、Ｘ方向に直交するＹ方向に沿って短辺を有している。
また、筐体ＣＡＳから露出する複数の外部端子には、以下の端子が含まれる。すなわち、電子装置ＥＡ１は、端子ＰＴＥ（正電位端子ＰＴ）および端子ＮＴＥ（負電位端子ＮＴ）を有している。また、電子装置ＥＡ１は、Ｕ相、Ｖ相、Ｗ相の出力端子である、端子ＵＴＥ、端子ＶＴＥ、および端子ＷＴＥを有している。また、電子装置ＥＡ１は、半導体装置との間で信号を伝送する複数の信号端子ＳＧＴＥを有している。複数の信号端子ＳＧＴＥには、半導体装置にゲート信号を伝送する端子ＧＴＥ１、ＧＴＥ２が含まれている。また、複数の信号端子ＳＧＴＥには、例えば温度や電圧、あるいは電流など、半導体装置の動作状態を監視するための信号が出力される、モニタリング端子ＭＴＥが含まれている。
複数の外部端子の配列方法には種々の変形例があるが、本実施の形態の例では、複数の外部端子は以下のように配列されている。すなわち、端子ＰＴＥおよび端子ＮＴＥは、筐体ＣＡＳの短辺に沿ってＹ方向に配列されている。また、端子ＵＴＥ、端子ＶＴＥ、および端子ＷＴＥは、筐体ＣＡＳの一方の長辺に沿ってＸ方向に配列されている。また、複数の信号端子ＳＧＴＥは、筐体ＣＡＳの他方の長辺に沿ってＸ方向に配列されている。
また、本願では、筐体ＣＡＳの内部に搭載された複数の半導体装置と、外部機器（例えば、図３に示す３相誘導モータＭＴ）とを電気的に接続するための導電性部材のうち、筐体ＣＡＳの外部に露出した部分を外部端子として定義する。したがって、図５に示す複数の外部端子のそれぞれは、筐体ＣＡＳで覆われた部分から筐体ＣＡＳの外側に導出された導電性部材であるが、筐体ＣＡＳで覆われている部分は、外部端子には含まれない。
また、図５に示すように、電子装置ＥＡ１は、基板ＷＢを有する。基板ＷＢは、上面（表面、面）ＷＢｔと、上面ＷＢｔの反対側に位置する下面（裏面、面）ＷＢｂ（後述する図１８参照）とを有している。基板ＷＢの上面ＷＢｔは、一対の長辺と、一対の長辺と交差する一対の短辺から構成される矩形形状をしている。図５に示す例では、基板ＷＢの上面ＷＢｔは、Ｘ方向に延びる二つの長辺と、Ｙ方向に延びる二つの短辺とを有している。基板ＷＢの上面ＷＢｔには、複数の導体パターンＭＰ１が形成されている。複数の半導体装置ＰＡＣ１、ＰＡＣ２は、基板ＷＢの上面ＷＢｔに形成された導体パターンＭＰ１上に搭載されている。
また、本実施の形態の電子装置ＥＡ１は、３つのユニット（電子装置ユニット）ＥＡＵ１を備え、３つのユニットＥＡＵ１のそれぞれは、Ｙ方向に延在する一対の長辺と、Ｘ方向に延在する一対の短辺で規定される矩形形状をしている。３つのユニットＥＡＵ１のそれぞれは、図１に示すレグＬＧ１、ＬＧ２、およびＬＧ３に相当する。
３つのユニットＥＡＵ１は、例えば、図５に示すように、Ｘ方向に並ぶように配列されている。すなわち、本実施の形態１において、ユニットＥＡＵ１は、複数存在し、複数のユニットＥＡＵ１は、一対の短辺が延在するＸ方向（第１方向）に並んで配置されている。
電子装置ＥＡ１を構成する３つのユニットＥＡＵ１のそれぞれには、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２が搭載されている。言い換えれば、３つのユニットＥＡＵ１のそれぞれには、図５に示すように、複数の半導体装置が搭載されており、一例として、本実施の形態１では、個々のユニットＥＡＵ１に２つの半導体装置が搭載されている。本実施の形態１における電子装置ＥＡ１は、３つのユニットＥＡＵ１を有しているので、本実施の形態１における電子装置ＥＡ１は、全部で６つの半導体装置を含んでいる。図５に示す各ユニットＥＡＵ１に搭載されている半導体装置ＰＡＣ２は、図１に示すスイッチＳＷ１、ＳＷ３、またはＳＷ５に相当する。同様に、各ユニットＥＡＵ１に搭載されている半導体装置ＰＡＣ１は、図１に示すスイッチＳＷ２、ＳＷ４、またはＳＷ６に相当する。
詳細は後述するが、電子装置ＥＡ１に含まれる６つの半導体装置は、互いに同様の構造を備えている。言い換えれば、電子装置ＥＡ１に含まれる６つの半導体装置は、互いに同種類の電子部品である。詳細は後述するが、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、導体パターンＭＰ１上に搭載される向きが相違する。また、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、上記したように導体パターンＭＰ１上に搭載される向きが相違することに伴って、リードＬＤの屈曲方向が互いに異なっている。ただし、上記した相違点を除き、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は同じ構造を備える。例えば、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とのそれぞれは、図３に示すトランジスタＱ１およびダイオードＦＷＤを備えている。
また、３つのユニットＥＡＵ１のそれぞれは、端子ＰＴＥおよび端子ＮＴＥに接続されている。本実施の形態の場合、ユニットＥＡＵ１のそれぞれは、３つのユニットＥＡＵ１を跨ぐようにＸ方向に沿って延びるバスバー（導電性部材、接続部材、導体棒）ＢＳＰに接続され、バスバーＢＳＰを介して端子ＰＴＥに接続されている。また、ユニットＥＡＵ１のそれぞれは、３つのユニットＥＡＵ１を跨ぐようにＸ方向に沿って延びるバスバーＢＳＮに接続され、バスバーＢＳＮを介して端子ＮＴＥに接続されている。バスバーＢＳＰおよびバスバーＢＳＮの構造およびレイアウトの詳細については後述する。
また、ユニットＥＡＵ１のそれぞれは、出力端子である端子ＵＴＥ、端子ＶＴＥ、または端子ＷＴＥに接続されている。また、ユニットＥＡＵ１のそれぞれは、複数の信号端子ＳＧＴＥに接続されている。詳しくは、半導体装置ＰＡＣ１は、端子ＧＴＥ１およびモニタリング端子ＭＴＥに接続され、半導体装置ＰＡＣ２は、端子ＧＴＥ２およびモニタリング端子ＭＴＥに接続されている。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２からは、それぞれ複数のリードＬＤが導出され、複数のリードＬＤが信号端子ＳＧＴＥに接続されている。
また、ユニットＥＡＵ１のそれぞれは、基板ＷＢの上面ＷＢｔに形成された導体パターン（金属パターン）ＭＰ１を有している。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２は、一つの導体パターンＭＰ１上に搭載されている。言い換えれば、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、導体パターンＭＰ１を介して電気的に接続されている。複数の導体パターンＭＰ１のそれぞれは、金属板（導電性部材）ＭＢ１を介して端子ＵＴＥ、端子ＶＴＥ、または端子ＷＴＥに接続されている。つまり、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、導体パターンＭＰ１を介して出力端子に接続されている。
＜半導体チップの構造＞
次に、図５に示す電子装置ＥＡ１が備える各部材の詳細な構造について順に説明する。まず、図３に示すインバータ回路ＩＮＶを構成するトランジスタＱ１とダイオードＦＷＤの構造について図面を参照しながら説明する。図６は、図３に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。図７は、図６に示す半導体チップの裏面を示す平面図である。図８は、図６および図７に示す半導体チップが有するトランジスタの構造例を示す断面図である。
図５に示す電子装置ＥＡ１の場合、図３に示すインバータ回路ＩＮＶを構成するトランジスタＱ１とダイオードＦＷＤとは、互いに独立した半導体チップに形成されている。以下では、トランジスタＱ１が形成された半導体チップについて説明した後、ダイオードＦＷＤが形成された半導体チップについて説明する。
図６および図７に示すように、本実施の形態１における半導体チップＣＨＰ１は、表面（面、上面、主面）ＣＨＰｔ（図６参照）、および表面ＣＨＰｔの反対側の裏面（面、下面、主面）ＣＨＰｂ（図７参照）を有している。半導体チップＣＨＰ１の表面ＣＨＰｔおよび裏面ＣＨＰｂは、それぞれ四角形である。表面ＣＨＰｔの面積と裏面ＣＨＰｂの面積とは、例えば等しい。
また、図６に示すように、半導体チップＣＨＰ１は、表面ＣＨＰｔに形成されたゲート電極（ゲート電極パッド、表面電極）ＧＰおよびエミッタ電極（エミッタ電極パッド、表面電極）ＥＰを有している。図６に示す例では、表面ＣＨＰｔには、一つのゲート電極ＧＰと、複数の（図６では４個の）エミッタ電極ＥＰとが露出している。複数のエミッタ電極ＥＰのそれぞれの露出面積は、ゲート電極ＧＰの露出面積より大きい。詳細は後述するが、エミッタ電極ＥＰは、インバータ回路ＩＮＶ（図３参照）の出力端子、または負電位端子ＮＴ（図３参照）に接続される。このため、エミッタ電極ＥＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。また、複数のエミッタ電極ＥＰは、互いに電気的に接続されている。また、図６に対する変形例として、複数のエミッタ電極ＥＰに代えて、一つの大面積のエミッタ電極ＥＰが設けられていても良い。
また、図７に示すように、半導体チップＣＨＰ１は、裏面ＣＨＰｂに形成されたコレクタ電極（コレクタ電極パッド、裏面電極）ＣＰを有している。半導体チップＣＨＰ１の裏面ＣＨＰｂ全体にわたって、コレクタ電極ＣＰが形成されている。図６と図７を比較して判るように、コレクタ電極ＣＰの露出面積は、エミッタ電極ＥＰの露出面積よりもさらに大きい。詳細は後述するが、コレクタ電極ＣＰは、インバータ回路ＩＮＶ（図３参照）の出力端子、または正電位端子ＰＴ（図３参照）に接続される。このため、コレクタ電極ＣＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。
なお、図６および図７では、半導体チップＣＨＰ１の基本構成について説明したが、種々の変形例を適用可能である。例えば、図６に示す電極に加え、温度検出用の電極、電圧検知用の電極、あるいは電流検知用の電極など、半導体チップＣＨＰ１の動作状態の監視用、あるいは半導体チップＣＨＰ１の検査用の電極などが設けられていても良い。これらの電極を設ける場合、ゲート電極ＧＰと同様に、半導体チップＣＨＰ１の表面ＣＨＰｔにおいて露出する。また、これらの電極は信号伝送用の電極に相当し、各電極の露出面積は、エミッタ電極ＥＰの露出面積より小さい。
また、半導体チップＣＨＰ１が備えるトランジスタＱ１は、例えば、図８に示すような構造を持っている。半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されたコレクタ電極ＣＰ上には、ｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。
このように構成されたトランジスタＱ１において、ゲート電極ＧＥは、図６に示すゲート電極ＧＰを介して、ゲート端子ＧＴ（詳細は後述する）と接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＰを介して、エミッタ端子ＥＴ（詳細は後述する）と電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されているコレクタ電極ＣＰと電気的に接続されている。
このように構成されているトランジスタＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、トランジスタＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
また、トランジスタＱ１のゲート電極は、図３に示すゲート制御回路ＧＣに接続されている。このとき、ゲート制御回路ＧＣからの信号がゲート端子ＧＴ（図８参照）を介してトランジスタＱ１のゲート電極ＧＥ（図８参照）に印加されることにより、ゲート制御回路ＧＣからトランジスタＱ１のスイッチング動作を制御することができるようになっている。
次に、図３に示すダイオードＦＷＤが形成された半導体チップについて説明する。図９は、図３に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。図１０は、図９に示す半導体チップの裏面を示す平面図である。また、図１１は、図９および図１０に示す半導体チップが有するダイオードの構造例を示す断面図である。
図９および図１０に示すように、本実施の形態１における半導体チップＣＨＰ２は、表面（面、上面、主面）ＣＨＰｔ（図９参照）、および表面ＣＨＰｔの反対側の裏面（面、下面、主面）ＣＨＰｂ（図１０参照）を有している。半導体チップＣＨＰ２の表面ＣＨＰｔおよび裏面ＣＨＰｂは、それぞれ四角形である。表面ＣＨＰｔの面積と裏面ＣＨＰｂの面積とは、例えば等しい。また、図６と図９を比較して判るように、半導体チップＣＨＰ１（図６参照）の表面ＣＨＰｔの面積は、半導体チップＣＨＰ２（図９参照）の表面ＣＨＰｔの面積より大きい。
また、図９に示すように、半導体チップＣＨＰ２は、表面ＣＨＰｔに形成されたアノード電極（アノード電極パッド、表面電極）ＡＤＰを有している。また、図１０に示すように、半導体チップＣＨＰ２は、裏面ＣＨＰｂに形成されたカソード電極（カソード電極パッド、裏面電極）ＣＤＰを有している。半導体チップＣＨＰ２の裏面ＣＨＰｂ全体にわたって、カソード電極ＣＤＰが形成されている。
また、半導体チップＣＨＰ２が備えるダイオードＦＷＤは、例えば、図１１に示すような構造を持っている。図１１に示すように、半導体チップＣＨＰ２の裏面ＣＨＰｂに形成されたカソード電極ＣＤＰ上には、ｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、互いに離間したｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３の間には、ｐ−型半導体領域ＰＲ４が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＰが形成されている。アノード電極ＡＤＰは、例えば、アルミニウム−シリコンから構成されている。
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＰに正電圧を印加し、カソード電極ＣＤＰに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＰに負電圧を印加し、カソード電極ＣＤＰに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜半導体装置の構成＞
次に、図３に示すインバータ回路ＩＮＶを構成するスイッチを構成する半導体装置の構成について図面を参照しながら説明する。上述したように、図５に示す複数のユニットＥＡＵ１のそれぞれは、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とを有している。しかし、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は、同様の構成を備えている。このため、以下では、同様の構成の半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とを、半導体装置ＰＡＣとして説明する。また、詳細は後述するが、本実施の形態のＥＡ１では、半導体装置ＰＡＣ１の搭載方法と半導体装置ＰＡＣ２とは構成部材の上下が反転した状態でそれぞれ導体パターンＭＰ１上に搭載される。しかし、以下の説明において、半導体装置ＰＡＣの各構成部材の上下について説明する場合、搭載時の向きに関わらず、図８に示す半導体チップＣＨＰ１の裏面ＣＨＰｂから表面ＣＨＰｔに向かう方向を上方向、表面ＣＨＰｔから裏面ＣＨＰｂに向かう方向を下方向と定義して説明する。また、各部材の面において、上面、あるいは下面として説明した場合にも同様である。
本実施の形態１における半導体装置ＰＡＣは、図３に示すインバータ回路ＩＮＶの構成要素となる１つのトランジスタＱ１と１つのダイオードＦＷＤとを１パッケージ化したものである。すなわち、本実施の形態１における半導体装置を６つ使用することにより、３相モータを駆動する３相のインバータ回路ＩＮＶとなる電子装置（半導体モジュール、パワーモジュール）ＥＡ１（図５参照）が構成される。
図１２は、図５に示す複数の半導体装置のうちの一つの一方の主面側の形状例を示す平面図である。図１３は、図１２に示す半導体装置の反対側の主面の形状例を示す平面図である。また、図１４は、図１２および図１３に示す半導体装置の内部構造を示す平面図である。図１５は、図１２のＡ−Ａ線に沿った断面図である。
図１２および図１３に示すように、半導体装置ＰＡＣは、主面（上面、表面）ＭＲｔ（図１２参照）、主面ＭＲｔの反対側の主面（下面、裏面）ＭＲｂ（図１３参照）、および厚さ方向において、主面ＭＲｔと主面ＭＲｂの間の側面ＭＲｓを備える封止体（樹脂体）ＭＲを有している。平面視において、封止体ＭＲは長方形から成る。図１２に示す例では、互いに対向する長辺ＬＳ１および長辺ＬＳ２、および長辺ＬＳ１、ＬＳ２と交差し、互いに対向する短辺ＳＳ３および短辺ＳＳ４を有している。
封止体ＭＲは半導体チップＣＨＰ１（図１５参照）および半導体チップＣＨＰ２（図１５参照）を一括して封止する樹脂であって、例えば、エポキシ系の樹脂材料を主成分として含んでいる。また、半導体装置ＰＡＣが備える複数の端子は、封止体ＭＲから露出している。図１２に示すように、封止体ＭＲの主面ＭＲｔからは、エミッタ端子（パッケージ端子、表面端子）ＥＴが露出している。エミッタ端子ＥＴは、既に説明した図８に示すように、半導体チップＣＨＰ１のエミッタ電極ＥＰに接続される端子（パッケージ端子）である。また、図１３に示すように、封止体ＭＲの主面ＭＲｂからは、コレクタ端子（パッケージ端子、裏面端子）ＣＴが露出している。コレクタ端子ＣＴは、図８に示すように、半導体チップＣＨＰ１のコレクタ電極ＣＰに接続される端子（パッケージ端子）である。
また、図１２に示すように、封止体ＭＲの側面ＭＲｓからは、ゲート端子ＧＴが露出している。ゲート端子ＧＴは、図８に示すように、半導体チップＣＨＰ１のゲート電極ＧＥに接続される端子（パッケージ端子）である。また、図１３に示すように、封止体ＭＲの側面ＭＲｓからは、信号端子ＳＴが露出している。信号端子ＳＴは、半導体装置の動作状態を監視するための信号を伝送する端子である。なお、図１２に示すゲート端子ＧＴは、図８に示すゲート電極ＧＥにゲート信号を伝送する信号端子の一種である。このような信号伝送経路を構成する端子であるゲート端子ＧＴおよび信号端子ＳＴとしては、封止体ＭＲの内部から外部に向かって導出される、リードＬＤが用いられている。リードＬＤは、図１５に示すように、封止体ＭＲの封止体ＭＲの側面ＭＲｓから封止体ＭＲの外側に向かって突出している。
リードＬＤは、封止体ＭＲの内外の境界の部分における断面積が、エミッタ端子ＥＴやコレクタ端子ＣＴの封止体ＭＲからの露出面積と比較して小さい。このため、信号端子の数が増加しても半導体装置ＰＡＣの大型化を抑制できるという点で有利である。一方、エミッタ端子ＥＴやコレクタ端子ＣＴのように、封止体ＭＲからの露出面積が大きい場合、伝送経路の断面積を大きくできるので、伝送経路の抵抗成分やインダクタンス成分を低減できる点で有利である。エミッタ端子ＥＴやコレクタ端子ＣＴには大電流が流れるため、できるだけ抵抗成分やインダクタンス成分を低減することが好ましい。一方、ゲート端子ＧＴや信号端子ＳＴに流れる電流は相対的に低い。したがって、相対的に大きい電流が流れるエミッタ端子ＥＴやコレクタ端子ＣＴは封止体ＭＲからの露出面積を大きくすることが好ましい。
次に、半導体装置ＰＡＣの内部構造について説明する。図１４および図１５に示すように、封止体ＭＲの内部には、矩形形状のダイパッド（チップ搭載部、金属プレート、タブ、ヒートスプレッダ）ＤＰが配置されている。このダイパッドＤＰは、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする金属材料から構成されている。ここで、「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
また、図１４に示すように、ダイパッドＤＰの平面積は、半導体チップＣＨＰ１の表面ＣＨＰｔの面積および半導体チップＣＨＰ２の表面ＣＨＰｔの面積の合計より大きい。このため、一つのダイパッドＤＰ上に半導体チップＣＨＰ１および半導体チップＣＨＰ２の両方を搭載することができる。
図１５に示すように、ダイパッドＤＰ上には、例えば、半田や導電性樹脂からなる導電性接着材（ダイボンド材、導電性部材、接続部材、接合材）ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている面をダイパッドＤＰの上面と定義し、この上面と反対側の面を下面と定義する。この場合、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、ダイパッドＤＰの上面上に搭載されている。
ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極ＣＤＰが、導電性接着材ＡＤＨ１を介して、ダイパッドＤＰの上面と接触するように配置される。この場合、半導体チップＣＨＰ２の表面ＣＨＰｔに形成されているアノード電極ＡＤＰは上を向いている。一方、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されたコレクタ電極ＣＰが、導電性接着材ＡＤＨ１を介して、ダイパッドＤＰの第１面と接触するように配置される。この場合、半導体チップＣＨＰ１の表面ＣＨＰｔに形成されているエミッタ電極ＥＰおよびゲート電極ＧＰは上を向いている。このように、半導体チップＣＨＰ１のコレクタ電極ＣＰと半導体チップＣＨＰ２のカソード電極ＣＤＰとは、導電性接着材ＡＤＨ１およびダイパッドＤＰを介して電気的に接続されている。
また、図１５に示すように、ダイパッドＤＰの下面は、封止体ＭＲの主面ＭＲｂから露出しており、この露出しているダイパッドＤＰの下面がコレクタ端子ＣＴになっている。このため、半導体チップＣＨＰ１のコレクタ電極ＣＰと半導体チップＣＨＰ２のカソード電極ＣＤＰとは、導電性接着材ＡＤＨ１を介してコレクタ端子ＣＴと電気的に接続されている。
また、ダイパッドＤＰの下面は、半導体装置ＰＡＣ１を図５に示す基板ＷＢに実装した時に、基板ＷＢ上に形成された導体パターンＭＰ１と接続部材を介して電気的に接続することが可能な面として機能する。このように、コレクタ端子ＣＴであるダイパッドＤＰを封止体ＭＲの主面ＭＲｂにおいて露出させた場合、上記したように、コレクタ端子ＣＴの露出面積を大きくすることができる。これにより、コレクタ端子ＣＴを経由する伝送経路の抵抗成分およびインダクタンス成分を低減することができる。
また、図１５に示すように、ダイパッドＤＰの厚さは、ゲート端子ＧＴや信号端子ＳＴの厚さより厚い。この場合、ダイパッドＤＰを経由する放熱パスの放熱効率を向上させることができる。
また、図１５に示すように、半導体チップＣＨＰ１のエミッタ電極ＥＰ、および、半導体チップＣＨＰ２のアノード電極ＡＤＰ上には、導電性部材であるクリップ（導電性部材、金属プレート、電極接続部材）ＣＬＰが配置されている。本実施の形態の例ではクリップＣＬＰは、リードＬＤＣと一体に形成された導電性部材のうち、封止体ＭＲの主面ＭＲｔにおいて露出する一部分である。したがって、リードＬＤＣの一部分をクリップＣＬＰと見做すこともできる。ただし、本実施の形態では、封止体ＭＲの主面ＭＲｔからの露出する露出面をエミッタ端子ＥＴとして利用するので、封止体ＭＲの側面ＭＲｓから露出するリードＬＤＣとは区別している。
また、図１５に示す例では、半導体チップＣＨＰ１のエミッタ電極ＥＰは、エミッタ電極ＥＰ側から順に積層された導電性接着材ＡＤＨ２、金属板ＭＰＬ１、および導電性接着材ＡＤＨ３を介してクリップＣＬＰと電気的に接続されている。また、半導体チップＣＨＰ２のアノード電極ＡＤＰは、アノード電極ＡＤＰ側から順に積層された導電性接着材ＡＤＨ２、金属板ＭＰＬ２、および導電性接着材ＡＤＨ３を介してクリップＣＬＰと電気的に接続されている。
また、図１５に示すように、クリップＣＬＰの上面は、封止体ＭＲの主面ＭＲｔから露出しており、この露出しているクリップＣＬＰの上面がエミッタ端子ＥＴになっている。このため、半導体チップＣＨＰ１のエミッタ電極ＥＰと半導体チップＣＨＰ２のアノード電極ＡＤＰとは、導電性接着材ＡＤＨ２を介してエミッタ電極ＥＰと電気的に接続されている。このように、エミッタ端子ＥＴであるクリップＣＬＰを封止体ＭＲの主面ＭＲｔにおいて露出させた場合、上記したように、エミッタ端子ＥＴの露出面積を大きくすることができる。これにより、エミッタ端子ＥＴを経由する伝送経路の抵抗成分およびインダクタンス成分を低減することができる。
また、図１５に示す例では、クリップＣＬＰはリードＬＤＣと一体に形成されているので、クリップＣＬＰの厚さは、ゲート端子ＧＴや信号端子ＳＴの厚さと同じである。一方、ゲート電極ＧＰとゲート端子ＧＴとを接続するワイヤＢＷのループ高さを確保するためには、クリップＣＬＰと半導体チップＣＨＰ１の間、およびクリップＣＬＰと半導体チップＣＨＰ２との間が広くなる。そこで、図１５に示す半導体装置ＰＡＣの場合、クリップＣＬＰと半導体チップＣＨＰ１の間に金属板ＭＰＬ１が配置され、クリップＣＬＰと半導体チップＣＨＰ１との間には金属板ＭＰＬ２が配置されている。金属板ＭＰＬ１は、導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ１と接着され、導電性接着材ＡＤＨ３を介してクリップＣＬＰと接着されている。また、金属板ＭＰＬ２は、導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ２と接着され、導電性接着材ＡＤＨ３を介してクリップＣＬＰと接着されている。
なお、クリップＣＬＰの実施態様は、図１５に示す態様以外に種々の変形例がある。例えば、クリップＣＬＰとリードＬＤＣとが別部材として分離して形成されている場合には、クリップＣＬＰの形状の設計上の自由度は高くなる。このため、例えば、図１５に示すクリップＣＬＰ、導電性接着材ＡＤＨ３、および金属板ＭＰＬ１、ＭＰＬ２のそれぞれを一体化した金属部材としてクリップＣＬＰを構成することもできる。この場合、クリップＣＬＰは図１５に示す導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ１および半導体チップＣＨＰ２に接着される。また、クリップＣＬＰの一部分を屈曲させることにより、図１５に示す金属板ＭＬＰ１、ＭＬＰ２および導電性接着材ＡＤＨ３を省略することもできる。
なお、リードＬＤＣは、一部分が封止体ＭＲの側面ＭＲｓから外側に突出しているが、封止体ＭＲの外側の部分は他の部材に接続されていない。言い換えれば、リードＬＤＣは端子（パッケージ端子）としての機能は有していない。したがって、本実施の形態に対する変形例としては、リードＬＤＣが無くても良い。ただし、半導体装置の製造工程において、多品種の製品を製造する場合には、リードフレームの汎用性が高く、複数種類の製品に共通のリードフレームを利用できる方が好ましい。したがって、図１４および図１５に示すように、リードＬＤＣがある場合、リードフレームの汎用性が向上するという利点がある。
また、半導体装置ＰＡＣの場合、リードＬＤＣは端子として機能しないので、クリップＣＬＰがリードＬＤＣとは分離された部材として形成される場合には、リードＬＤＣは無くても良い。ただし、半導体装置ＰＡＣの製造工程において、本実施の形態のように、クリップＣＬＰとリードＬＤＣとが一体に形成されている場合、クリップＣＬＰと半導体チップＣＨＰ１、ＣＨＰ２の位置合わせが容易である。
また、スイッチ素子である半導体装置ＰＡＣのオン抵抗を低減する観点からは、ダイパッドＤＰに接続される導電性接着材ＡＤＨ１や、クリップＣＬＰと半導体チップＣＨＰ１、ＣＨＰ２の電極とを電気的に接続する導電性接着材ＡＤＨ２、ＡＤＨ３には電気伝導率が高い材料を用いることが好ましい。電気伝導率が高い材料としては、半田の他、複数（多数）の導電性粒子を樹脂中に含有する導電性樹脂が例示できる。
ただし、半導体装置ＰＡＣは、製品として完成した後、図５に示すように、基板ＷＢ上に実装される。この場合、半導体装置ＰＡＣ１、ＰＡＣ２と基板ＷＢの接続に用いる接続部材にも、半田や導電性樹脂など、電気伝導率が高い材料を用いることが好ましい。この場合、図１５に示す導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２、ＡＤＨ３は、半導体装置ＰＡＣを実装する際の処理温度に対する耐熱性を備えている必要がある。
例えば、半導体装置ＰＡＣが半田を用いて実装される場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要である。半導体装置ＰＡＣと基板ＷＢ（図５参照）との接続に使用される半田と、上述した半導体装置ＰＡＣの内部で使用される半田が同じ材料である場合、半導体装置ＰＡＣの実装時の加熱処理（リフロー）によって、半導体装置ＰＡＣの内部の半田が溶融する懸念がある。
したがって、半導体装置ＰＡＣの内部、および半導体装置ＰＡＣの実装時に半田を使用する場合、半導体装置ＰＡＣの内部には実装時に用いる半田よりも融点が高い高融点半田が使用されることが好ましい。
一方、半導体装置ＰＡＣの実装時に導電性樹脂を用いる場合、導電性樹脂の樹脂成分を硬化させるための加熱処理（キュアベイク）が必要になる。しかし、一般に、樹脂の硬化温度は、半田の融点よりも低いので、この場合には、導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２は、半田であっても良いし、導電性樹脂であっても良い。
また、半導体装置ＰＡＣの実装時に半田を用いる場合であっても、樹脂の耐熱温度が半田の融点よりも高いものであれば、導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２として、導電性樹脂を用いることができる。
また、図１４および図１５に示すように、半導体チップＣＨＰ１の表面には、ゲート電極ＧＰが形成されており、ゲート電極ＧＰは、導電性部材であるワイヤＢＷによって、ゲート端子ＧＴと電気的に接続されている。ワイヤＢＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電部材から構成されている。
平面視において、半導体チップＣＨＰ１は、半導体チップＣＨＰ２とゲート端子ＧＴとの間に位置するようにダイパッドＤＰ上に搭載されている。また、半導体チップＣＨＰ１は、ゲート電極ＧＰが、エミッタ電極ＥＰとゲート端子ＧＴとの間に位置するようにダイパッドＤＰ上に搭載されている。これにより、ゲート電極ＧＰとゲート端子ＧＴとを接続するワイヤＢＷの長さを短くすることができる。
また、図１４に示す例では、信号端子ＳＴは、ワイヤＢＷを介してエミッタ電極ＥＰと電気的に接続されている。この場合、信号端子ＳＴは、半導体チップＣＨＰ１のトランジスタＱ１（図８参照）に大電流を流す検査において、エミッタ電極ＥＰの電圧を測定して出力する検査用の端子として利用できる。信号端子ＳＴは、図５に示すモニタリング端子ＭＴＥに接続され、検出した信号を外部に出力する。
また、図１５に示すように、複数のワイヤＢＷのそれぞれは封止体ＭＲにより封止されている。半導体装置ＰＡＣを構成する各部材のうち、特に変形や損傷が生じやすいワイヤＢＷを封止体ＭＲにより保護した状態で電子装置ＥＡ１（図５）に実装する場合、電子装置ＥＡ１への実装時の各部材のハンドリングが向上する。これにより、電子装置ＥＡ１の組立て効率を向上させることができる。また、図１５に示すように、半導体装置ＰＡＣを構成する部品のうち、半導体チップＣＨＰ１、半導体チップＣＨＰ２、ダイパッドＤＰの一部、クリップＣＬＰの一部、複数のリードＬＤのそれぞれの一部、クリップＣＬＰおよびワイヤＢＷが、例えば、樹脂によって封止されている。
また、図１５に示すように、クリップＣＬＰ、ダイパッドＤＰ、リードＬＤ、およびリードＬＤＣのそれぞれにおいて、封止体ＭＲから露出している部分は金属膜ＳＤＦに覆われている。金属膜ＳＤＦは、例えば半田などの金属材料からなり、メッキ法により形成されている。半導体装置ＰＡＣを図５に示す導体パターンＭＰ１上に搭載する際に、半田を介して実装する場合、金属膜ＳＤＦで露出面が覆われていることにより半田の濡れ性が向上する。クリップＣＬＰやリードＬＤ、ＬＤＣの場合も同様である。特にダイパッドＤＰやクリップＣＬＰが銅を主成分とする金属材料により形成されている場合、金属膜ＳＤＦで覆うことにより濡れ性を大きく向上させることができる。
＜各ユニットの構成＞
次に、図５に示す各ユニットの構成について説明する。なお、図５に示す３つのユニットＥＡＵ１は、それぞれ同様の構造を備えているので、以下では、端子ＷＴＥに接続されるユニットＥＡＵ１を代表例として取り上げて説明する。図１６は、図５に示す３つのユニットのうちの一つを拡大して示す拡大平面図である。図１６では、図５に示す各部材のうち、バスバーＢＳＮを点線で、バスバーＢＳＰを二点鎖線で、それぞれ示している。図１７は、図１６に示すユニットに対応する回路要素を示す回路図である。図１８は、図１６のＡ−Ａ線に沿った断面図、図１９は図１６のＢ−Ｂ線に沿った断面図である。また、図２０および図２１は、ハイサイドまたはロウサイドの端子と半導体チップの電極とを電気的に接続する経路に沿った断面図である。図１８、図２０、および図２１では、半導体チップの電極と端子ＷＴＥ、ＮＴＥまたはＰＴＥとを電気的に接続する伝送経路の始点から終点までを、両矢印を用いて模式的に示している。
図１６に示すように、電子装置ＥＡ１のユニットＥＡＵ１は、基板ＷＢの上面ＷＢｔに形成された導体パターンＭＰ１を有する。また、電子装置ＥＡ１のユニットＥＡＵ１は、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２を有している。
また、図１７に示すように、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、トランジスタＱ１を備える半導体チップＣＨＰ１と、ダイオードＦＷＤを備える半導体チップＣＨＰ２と、を有している。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、半導体チップＣＨＰ１のエミッタ電極ＥＰおよび半導体チップＣＨＰ２のアノード電極ＡＤＰに接続されたエミッタ端子ＥＴと、半導体チップＣＨＰ１のコレクタ電極ＣＰおよび半導体チップＣＨＰ２のカソード電極ＣＤＰに接続されたコレクタ端子ＣＴと、を有している。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、ワイヤＢＷ（図１５参照）を介して半導体チップＣＨＰ１のゲート電極ＧＰ（図１５参照）に接続されたゲート端子ＧＴを有している。
半導体装置ＰＡＣ１の半導体チップＣＨＰ１のエミッタ電極ＥＰは、エミッタ端子ＥＴを介して端子ＮＴＥに電気的に接続されている。図２０では、半導体装置ＰＡＣ１のエミッタ電極ＥＰと端子ＮＴＥとを電気的に接続する伝送経路に両矢印を付し、経路ＰＴＨ１として示している。また、図１７に示す半導体装置ＰＡＣ１の半導体チップＣＨＰ１のコレクタ電極ＣＰは、コレクタ端子ＣＴを介して端子ＷＴＥに電気的に接続されている。図１８では、半導体装置ＰＡＣ１のコレクタ電極ＣＰ（図１７参照）と端子ＷＴＥとを電気的に接続する伝送経路に両矢印を付し、経路ＰＴＨ２として示している。
また、図１７に示す半導体装置ＰＡＣ２の半導体チップＣＨＰ１のコレクタ電極ＣＰは、コレクタ端子ＣＴを介して端子ＰＴＥに電気的に接続されている。図２１では、半導体装置ＰＡＣ２のコレクタ電極ＣＰと端子ＰＴＥとを電気的に接続する伝送経路に両矢印を付し、経路ＰＴＨ３として示している。また、半導体装置ＰＡＣ２の半導体チップＣＨＰ１のエミッタ電極ＥＰは、エミッタ端子ＥＴおよび導体パターンＭＰ１を介して端子ＷＴＥに電気的に接続されている。
また、半導体装置ＰＡＣ１のコレクタ端子ＣＴと、半導体装置ＰＡＣ２のエミッタ端子ＥＴとは、導体パターンＭＰ１を介して互いに電気的に接続されている。言い換えれば、半導体装置ＰＡＣ１のコレクタ電極ＣＰと、半導体装置ＰＡＣ２のエミッタ電極ＥＰとは、導体パターンＭＰ１を介して互いに電気的に接続されている。図１を用いて説明したインバータ回路ＩＮＶを動作させる時、半導体装置ＰＡＣ２は、図１に示すハイサイド用のスイッチＳＷ５として動作し、半導体装置ＰＡＣ１は、図１に示すロウサイド用のスイッチＳＷ６として動作する。
また、図１８に示す半導体装置ＰＡＣ１のゲート端子ＧＴは、封止体ＭＲの外部に屈曲部を有し、基板ＷＢを介さずに端子ＧＴＥ１に接続されている。言い換えれば、半導体装置ＰＡＣ１の半導体チップＣＨＰ１のゲート電極ＧＰ（図１５参照）は、基板ＷＢを介さずに端子ＧＴＥ１に接続されている。半導体装置ＰＡＣ１のゲート端子ＧＴであるリードＬＤは、電子装置ＥＡ１の厚さ方向（図１８に示すＺ方向）において、リードＬＤの先端が封止体ＭＲの主面ＭＲｂより主面ＭＲｔに近くなるように折り曲げられている。
同様に、図１９に示す半導体装置ＰＡＣ２のゲート端子ＧＴは、封止体ＭＲの外部に屈曲部を有し、基板ＷＢを介さずに端子ＧＴＥ２に接続されている。言い換えれば、半導体装置ＰＡＣ２の半導体チップＣＨＰ１のゲート電極ＧＰ（図１５参照）は、基板ＷＢを介さずに端子ＧＴＥ２に接続されている。半導体装置ＰＡＣ２のゲート端子ＧＴであるリードＬＤは、電子装置ＥＡ１の厚さ方向（図１９に示すＺ方向）において、リードＬＤの先端が封止体ＭＲの主面ＭＲｔより主面ＭＲｂに近くなるように折り曲げられている。
図１８および図１９に示すリードＬＤの曲げ方向は、以下のように表現することができる。すなわち、封止体ＭＲの厚さ方向において、図１８に示す半導体装置ＰＡＣ１のゲート端子ＧＴは、主面ＭＲｂ側から主面ＭＲｔ側に向かう方向に屈曲する屈曲部を有している。また、図１９に示す半導体装置ＰＡＣ２のゲート端子ＧＴは、主面ＭＲｔ側から主面ＭＲｂ側に向かう方向に屈曲する屈曲部を有している。このように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、ゲート端子ＧＴであるリードＬＤの曲げ方向が相違する。
本実施の形態に対する変形例としては、基板ＷＢにゲート端子ＧＴを接続するための導体パターン（配線パターン）が形成され、ゲート端子ＧＴがその導体パターンを介して外部端子である端子ＧＴＥ１およびＧＴＥ２のそれぞれと接続されていても良い。ただし、本実施の形態のように、ゲート端子ＧＴが基板ＷＢを経由せずに端子ＧＴＥ１、ＧＴＥ２に接続されている場合、ゲート信号の伝送経路を短くすることができる。また、ゲート端子ＧＴが基板ＷＢを経由せずに端子ＧＴＥ１、ＧＴＥ２に接続されている場合、基板ＷＢの面積を小さくできるので、電子装置ＥＡ１の小型化の観点から有利である。
また、図１８に示す半導体装置ＰＡＣ１の封止体ＭＲの主面ＭＲｂは、基板ＷＢの上面ＷＢｔと対向している。半導体装置ＰＡＣ１の封止体ＭＲの主面ＭＲｂから露出するダイパッドＤＰは、接続部材（導電性部材、導電性接着材、接合材）ＢＮＤ１を介して導体パターンＭＰ１と電気的に接続されている。
半導体装置ＰＡＣ１の封止体ＭＲの主面ＭＲｔから露出するクリップＣＬＰは、接続部材（導電性部材、導電性接着材、クリップボンド材、接合材）ＢＮＤ２を介してバスバーＢＳＮと電気的に接続されている。半導体装置ＰＡＣ１のクリップＣＬＰは、バスバーＢＳＮを介して端子ＮＴＥ（図１６参照）と電気的に接続されている。バスバーＢＳＮおよびバスバーＢＳＰは、半導体装置の端子と電子装置の外部端子とを電気的に接続する経路中に配置される棒状の導電性部材であって、図２０に示す経路ＰＴＨ１および図２１に示す経路ＰＴＨ３の伝送ロスを低減するように構成されている。例えば、バスバーＢＳＮおよびバスバーＢＳＰは、電気伝導率が高い材料により構成されている。電気伝導率が高い材料としては例えば、銅（Ｃｕ）を主成分とする金属材料、あるいはアルミニウム（Ａｌ）を主成分とする金属材料などを例示することができる。また、例えば、バスバーＢＳＮおよびバスバーＢＳＰは、例えばリードＬＤなどの部材と比較して、伝送経路の断面積が大きくなっている。
なお、半導体装置ＰＡＣ１のクリップＣＬＰの一部分とバスバーＢＳＰの一部分とは互いに対向している。しかし、半導体装置ＰＡＣ１のクリップＣＬＰとバスバーＢＳＰの間には絶縁膜ＩＦ１が配置されている。このため、半導体装置ＰＡＣ１のクリップＣＬＰとバスバーＢＳＰとは互いに絶縁されている。また、バスバーＢＳＮの一部分とバスバーＢＳＰの一部分とは互いに対向している。しかし、バスバーＢＳＮとバスバーＢＳＰの間には、絶縁膜ＩＦ２が配置されている。このため、バスバーＢＳＮとバスバーＢＳＰとは互いに絶縁されている。
また、図１９に示す半導体装置ＰＡＣ２の封止体ＭＲの主面ＭＲｔは、基板ＷＢの上面ＷＢｔと対向している。半導体装置ＰＡＣ２の封止体ＭＲの主面ＭＲｔから露出するクリップＣＬＰは、接続部材ＢＮＤ１を介して導体パターンＭＰ１と電気的に接続されている。
また、半導体装置ＰＡＣ２の封止体ＭＲの主面ＭＲｂから露出するダイパッドＤＰは、接続部材（導電性部材、導電性接着材、接合材）ＢＮＤ３を介してバスバーＢＳＰと電気的に接続されている。半導体装置ＰＡＣ２のダイパッドＤＰは、バスバーＢＳＰを介して端子ＰＴＥ（図１６参照）と電気的に接続されている。なお、半導体装置ＰＡＣ２のダイパッドＤＰの一部分とバスバーＢＳＮの一部分とは互いに対向している。しかし、半導体装置ＰＡＣ２のダイパッドＤＰとバスバーＢＳＮの間には絶縁膜ＩＦ２が配置されている。このため、半導体装置ＰＡＣ２のダイパッドＤＰとバスバーＢＳＮとは互いに絶縁されている。
図１８に示す接続部材ＢＮＤ１、接続部材ＢＮＤ２、および図１９に示す接続部材ＢＮＤ３のそれぞれは、図１５を用いて説明した導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２と同様に、半田または導電性樹脂などの導電性材料である。
ここで、電子装置ＥＡ１のように、インバータ回路を備えた電子装置に対する様々な性能向上要求の中には、スイッチとして動作するトランジスタと外部端子とを接続する伝送経路のインダクタンスやインピーダンスを低減する要求が含まれる。特に、図１７に示す各伝送経路のうち、相対的に高い電位が供給される端子ＰＴＥとトランジスタＱ１とを接続する経路（図２１に示す経路ＰＴＨ３）、および相対的に低い電位が供給される端子ＮＴＥとトランジスタＱ１とを接続する経路（図２０に示す経路ＰＴＨ１）は、インダクタンスを低減することにより、入力電圧の損失を低減することができる。また、図１７に示す各伝送経路のうち、出力端子であるＷＴＥとトランジスタＱ１とを接続する経路（図１８に示す経路ＰＴＨ２）は、インダクタンスやインピーダンスを低減することにより、出力される電力の損失を低減できる。言い換えれば、上記の３経路は、伝送経路中のインダクタンスやインピーダンスを低減することにより、電力変換効率を向上させることができる。
本実施の形態１のように、半導体チップが樹脂封止された複数の半導体パッケージ（半導体装置）を基板に搭載する、パッケージ搭載方式を適用して電子装置を構成する場合、半導体パッケージの構成やレイアウトを工夫することにより、電力変換効率を向上させることができることが判った。例えば、本実施の形態に対する比較対象として、図１７に示す半導体装置ＰＡＣ１、ＰＡＣ２のエミッタ端子ＥＴとして、図１６に示すリードＬＤのように細長く延びる導電性部材を利用する場合について検討する。
エミッタ端子ＥＴとして、リードＬＤのような細長い導電性部材を利用する場合、同じエミッタ電極に接続されるリードＬＤの本数を増やすことにより、伝送経路中の抵抗成分は低減できる。例えば、図１４および図１５に示すリードＬＤＣをエミッタ端子として用いる場合がこれに相当する。しかし、伝送経路中のインダクタンス成分を考慮すると、エミッタ端子ＥＴは、複数本に分割されていないことが好ましい。また、エミッタ端子ＥＴとして、リードＬＤのような導電性部材を利用する場合、半導体装置の製造工程上の制約により、エミッタ端子の位置の自由度が制限される。この場合、図１７に示すように半導体装置ＰＡＣ２のエミッタ端子ＥＴと半導体装置ＰＡＣ１のコレクタ端子ＣＴとを接続する際に、接続配線の長さが長く成り易い。
上記したように、本実施の形態１の電子装置ＥＡ１の場合、クリップＣＬＰの封止体ＭＲからの露出面がエミッタ端子ＥＴとして利用され、ダイパッドＤＰ封止体ＭＲからの露出面がコレクタ端子ＣＴとして利用される。このため、図１２および図１３に示したように、半導体装置ＰＡＣのエミッタ端子ＥＴおよびコレクタ端子ＣＴの面積を大きくすることができる。
また、図１８に示す半導体装置ＰＡＣ１の封止体ＭＲの主面ＭＲｂが、基板ＷＢの導体パターンＭＰ１と対向し、図１９に示す半導体装置ＰＡＣ２の封止体ＭＲの主面ＭＲｔが、基板ＷＢの導体パターンＭＰ１と対向する。言い換えれば、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、厚さ方向の向きが互いに反対になる状態で基板ＷＢ上に搭載されている。この場合、図１８に示す半導体装置ＰＡＣ１のエミッタ端子ＥＴおよび図１９に示す半導体装置ＰＡＣ２のコレクタ端子ＣＴのそれぞれは、基板ＷＢとの対向面との反対側の面において露出する。
このため、図１８に示す半導体装置ＰＡＣ１のエミッタ端子ＥＴと、半導体装置ＰＡＣ１上に配置されたバスバーＢＳＮとの接続部分（図１８に示す接続部材ＢＮＤ２との接続界面）の面積（接続面積）を大きくすることができる。また、図１９に示す半導体装置ＰＡＣ２のコレクタ端子ＣＴと、半導体装置ＰＡＣ２上に配置されたバスバーＢＳＰとの接続部分（図１９に示す接続部材ＢＮＤ３との接続界面）の面積（接続面積）を大きくすることができる。
また、バスバーＢＳＮおよびバスバーＢＳＰのそれぞれは、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２上に配置されているので、封止体ＭＲの側面ＭＲｓを経由するリードＬＤと比較して、レイアウト上の制約が小さい。したがって、バスバーＢＳＮおよびバスバーＢＳＰのそれぞれは、伝送経路の断面積を大きくすることができる。例えば、バスバーＢＳＮおよびバスバーＢＳＰの厚さは、リードＬＤの厚さより厚い。図１８および図１９に示す例では、バスバーＢＳＮおよびバスバーＢＳＰの厚さは、端子ＷＴＥを構成する部材の厚さより厚い。ただし、変形例としては、端子ＷＴＥを構成する部材の厚さがバスバーＢＳＮおよびバスバーＢＳＰの厚さ以上であっても良い。また、例えば、バスバーＢＳＮおよびバスバーＢＳＰの幅（延在方向に対して直交する方向の長さ）は、リードＬＤの幅より広い。バスバーＢＳＮおよびバスバーＢＳＰの幅は、一定ではないが、最も幅が狭い部分において、バスバーＢＳＮおよびバスバーＢＳＰの幅は、リードＬＤの幅より広い。
このように、バスバーＢＳＮは、伝送経路の断面積を大きくし易いので、図１８に示す半導体装置ＰＡＣ１のエミッタ端子ＥＴと、バスバーＢＳＮとの接続部分の面積を大きくできれば、図２０に示す端子ＮＴＥから半導体装置ＰＡＣ１のエミッタ端子ＥＴに至る伝送経路（経路ＰＴＨ１の一部分）のインダクタンスを低減できる。また、バスバーＢＳＰは、伝送経路の断面積を大きくし易いので、図１９に示す半導体装置ＰＡＣ２のコレクタ端子ＣＴと、バスバーＢＳＰとの接続部分の面積を大きくできれば、図２１に示す端子ＰＴＥから半導体装置ＰＡＣ２のコレクタ端子ＣＴに至る伝送経路（経路ＰＴＨ３の一部分）のインダクタンスを低減できる。
本実施の形態１の電子装置ＥＡ１の構成は、以下のように表現することもできる。すなわち、図１７に示す端子ＰＴＥと半導体装置ＰＡＣ２のトランジスタＱ１のコレクタ電極ＣＰとの間には、図１６に示すリードＬＤのように、細長く延びる導電性部材が介在していない。このため、ハイサイドのスイッチに相対的に高い電位を供給する電位供給経路（図２１に示す経路ＰＴＨ３）のインダクタンス成分を低減できる。また、図１７に示す端子ＮＴＥと半導体装置ＰＡＣ１のトランジスタＱ１のエミッタ電極ＥＰとの間には、図１６に示すリードＬＤのように、細長く延びる導電性部材が介在していない。このため、ロウサイドのスイッチに相対的に低い電位を供給する電位供給経路（図２０に示す経路ＰＴＨ１）のインダクタンス成分を低減できる。
また、本実施の形態１の電子装置ＥＡ１の場合、半導体装置ＰＡＣ１のコレクタ端子ＣＴと半導体装置ＰＡＣ２のエミッタ端子ＥＴのそれぞれが、一つの導体パターンＭＰ１上に接続部材ＢＮＤ１を介して接続される。また、図１８に示すように、導体パターンＭＰ１は、出力端子である端子ＷＴＥに接続されている。言い換えれば、本実施の形態１によれば、図１７に示す半導体装置ＰＡＣ２のトランジスタＱ１のエミッタ電極ＥＰと導体パターンＭＰ１とを電気的に接続する経路、および半導体装置ＰＡＣ１のトランジスタＱ１のコレクタ電極ＣＰと導体パターンＭＰ１とを電気的に接続する経路には、図１６に示すリードＬＤのように、細長く延びる導電性部材が介在していない。このため、出力端子である端子ＷＴＥとトランジスタＱ１とを接続する経路（図１８に示す経路ＰＴＨ２）のインダクタンス成分を低減できる。この場合、上記したように、出力される電力の損失を低減できるので、インバータ回路の電力変換効率を向上させることができる。
また、本実施の形態１では、図６に示すバスバーＢＳＮおよびバスバーＢＳＰのそれぞれは、基板ＷＢに設けられた導体パターンＭＰ１を含む全ての導体パターンから電気的に分離されている。言い換えれば、バスバーＢＳＮおよびバスバーＢＳＰのそれぞれは、基板ＷＢを経由せずに、端子ＮＴＥまたは端子ＰＴＥに接続されている。また、電子装置ＥＡ１の厚さ方向（図１８に示すＺ方向）において、バスバーＢＳＮは、半導体装置ＰＡＣ１のエミッタ端子ＥＴと端子ＮＴＥ（図４参照）との間にある。また、電子装置ＥＡ１の厚さ方向（図１９に示すＺ方向）において、バスバーＢＳＰは、半導体装置ＰＡＣ２のコレクタ端子ＣＴと端子ＰＴＥ（図４参照）との間にある。
図２０に示すように、半導体装置ＰＡＣ１のエミッタ電極ＥＰと端子ＮＴＥとを電気的に接続する経路ＰＴＨ１が基板ＷＢを経由しない場合、経路ＰＴＨ１の配線経路距離を短くできるので、経路ＰＴＨ１中のインダクタンス成分を低減できる。例えば、本実施の形態１の場合、経路ＰＴＨ１の経路距離は、図１８に示す半導体装置ＰＡＣ１のコレクタ電極ＣＰ（図７参照）と端子ＷＴＥとを電気的に接続する経路ＰＴＨ２の経路距離より短い。
また、図２１に示すように、半導体装置ＰＡＣ２のコレクタ電極ＣＰと端子ＰＴＥとを電気的に接続する経路ＰＴＨ３が基板ＷＢを経由しない場合、経路ＰＴＨ３の配線経路距離を短くできるので、経路ＰＴＨ３中のインダクタンス成分を低減できる。例えば、本実施の形態１の場合、経路ＰＴＨ３の経路距離は、図１８に示す半導体装置ＰＡＣ１のコレクタ電極ＣＰ（図７参照）と端子ＷＴＥとを電気的に接続する経路ＰＴＨ２の経路距離より短い。
また、図１８に示すように、本実施の形態１の電子装置ＥＡ１が有する基板ＷＢは、絶縁金属基板（Insulated Metal Substrate：ＩＭＳ）と呼ばれる基板である。絶縁金属基板である基板ＷＢは、例えばアルミニウムなどの金属を主成分とする基材ＢＭＳと、基材ＢＭＳの一方の面（上面ＷＢｔ）上にある絶縁膜ＩＦ３と、絶縁膜ＩＦ３上にある導体パターンＭＰ１と、を有している。絶縁膜ＩＦ３は、例えばエポキシ系の樹脂などの樹脂材料を主成分とする有機絶縁膜であって、絶縁膜ＩＦ３の厚さは、基材ＢＭＳの厚さより薄い。図１８では、絶縁膜ＩＦ３の厚さは、基材ＢＭＳの厚さの１／３以下、１／４以上程度の厚さであるが、１／１０以下であっても良い。本実施の形態１の電子装置ＥＡ１の基板ＷＢとして絶縁金属基板を利用することは、以下の点で好ましい。
図示は省略するが、図１８に示す基板ＷＢに対する変形例として、セラミック製の基材上面に導体パターンＭＰ１が形成された、所謂、セラミック基板を用いることもできる。しかし、セラミック基板の場合、セラミックから成る基材と導体パターンＭＰ１との線膨張係数の差が大きい。このため、セラミック基板に対して温度サイクル負荷が印加されると、線膨張係数の差に起因して生じる応力が基材と導体パターンＭＰ１との界面に印加され、導体パターンＭＰ１が剥離する場合がある。この応力の大きさは、導体パターンＭＰ１の面積に比例して大きくなる。つまり、セラミック基板を適用した場合、導体パターンＭＰ１の面積が大きいと、導体パターンＭＰ１が基材から剥離する懸念がある。
絶縁金属基板である基板ＷＢの場合、導体パターンＭＰ１は、例えば銅を主成分とする金属材料からなる金属膜である。このため絶縁膜ＩＦ３と導体パターンＭＰ１との間の線膨張係数の差は大きい。しかし、絶縁膜ＩＦ３は、十分に厚い金属製の基材ＢＭＳと導体パターンＭＰ１の間に接着されている。このため、絶縁金属基板に温度サイクル負荷が印加されても、上記した線膨張係数の差に起因して発生する応力を低減できる。このため、導体パターンＭＰ１の面積が大きい場合であっても、絶縁膜ＩＦ３から剥離し難い。言い換えれば、基板ＷＢとして絶縁金属基板を用いることにより、導体パターンＭＰ１の面積を大きくすることができる。
上記したように、本実施の形態１において、導体パターンＭＰ１は、出力端子であるＷＴＥに接続される伝送経路の一部分を構成する。このため、導体パターンＭＰ１の面積を大きくすることにより、図１８に示す経路ＰＴＨ２の断面積を大きくすることができる。つまり、基板ＷＢとして絶縁金属基板を用いることにより、経路ＰＴＨ２のインダクタンス成分を低減できる。
また、図２２は、図５のＡ−Ａ線に沿った断面図である。図２２では、バスバーＢＳＮに供給されるロウサイド電位の供給経路を破線で模式的に示し、バスバーＢＳＰに供給されるハイサイド電位の供給経路を二点鎖線で模式的に示している。
本実施の形態１の電子装置ＥＡ１は、上記したように３相のインバータ回路を備えているので、図５および図２２に示すように３つのユニットＥＡＵ１を有している。３つのユニットＥＡＵ１は、Ｘ方向に沿って並ぶように配列されている。各ユニットＥＡＵ１のそれぞれは、バスバーＢＳＮに接続される半導体装置ＰＡＣ１と、バスバーＢＳＮに接続される半導体装置ＰＡＣ２と、を有している。
バスバーＢＳＮはＸ方向に沿って延びる部分ＢＳＮＸを有し、各ユニットＥＡＵ１が有する半導体装置ＰＡＣ１のエミッタ端子ＥＴ（図２２参照）のそれぞれに接続されている。また、バスバーＢＳＰはＸ方向に沿って延びる部分ＢＳＮＸを有し、各ユニットＥＡＵ１が有する半導体装置ＰＡＣ２のコレクタ端子ＣＴ（図２２参照）のそれぞれに接続されている。
また、図２１および図２２に示すように、平面視において、バスバーＢＳＮの部分ＢＳＮＸ（図２２参照）とバスバーＢＳＰの部分ＢＳＰＸ（図２２参照）とは、重なっている。言い換えれば、厚さ方向において、バスバーＢＳＮの部分ＢＳＮＸとバスバーＢＳＰの部分ＢＳＰＸとは、互いに対向している。このように、バスバーＢＳＮの部分ＢＳＮＸとバスバーＢＳＰの部分ＢＳＰＸとが重なっている場合以下の点で有利である。すなわち、図２２に経路ＰＴＨＮおよび経路ＰＴＨＰとして示すように、部分ＢＳＮＸと部分ＢＳＰＸとが重なっている場合、経路ＰＴＨＮおよび経路ＰＴＨＰのそれぞれがＸ方向に沿って、互いに並走した状態になっている。また、経路ＰＴＨＮおよび経路ＰＴＨＰの離間距離は、バスバーＢＳＰ、バスバーＢＳＮ、および絶縁膜ＩＦ２の厚さにより規定され、ほぼ一定の値になっている。言い換えれば、部分ＢＳＮＸと部分ＢＳＰＸとは互いにほぼ平行な状態で配置されている。この場合、経路ＰＴＨＮと経路ＰＴＨＰとの間でカップリングが生じ、このカップリングの影響により、各経路のインダクタンスを低減することができる。
なお、上記したほぼ一定、あるいは、ほぼ平行とは、厳密な意味での一定、あるいは平行には限定されない。経路ＰＴＨＮと経路ＰＴＨＰとの間でカップリングを発生させてインダクタンスを低減させる効果が得られる範囲内であれば、多少の誤差があっても実質的に一定、あるいは平行とみなすことができる。
また、経路ＰＴＨＮと経路ＰＴＨＰとが並走していることによりインダクタンスが低減する効果は、例えば、図２２に示す一つのユニットＥＡＵ１で構成される単相のインバータの場合であっても得られる。ただし、上記したインダクタンスの低減効果は、経路ＰＴＨＮと経路ＰＴＨＰとの並走距離が長くなるほど向上する。したがって、本実施の形態のように、３つのユニットＥＡＵ１がＸ方向に沿って並ぶように配列されている電子装置ＥＡ１に適用すると、特に有効である。
また、図２１に示すように、平面視において、複数の半導体装置ＰＡＣ１および複数の半導体装置ＰＡＣ２のそれぞれは、Ｘ方向に沿って、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とが互いに隣り合うように交互に配列されている。このため、バスバーＢＳＰと半導体装置ＰＡＣ２との接続部分の面積、およびバスバーＢＳＮと半導体装置ＰＡＣ１との接続部分の面積を最大化させる観点からは、部分ＢＳＮＸと部分ＢＳＰＸとが、複数の半導体装置ＰＡＣ１および複数の半導体装置ＰＡＣ２のそれぞれと重ならない位置に配置されていることが好ましい。
ただし、本実施の形態１では、図２１および図２２に示すように、平面視において、バスバーＢＳＮの部分ＢＳＮＸ（図２２参照）およびバスバーＢＳＰの部分ＢＳＰＸ（図２２参照）のそれぞれは、複数の半導体装置ＰＡＣ１および複数の半導体装置ＰＡＣ２のそれぞれと重なっている。この場合、バスバーＢＳＮおよびバスバーＢＳＰの延在距離（引き回し距離）を短くすることができるので、電子装置ＥＡ１を小型化することができる。
また、図５に示すように端子ＮＴＥおよび端子ＰＴＥがそれぞれ一つずつ設けられている場合、ユニットＥＡＵ１の位置によっては、図２２に示す経路ＰＴＨＮおよび経路ＰＴＨＰの距離が長い場合がある。例えば図５に示す３つのユニットのうち、端子ＰＴＥおよび端子ＮＴＥから最も遠い位置に配置されているユニットＥＡＵ１は、図２２に示す経路ＰＴＨＮおよび経路ＰＴＨＰの距離が他のユニットＥＡＵ１と比較して特に長い。
そこで、経路ＰＴＨＮおよび経路ＰＴＨＰの距離が長くなることによりインダクタンスが低下することを補うため、バスバーＢＳＮの部分ＢＳＮＸおよびバスバーＢＳＰの部分ＢＳＰＸの厚さは十分に厚くすることが好ましい。図２２に示す例では、部分ＢＳＮＸおよび部分ＢＳＰＸの厚さは、それぞれ導体パターンをＭＰ１の厚さより厚い。
＜半導体装置の製造方法＞
次に、図５に示す電子装置ＥＡ１に搭載される、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２の製造方法について説明する。ただし、上記したように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は、同様の構成を備えている。このため、以下では、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２の製造方法の説明において、互いに共通する部分は、半導体装置ＰＡＣとして説明する。図２３、図２４および図２５は、図１４および図１５に示す半導体装置の組立てフローを示す説明図である。なお、図２３〜図２５では、各ステップの近くに、各ステップの概要を示す平面図を付している。以下の説明では、原則として図２３〜図２５に記載された平面図、および既に説明した図（例えば図１４や図１５など）を参照して説明する。
＜基材準備＞
まず、図２３に示すステップＳ１（基材準備工程）では、半導体チップを搭載するための基材であるダイパッドＤＰを準備する。なお、本実施の形態に対する変形例として、ダイパッドＤＰがリードフレームＬＦ（ステップＳ３の平面図参照）と一体に形成されている場合、ステップＳ１では、ダイパッドＤＰおよび複数のリードＬＤとが一体に形成されたリードフレームＬＦを準備しても良い。
図１５に示すように、本実施の形態のダイパッドＤＰの厚さは、リードＬＤやリードＬＤＣの厚さよりも厚い。この場合、ダイパッドＤＰを経由する放熱パスの放熱効率を向上させることができる。しかし、ダイパッドＤＰの厚さがリードＬＤよりも厚いので、ダイパッドＤＰはリードフレームＬＦ（図２３参照）とは独立した部材として製造される。このため、本実施の形態の場合、ステップＳ１では、チップ搭載部であるダイパッドＤＰを準備する。ダイパッドＤＰは、例えば銅を主成分とする金属材料で形成されている。
＜チップ搭載＞
次に、図２３に示すステップＳ２（チップ搭載工程）では、ダイパッドＤＰ上に半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載する。図１５に示すように、本工程では、半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されたコレクタ電極ＣＰとダイパッドＤＰとが対向するように導電性接着材ＡＤＨ１を介して搭載される。また、半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面ＣＨＰｂに形成されたカソード電極ＣＤＰとダイパッドＤＰとが対向するように導電性接着材ＡＤＨ１を介して搭載される。
本工程では、ダイパッドＤＰ上において、半導体チップＣＨＰ１が搭載される予定領域（チップ搭載領域）と半導体チップＣＨＰ２が搭載される予定領域（チップ搭載領域）とのそれぞれに、ペースト状の導電性接着材ＡＤＨ１を配置する。その後、半導体チップＣＨＰ１および半導体チップＣＨＰ２のそれぞれの裏面ＣＨＰｂ（図７および図１０参照）側を導電性接着材ＡＤＨ１に押し付けて半導体チップＣＨＰ１および半導体チップＣＨＰ２のそれぞれをダイパッドＤＰ上に搭載する。
なお、図１５に示す導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、半田を用いる場合には、ステップＳ２では加熱処理（リフロー）を行わず、ステップＳ４として示すクリップ搭載工程の後でリフローを行う。一方、導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、例えば銀（Ａｇ）などの金属粒子が熱硬化性樹脂中に含有された導電性樹脂を用いる場合には、ステップＳ２において、導電性接着材ＡＤＨ１を硬化させる温度での加熱処理（キュアベイク）を行っても良い。また、導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、導電性樹脂を用いる場合であっても、ステップＳ４として示すクリップ搭載工程の後でキュアベイクを実施しても良い。
導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３の順に融点が高い半田を用いる場合には、本工程でリフローを実施することもできる。ただし、リフローを実施した後は、洗浄処理を行い、フラックス成分の残差を除去する必要がある。したがって、製造効率を向上させる観点からは、リフローの回数は少なくする方が良い。
＜金属板搭載＞
次に、図２３に示すステップＳ３（金属板搭載工程）では、半導体チップＣＨＰ１上に金属板ＭＰＬ１を、半導体チップＣＨＰ２上に金属板ＭＰＬ２を、それぞれ搭載する。詳しくは、金属板ＭＰＬ１は、半導体チップＣＨＰ１のエミッタ電極ＥＰ上に導電性接着材ＡＤＨ２（図１５参照）を介して搭載される。また、金属板ＭＰＬ２は、半導体チップＣＨＰ２のアノード電極ＡＤＰ上に導電性接着材ＡＤＨ２を介して搭載される。
本工程では、半導体チップＣＨＰ１のエミッタ電極ＥＰ上、および半導体チップＣＨＰ２のアノード電極ＡＤＰ上にそれぞれペースト状の導電性接着材ＡＤＨ２を配置する。その後、金属板ＭＰＬ１、ＭＰＬ２それぞれの一方の面を導電性接着材ＡＤＨ２に押し付けて、金属板ＭＰＬ１、ＭＰＬ２を搭載する。
図１５に示す導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、用いる材料に応じて、加熱処理（リフローまたはキュアベイク）を実施するタイミングが異なることは、既に説明した。本工程でも同様なので重複する説明は省略する。
また、本工程は、クリップＣＬＰをリードフレームＬＦと一体に形成することに伴って実施する工程である。クリップＣＬＰがリードフレームＬＦとは別体として形成されている場合には本工程は省略できる。また、クリップＣＬＰの一部分に曲げ加工が施され、金属板ＭＰＬ１およびＭＰＬ２を使用しない場合には、本工程を省略することができる。
＜クリップ搭載＞
次に、図２３に示すステップＳ４（クリップ搭載工程）では、半導体チップＣＨＰ１および半導体チップＣＨＰ２上にクリップＣＬＰを搭載する。詳しくは、クリップＣＬＰは、金属板ＭＰＬ１上および金属板ＭＰＬ２上に導電性接着材ＡＤＨ３（図１５参照）を介して搭載される。
本工程では、まず、金属板ＭＰＬ１および金属板ＭＰＬ２のそれぞれの上面上に、ペースト状の導電性接着材ＡＤＨ３を配置する。その後、クリップＣＬＰと複数のリードＬＤとが一体に形成されたリードフレームＬＦを準備して、クリップＣＬＰの下面が半導体チップＣＨＰ１および半導体チップＣＨＰ２の表面ＣＨＰｔ（図６および図９参照）を覆うように位置合わせをする。本実施の形態のように、クリップＣＬＰがリードフレームＬＦと一体に形成されている場合、リードフレームＬＦとダイパッドＤＰ（または、リードフレームと半導体チップ）との位置合わせを行うことにより、複数のリードＬＤおよびクリップＣＬＰの位置合わせを容易に行うことができる。
そして、クリップＣＬＰの下面を導電性接着材ＡＤＨ３に押し付けてクリップＣＬＰを半導体チップＣＨＰ１および半導体チップＣＨＰ２上に搭載する。
また、クリップＣＬＰは、複数のリードＬＤを有するリードフレームＬＦと一体に形成されている。このため、本工程では、ダイパッドＤＰの周囲に複数のリードＬＤが配置される。本工程は、リードフレーム搭載工程と見做すこともできる。なお、クリップＣＬＰおよびダイパッドＤＰの両方がリードフレームＬＦとは別体で形成されている場合には、リードフレームＬＦは、ダイパッドＤＰまたはクリップＣＬＰのうちのいずれか一方と予め接着固定されていることが好ましい。
＜ワイヤボンド＞
次に、図２４に示すステップＳ５（ワイヤボンド工程）では、半導体チップＣＨＰ１のゲート電極ＧＰとゲート端子ＧＴであるリードＬＤとをワイヤＢＷを介して電気的に接続する。また、本工程では、図１４に示すエミッタ電極ＥＰと信号端子ＳＴであるリードＬＤとをワイヤＢＷを介して電気的に接続する。
本工程では、例えば、ワイヤＢＷの一方の端部を半導体チップＣＨＰ１の電極（ゲート電極ＧＰまたはエミッタ電極ＥＰ）に接続した後、ワイヤループを形成する。その後ワイヤＢＷをリードＬＤの一部分（ボンディング領域）に接続した後、ワイヤを切断すると、図１５に示すワイヤＢＷが得られる。
なお、半導体チップＣＨＰ１の電極とリードＬＤとを電気的に接続する方法には、種々の変形例がある。例えば、ワイヤＢＷに変えて、帯状に延びる金属リボンを介して接続しても良い。
＜封止＞
次に、図２４に示すステップＳ６（封止工程）では、半導体チップＣＨＰ１、半導体チップＣＨＰ２およびワイヤＢＷを樹脂で封止する。図２６は、図２４に示す封止工程において、半導体チップを封止する封止体が形成された状態を示す拡大断面図である。
本実施の形態では、封止工程において、例えばトランスファモールド方式により封止体ＭＲを形成する。トランスファモールド方式では、図示しない成形型内にリードフレームＬＦが固定された状態で成形型のキャビティ内に樹脂を圧入する。封止体ＭＲを構成する樹脂は、例えばエポキシ系の熱硬化性樹脂を主成分とし、例えばシリカなどのフィラ粒子を含んでいる。成形金型のキャビティ内に樹脂を充填すると、図２４および図２６に示す封止体ＭＲの形状が得られる。成形金型内で樹脂を加熱して、樹脂の一部がある程度硬化すれば、成形金型からリードフレームＬＦを取り出すことができる。また、リードフレームを成形金型から取り出した後、加熱炉（ベイク炉）でさらに加熱して樹脂を本硬化状態（熱硬化性樹脂成分の全体が硬化した状態）にすると、図２６に示す封止体ＭＲが得られる。
ところで、本工程後、図２４に示す研磨工程を実施する前には、図２６に示すように、クリップＣＬＰは封止体ＭＲにより封止されている。封止体ＭＲの上面ＭＲｔ２は、図１５に示す主面ＭＲｔとは異なる面である。一方、ダイパッドＤＰは、封止体ＭＲの主面ＭＲｂから露出している。本実施の形態に対する変形例としては、封止工程においてクリップＣＬＰが封止体ＭＲから露出するように封止体ＭＲを形成することもできる。
本実施の形態のように、封止工程でクリップＣＬＰを樹脂で封止することは以下の点で有利である。すなわち、封止工程でクリップＣＬＰの上面を露出させるためには、成形金型のキャビティの一部分（もしくはキャビティに張り付けられた樹脂テープの一部分）をクリップＣＬＰに接触させた状態で樹脂を圧入する。この時、ワイヤＢＷのワイヤループの頂点からキャビティまでの距離が短い場合、供給される樹脂の圧力の影響によりワイヤＢＷが変形する懸念がある。厚さ方向において、ワイヤＢＷのワイヤループの頂点とクリップＣＬＰの上面の高低差を小さくすることにより、半導体装置を薄型化することができる。
本実施の形態のように、封止工程においてクリップＣＬＰが封止体ＭＲにより封止される場合、上記したワイヤループの頂点とクリップＣＬＰの上面の高低差が小さい場合でも、ワイヤＢＷのワイヤループの頂点とキャビティとを十分に離間させることができる。このため、封止工程におけるワイヤＢＷの変形を抑制できる。ただし、ワイヤＢＷを使用しない場合、あるいは、例えば上記した高低差が十分に確保され、ワイヤＢＷが変形する可能性が低い場合には、本工程において、クリップＣＬＰの上面を露出させても良い。
また、封止体ＭＲの主面ＭＲｂ側については、上記のような理由がない。したがって、本工程では、図２６に示すようにダイパッドＤＰの下面が封止体ＭＲの主面ＭＲｂから露出するように、封止体ＭＲを形成する。
＜研磨＞
次に、図２４に示すステップＳ７（研磨工程）では、封止体ＭＲの主面ＭＲｂ（図２６参照）の反対側に位置する上面（主面）ＭＲｔ２を研磨しクリップＣＬＰの上面を封止体ＭＲの主面ＭＲｔから露出させる。
本工程では、図２６に示す封止体ＭＲの上面ＭＲｔ２側を例えば、砥石を用いて機械的に研磨する。なお、研磨方法には種々の変形例があり、機械的に研磨する方法の他、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を行ってもよい。本工程により、図１５に示すように、クリップＣＬＰの上面が封止体ＭＲの主面ＭＲｔにおいて露出する。
なお、上記したように、封止工程において、クリップＣＬＰの上面が封止体ＭＲから露出するように封止体ＭＲが形成されている場合には、本工程は省略できる。
＜めっき＞
次に、図２５に示すステップＳ８（めっき工程）では、図１５に示すように、封止体ＭＲから露出するクリップＣＬＰの上面、ダイパッドＤＰの下面、リードＬＤおよびリードＬＤＣの封止体ＭＲからの露出部分に金属膜を形成する。
本工程では、リードフレームＬＦ（図２５参照）を例えば半田材料を含む電解液であるメッキ液（図示は省略）に浸し、リードフレームＬＦをカソード電極として電流を流す。これにより、リードフレームＬＦのうち、樹脂である封止体ＭＲから露出する金属部分に選択的に金属膜ＳＤＦが形成される。
本工程で形成された金属膜ＳＤＦは、半導体装置ＰＡＣを、例えば図１８に示す電子装置ＥＡ１に搭載する際の接続部材ＢＮＤ１として半田を用いる場合、半田の濡れ性を向上させる機能を有する。接続部材ＢＮＤ１が半田である場合には、金属膜ＳＤＦと接続部材ＢＮＤ１とは、互いに溶融し、一体化する。また、接続部材ＢＮＤ１が導電性樹脂である場合には、金属膜ＳＤＦは、形成されていなくても良い。
＜個片化＞
次に、図２５に示すステップＳ９（個片化工程）では、リードフレームＬＦの枠部ＬＦＦから封止体ＭＲ毎のパッケージを切り離す。なお、図２３〜図２５では、一つのリードフレームに一つのパッケージＰＫＧが形成される例を示している。もちろん実際に図２３〜図２５に示す態様で半導体装置ＰＡＣを製造することもできる。しかし、製造効率を向上させる観点から、一つのリードフレームＬＦから複数個のパッケージＰＫＧを取得する場合が多い。この場合、リードフレームの枠部ＬＦＦからパッケージＰＫＧを切り離すことにより複数のパッケージＰＫＧが互いに分離され、個片化される。
本工程では、複数のリードＬＤ、ＬＤＣのそれぞれの枠部ＬＦＦ側の一部分を切断する。また、本工程では、複数のリードＬＤおよび複数のリードＬＤＣを互いに連結し、かつ、枠部ＬＦＦに接続されているタイバーＴＢを切断する。これにより、パッケージＰＫＧは枠部ＬＦＦから分離され、かつ複数のリードＬＤおよび複数のリードＬＤＣのそれぞれは、互いに分離される。
なお、図２５では、個片化工程とリード成形工程とを分けて示しているが、個片化工程とリード成形工程を一括して行っても良い。
＜リード成形＞
次に、図２５に示すステップＳ１０（リード成形工程）では、複数のリードＬＤに対して曲げ加工を施し、図１８に示す半導体装置ＰＡＣ１のリードＬＤの形状、または図１９に示す半導体装置ＰＡＣ２のリードＬＤの形状を得る。リードＬＤの曲げ方向は、以下の通りである。
すなわち、図１８に示す半導体装置ＰＡＣ１のリードＬＤは、半導体装置ＰＡＣ１の厚さ方向において、リードＬＤの先端が封止体ＭＲの主面ＭＲｂより主面ＭＲｔに近くなるように折り曲げられる。また、図１９に示す半導体装置ＰＡＣ２のリードＬＤは、半導体装置ＰＡＣ２の厚さ方向において、リードＬＤの先端が封止体ＭＲの主面ＭＲｔより主面ＭＲｂに近くなるように折り曲げられる。
また、本実施の形態では、複数のリードＬＤのうち、使用しないリードＬＤは封止体ＭＲの側面ＭＲｓの近傍で切断される。また、本実施の形態では複数のリードＬＤＣは半導体装置ＰＡＣの端子として使用されない。このため、複数のリードＬＤＣは、封止体ＭＲの側面ＭＲｓの近傍で切断される。
＜検査＞
次に、図２５に示すステップＳ１１（検査工程）では、半導体装置ＰＡＣに対して外観検査や電気的試験など必要な試験が実施される。検査の結果、合格と判定されたものは、図５に示す電子装置ＥＡ１に実装される。あるいは、電子装置ＥＡ１を別の場所で組み立てる場合には、合格と判定された半導体措置ＰＡＣは、製品として出荷される。
（実施の形態２）
次に、実施の形態２として、図３を用いて説明したレグＬＧ１、レグＬＧ２、およびレグＬＧ３のうちのいずれか一つを構成する単層のインバータ回路を有する電子装置の実施態様について説明する。図２７は、本実施の形態２の電子装置の回路構成例を示す回路図である。図２７では、図３に示すインバータ回路ＩＮＶのレグＬＧ１〜レグＬＧ３のうち、レグＬＧ１に着目して、レグＬＧ１を単位レグＬＧ１Ａと単位レグＬＧ１Ｂから構成する例を示している。なお、本実施の形態２では、上記実施の形態１との相違点を中心に説明し、上記実施の形態１と重複する説明は原則として省略する。
例えば、図３に示すインバータ回路ＩＮＶのように、一般的なインバータ回路において、レグＬＧ１〜レグＬＧ３は、それぞれ、1つの上アームと１つの下アームから構成されている。しかし、インバータ回路に流れる電流値によっては、上アームと下アームに流れる電流許容量を超える場合がある。そこで、本実施の形態２では、インバータ回路に大電流を流す場合を考慮して、例えば、レグＬＧ１〜レグＬＧ３のそれぞれを、複数の上アームと、複数の下アームとから構成するインバータ回路に組み込む電子装置ＥＡ２を取り上げて説明する。
図２７に示す電子装置ＥＡ２が備える回路は、図３に示すレグＬＧ１に相当する部分を構成するが、レグＬＧ１に単位レグＬＧ１Ａと単位レグＬＧ１Ｂとが含まれている点で、相違する。電子装置ＥＡ２の場合、単位レグＬＧ１Ａと単位レグＬＧ１Ｂとが並列接続されているので、レグＬＧ１に大電流が流れても単位レグＬＧ１Ａと単位レグＬＧ１Ｂとに電流を分散させることができる。つまり、電子装置ＥＡ２は、図２７に示すユニットＥＡＵ１と比較して大電流を流すことが可能な構成になっている。
＜電子装置の実装態様＞
次に、図２７に示す回路に対応する電子装置の実装態様について説明する。図２８は、図２７に示す電子装置の外観形状を示す斜視図である。図２９は、図２８に示す電子装置の内部構造を示す平面図である。図２９では、バスバーＢＳＵ、ＢＳＮ、ＢＳＰのそれぞれを点線で示している。図３０は、図２９のＡ−Ａ線に沿った断面図である。図３０では、バスバーＢＳＵ、ＢＳＮ、ＢＳＰの一部分（電子装置の厚さ方向に延びる部分）を点線で示している。図３１は、図２９のＢ−Ｂ線に沿った断面図である。図３２は、図２９のＣ−Ｃ線に沿った断面図である。
図２８に示すように、本実施の形態の電子装置ＥＡ２は、長方形の平面形状を有し、複数の外部端子が露出する筐体ＣＡＳを有している。筐体ＣＡＳから露出する複数の外部端子には、以下の端子が含まれる。すなわち、電子装置ＥＡ１は、端子ＰＴＥおよび端子ＮＴＥを有している。また、電子装置ＥＡ２は、例えばＵ相の出力端子である、端子ＵＴＥを有している。端子ＵＴＥ、端子ＮＴＥ、および端子ＰＴＥは、平面視において、筐体ＣＡＳの中央部にＸ方向に沿って並ぶように配列されている。図３０に示すように、端子ＵＴＥ、端子ＮＴＥ、および端子ＰＴＥは、筐体ＣＡＳのうち、基板ＷＢの上面ＷＢｔを覆う部分に配置されている。
また、電子装置ＥＡ２は、半導体装置との間で信号を伝送する複数の信号端子ＳＧＴＥを有している。複数の信号端子ＳＧＴＥには、半導体装置にゲート信号を伝送する端子ＧＴＥ１、ＧＴＥ２が含まれている。また、複数の信号端子ＳＧＴＥには、例えば温度や電圧、あるいは電流など、半導体装置の動作状態を監視するための信号が出力される、モニタリング端子ＭＴＥが含まれている。平面視において、複数の信号端子ＳＧＴＥは、筐体ＣＡＳの一方の短辺に沿って（Ｙ方向に沿って）並ぶように配列されている。
また、図２９に示すように、基板ＷＢの上面ＷＢｔ上には、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂが搭載されている。この４つの半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂのそれぞれは、同様な構造になっており、それぞれ、図２７に示すトランジスタＱ１とダイオードＦＷＤを備えている。半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ２Ａは、図２７に示す単位レグＬＧ１Ａを構成し、半導体装置ＰＡＣ１Ｂおよび半導体装置ＰＡＣ２Ｂは、図２７に示す単位レグＬＧ１Ｂを構成する。
半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂは、Ｘ方向に沿って互いに隣り合うように配列されている。また、図３０に示すように、半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂのエミッタ端子ＥＴは、バスバーＢＳＮを介して互いに電気的に接続され、かつ、端子ＮＴＥと電気的に接続されている。一方、半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂのコレクタ端子ＣＴは、導体パターンＭＰ１を介して互いに電気的に接続され、かつ、導体パターンＭＰ１およびバスバーＢＳＵを介して端子ＵＴＥと電気的に接続されている。
また、半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂは、Ｘ方向に沿って互いに隣り合うように配列されている。また、半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂのコレクタ端子ＣＴは、バスバーＢＳＰを介して互いに電気的に接続され、かつ、端子ＰＴＥと電気的に接続されている。一方、半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂのエミッタ端子ＥＴは、導体パターンＭＰ１を介して互いに電気的に接続され、かつ、導体パターンＭＰ１およびバスバーＢＳＵを介して端子ＵＴＥと電気的に接続されている。
上記の構成により、図２７に示すように、単位レグＬＧ１Ａと単位レグＬＧ１Ｂとが並列接続で電気的に接続されたインバータ回路が構成されている。
また、図２９に示すように、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂのそれぞれが有する複数のリードＬＤは、基板ＷＢの上面ＷＢｔに形成された導体パターンＭＰ２、ＭＰ３、ＭＰ４、またはＭＰ５に接続されている。詳しくは、半導体装置ＰＡＣ１Ａのゲート端子ＧＴおよび半導体装置ＰＡＣ１Ｂのゲート端子ＧＴは、平面視においてＸ方向に沿って延びる導体パターン（配線パターン）ＭＰ２を介して端子ＧＴＥ１と電気的に接続されている。言い換えれば、ゲート端子ＧＴは、封止体ＭＲの外部に屈曲部を有し、基板ＷＢを介して端子ＧＴＥ１に接続されている。また、半導体装置ＰＡＣ２Ａのゲート端子ＧＴおよび半導体装置ＰＡＣ２Ｂのゲート端子ＧＴは、平面視においてＸ方向に沿って延びる導体パターン（配線パターン）ＭＰ３を介して端子ＧＴＥ２と電気的に接続されている。言い換えれば、ゲート端子ＧＴは、封止体ＭＲの外部に屈曲部を有し、基板ＷＢを介して端子ＧＴＥ２に接続されている。
また、半導体装置ＰＡＣ１Ａの信号端子ＳＴおよび半導体装置ＰＡＣ１Ｂの信号端子ＳＴは、平面視においてＸ方向に沿って延びる導体パターン（配線パターン）ＭＰ４を介してモニタリング端子ＭＴＥと電気的に接続されている。また、半導体装置ＰＡＣ２Ａの信号端子ＳＴおよび半導体装置ＰＡＣ２Ｂの信号端子ＳＴは、平面視においてＸ方向に沿って延びる導体パターン（配線パターン）ＭＰ５を介してモニタリング端子ＭＴＥと電気的に接続されている。
電子装置ＥＡ２のように、リードＬＤが基板ＷＢの導体パターンに接続される場合、リードＬＤの曲げ方向は、上記実施の形態１で説明した半導体装置ＰＡＣ１および半導体装置ＰＡＣ２とは相違する。すなわち、図３１に示すように、半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂが有するリードＬＤは、電子装置ＥＡ２の厚さ方向（図３１に示すＺ方向）において、リードＬＤの先端が封止体ＭＲの主面ＭＲｔより主面ＭＲｂに近くなるように折り曲げられている。また、図３２に示すように、半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂが有するリードＬＤは、電子装置ＥＡ２の厚さ方向（図３２に示すＺ方向）において、リードＬＤの先端が封止体ＭＲの主面ＭＲｂより主面ＭＲｔに近くなるように折り曲げられている。
また、電子装置ＥＡ１は以下の点で上記実施の形態１で説明した電子装置ＥＡ１と相違する。
図３０および図３１に示すように、電子装置ＥＡ２のバスバーＢＳＮは、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂのエミッタ端子ＥＴとの接続部分から、端子ＮＴＥとの接続する部分に向かって電子装置ＥＡ２の厚さ方向（Ｚ方向）に延びる部分ＢＳＮｚを有している。また、図３０および図３２に示すように、電子装置ＥＡ２のバスバーＢＳＰは、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂのコレクタ端子ＣＴとの接続部分から、端子ＰＴＥとの接続する部分に向かって電子装置ＥＡ２の厚さ方向（Ｚ方向）に延びる部分ＢＳＰｚを有している。また、図３０に示すように、電子装置ＥＡ２のバスバー（導電性部材、接続部材、導体棒）ＢＳＵは、導体パターンＭＰ１との接続部分から、端子ＵＴＥとの接続する部分に向かって電子装置ＥＡ２の厚さ方向（Ｚ方向）に延びる部分ＢＳＵｚを有している。
このように、バスバーＢＳＮ、ＢＳＰ、ＢＳＵのそれぞれが、電子装置ＥＡ２の厚さ方向に延びる部分を有していることにより、外部端子の直近までバスバーを延ばすことができる。上記実施の形態１で説明したように、バスバーＢＳＮ、およびバスバーＢＳＰ（およびバスバーＢＳＵ）は、半導体装置の端子と電子装置の外部端子とを電気的に接続する経路中に配置される棒状の導電性部材であって、伝送ロスを低減するために十分な経路断面積を有する導体棒（導電性部材）である。このため、電子装置ＥＡ２の場合、上記実施の形態１で説明した電子装置ＥＡ１と比較して、さらに伝送ロスを低減できる。
また、図３０に示すように、バスバーＢＳＮのＺ方向（電子装置ＥＡ２の厚さ方向）の延在距離ＶＬ１、およびバスバーＢＳＰのＺ方向の延在距離ＶＬ２のそれぞれは、バスバーＢＳＵのＺ方向の延在距離ＶＬ３より短い。このため、電子装置ＥＡ２は、端子ＮＴＥに接続される経路と端子ＰＴＥに接続される経路のインダクタンスを、特に低減することができる。
＜変形例１＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
例えば、上記実施の形態１および上記実施の形態２では、スイッチング素子を構成するトランジスタＱ１としてＩＧＢＴを使用する例について説明した。しかし、変形例として、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用しても良い。パワーＭＯＳＦＥＴの場合、トランジスタを構成する半導体素子内に、寄生ダイオードであるボディダイオードが形成される。このボディダイオードは、図１７や図２７に示すダイオード（フリーホイールダイオード）ＦＷＤの機能を果たす。このため、パワーＭＯＳＦＥＴを備えた半導体チップを使用すれば、その半導体チップの内部にボディダイオードが内蔵される。したがって、パワーＭＯＳＦＥＴを用いる場合には、一つの半導体装置（半導体パッケージ）の内部に搭載される半導体チップが一つで良い。
また、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用する場合、上記実施の形態１および実施の形態２でした説明において、エミッタと記載した部分をソースと読み替え、コレクタと記載した部分をドレインと読み替えて適用することができる。このため、重複する説明は省略する。
＜変形例２＞
また例えば、上記実施の形態１と上記実施の形態２とでは、互いに異なる形状の外部端子を有する電子装置を取り上げて説明した。電子装置の外部端子の形状およびレイアウトについては種々の変形例がある。したがって、上記実施の形態１および上記実施の形態２で説明した外部端子の形状は、一例であって、それに限定されない。例えば、上記実施の形態１や上記実施の形態２に対する変形例として、バスバーＢＳＮやバスバーＢＳＰの一部分が筐体ＣＡＳを貫通して外部に露出している場合、その露出した部分を外部端子として利用することができる。また、上記実施の形態１や上記実施の形態２に対する変形例として、半導体装置のリードＬＤの一部分が筐体ＣＡＳを貫通して外部に露出している場合、その露出した部分を外部端子として利用することができる。
＜変形例３＞
また例えば、上記実施の形態１および上記実施の形態２では、エミッタ端子ＥＴとしてクリップＣＬＰを利用し、コレクタ端子ＣＴとしてダイパッドＤＰを利用する実施態様について説明した。しかし、エミッタ端子ＥＴおよびコレクタ端子ＣＴの構造や形状には、種々の変形例がある。例えば、図１５に示す金属板ＭＰＬ１の上面を封止体ＭＲの主面ＭＲｔにおいて露出させて、エミッタ端子として利用しても良い。また、半導体チップＣＨＰ１のエミッタ電極ＥＰを封止体ＭＲの主面ＭＲｔにおいて露出させて、エミッタ端子として利用しても良い。
ただし、エミッタ端子の露出面積を大きくする観点からは、上記実施の形態１で説明したように、クリップＣＬＰをエミッタ端子として利用することが好ましい。
＜変形例４＞
また例えば、上記実施の形態１および上記実施の形態２では、半導体装置の端子にバスバーが接続され、かつ基板ＷＢが筐体に覆われた電子装置について説明した。しかし、電子装置の態様には、種々の変形例がある。例えば、基板ＷＢ上に複数の半導体装置が搭載され、筐体ＣＡＳに覆われる前の状態で製品として出荷する場合もある。さらに、半導体装置にバスバーを接続する前の状態で製品として出荷する場合もある。この場合、図２０に示すように半導体装置ＰＡＣ１のコレクタ端子ＣＴと、半導体装置ＰＡＣ２のエミッタ端子ＥＴとは、導体パターンＭＰ１を介して互いに電気的に接続されている。このため、半導体装置ＰＡＣ１のコレクタ端子ＣＴと、半導体装置ＰＡＣ２のエミッタ端子ＥＴとを電気的に接続する経路のインダクタンスを低減できる。
＜変形例５＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
ＡＤＨ１,ＡＤＨ２，ＡＤＨ３ 導電性接着材（ダイボンド材、導電性部材、接続部材、接合材）
ＡＤＰ アノード電極（アノード電極パッド、表面電極）
ＢＭＳ 基材（金属基材、金属板）
ＢＮＤ１，ＢＮＤ２，ＢＮＤ３ 接続部材（導電性部材、導電性接着材、接合材）
ＢＳＮ，ＢＳＰ，ＢＳＵ バスバー（導電性部材、接続部材、導体棒）
ＢＳＮＸ，ＢＳＮｚ，ＢＳＰＸ，ＢＳＰｚ，ＢＳＵｚ 部分
ＢＷ ワイヤ（導電性部材）
ＣＡＰ 容量素子
ＣＡＳ 筐体
ＣＤＰ カソード電極（カソード電極パッド、裏面電極）
ＣＨＰ１，ＣＨＰ２ 半導体チップ
ＣＨＰｂ 裏面（面、下面、主面）
ＣＨＰｔ 表面（面、上面、主面）
ＣＬＰ クリップ（導電性部材、金属プレート、電極接続部材）
ＣＰ コレクタ電極（コレクタ電極パッド、裏面電極）
ＣＴ コレクタ端子（パッケージ端子、裏面端子）
ＤＰ ダイパッド（チップ搭載部、金属プレート、タブ、ヒートスプレッダ）
Ｅ 直流電源
ＥＡ１，ＥＡ２ 電子装置（半導体モジュール、パワーモジュール）
ＥＡＵ１ ユニット（電子装置ユニット）
ＥＰ エミッタ電極（エミッタ電極パッド、表面電極）
ＥＲ，ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４，ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ 半導体領域
ＥＴ エミッタ端子（パッケージ端子、表面端子）
ＦＷＤ ダイオード（フリーホイールダイオード）
ＧＣ ゲート制御回路
ＧＥ，ＧＰ ゲート電極（ゲート電極パッド、表面電極）
ＧＯＸ ゲート絶縁膜
ＧＴ ゲート端子
ＧＴＥ１，ＧＴＥ２，ＮＴＥ，ＰＴＥ，ＵＴＥ，ＶＴＥ，ＷＴＥ 端子（外部端子）
ＩＦ１，ＩＦ２，ＩＦ３ 絶縁膜
ＩＮＶ インバータ回路
ＬＤ，ＬＤＣ リード（端子）
ＬＦ リードフレーム
ＬＦＦ 枠部
ＬＧ１，ＬＧ２，ＬＧ３ レグ
ＬＧ１Ａ，ＬＧ１Ｂ 単位レグ
ＬＳ１，ＬＳ２ 長辺
ＭＢ１，ＭＬＰ１，ＭＬＰ２ 金属板（導電性部材）
ＭＰ１ 導体パターン（金属パターン）
ＭＰ２，ＭＰ３，ＭＰ３，ＭＰ４，ＭＰ５（配線パターン）
ＭＲ 封止体（樹脂体）
ＭＲｂ 主面（下面、裏面）
ＭＲｓ 側面
ＭＲｔ 主面（上面、表面）
ＭＲｔ２ 上面（主面）
ＭＴ ３相誘導モータ
ＭＴＥ モニタリング端子
ＮＴ 負電位端子（ロウサイド端子）
ＰＡＣ 半導体措置
ＰＡＣ 半導体チップ
ＰＡＣ，ＰＡＣ１，ＰＡＣ１Ａ，ＰＡＣ１Ｂ，ＰＡＣ２，ＰＡＣ２Ａ，ＰＡＣ２Ｂ 半導体装置（半導体パッケージ）
ＰＫＧ パッケージ
ＰＴ 正電位端子（ハイサイド端子）
ＰＴＨ１，ＰＴＨ２，ＰＴＨ３，ＰＴＨＮ，ＰＴＨＰ 経路（伝送経路）
Ｑ１ トランジスタ
ＲＴ ロータ
Ｓ１−Ｓ１１ ステップ
ＳＤＦ 金属膜
ＳＧＴＥ 信号端子
ＳＳ３，ＳＳ４ 短辺
ＳＴ 信号端子
ＳＷ１−ＳＷ６ スイッチ
ＴＢ タイバー
ＴＨＨ 貫通孔
ＴＲ トレンチ
ＶＬ１，ＶＬ２，ＶＬ３ 延在距離
ＷＢ 基板
ＷＢｂ 下面（裏面、面）
ＷＢｔ 上面（表面、面）

Claims (18)

  1. 筐体と、
    前記筐体から露出する第１外部端子、第２外部端子、第３外部端子、および第４外部端子と、
    第１面および前記第１面に形成された第１導体パターンを有する基板と、
    前記基板の前記第１面に搭載された第１半導体装置と、
    前記基板の前記第１面に搭載された第２半導体装置と、を含み、
    前記第１半導体装置および前記第２半導体装置のそれぞれは、
    パワートランジスタを備え、第１表面、前記第１表面に形成された第１表面電極、前記第１表面に形成された第２表面電極、前記第１表面の反対側の第１裏面、および前記第１裏面に形成された第１裏面電極を有する第１半導体チップと、
    前記第１半導体チップの前記第１表面電極と電気的に接続された第１端子と、
    前記第１半導体チップの前記第１表面と対向し、前記第１半導体チップの前記第２表面電極と電気的に接続された第２端子と、
    前記第１半導体チップの前記第１裏面と対向し、前記第１半導体チップの前記第１裏面電極と電気的に接続された第３端子と、
    第１主面、前記第１主面の反対側の第２主面、および前記第１主面と前記第２主面の間の側面を有し、前記第１半導体チップを封止する封止体と、
    から成り、
    前記第１端子は、前記封止体の前記側面から外側に向かって突出し、
    前記第２端子は、前記封止体の前記第１主面から露出し、
    前記第３端子は、前記封止体の前記第２主面から露出し、
    前記第１半導体装置の前記封止体の前記第２主面は、前記基板の前記第１面と対向し、
    前記第２半導体装置の前記封止体の前記第１主面は、前記基板の前記第１面と対向し、
    前記第１半導体装置の前記第１裏面電極は、前記基板の前記第１面に形成された前記第１導体パターンおよび前記第３端子を介して前記第２半導体装置の前記第２表面電極と電気的に接続され、
    前記第１半導体装置の前記第１表面電極は、前記第１半導体装置の前記第１端子を介して前記第１外部端子と電気的に接続され、
    前記第２半導体装置の前記第１表面電極は、前記第２半導体装置の前記第１端子を介して前記第２外部端子と電気的に接続され、
    前記第１半導体装置の前記第２表面電極は、前記第１半導体装置の前記第２端子および前記第１半導体装置の前記封止体の前記第１主面上に配置された第１導体棒を介して前記第３外部端子と電気的に接続され、
    前記第２半導体装置の前記第２表面電極は、前記第２半導体装置の前記第３端子および前記第２半導体装置の前記封止体の前記第２主面上に配置された第２導体棒を介して前記第４外部端子と電気的に接続されている、電子装置。
  2. 請求項１において、
    前記筐体は、第５外部端子を有し、
    前記第１導体パターンは、前記第５外部端子に接続されている、電子装置。
  3. 請求項２において、
    前記第１半導体装置の前記第２表面電極と前記第３外部端子とが電気的に接続される第１経路の経路距離は、前記第１半導体装置の前記第１裏面電極と前記第５外部端子とが電気的に接続される第２経路の経路距離より短い、電子装置。
  4. 請求項２において、
    前記第２半導体装置の前記第２表面電極と前記第４外部端子とが電気的に接続される第３経路の経路距離は、前記第１半導体装置の前記第１裏面電極と前記第５外部端子とが電気的に接続される第２経路の経路距離より短い、電子装置。
  5. 請求項１において、
    前記第１導体棒および前記第２導体棒のそれぞれは、前記基板の前記第１面に形成された前記第１導体パターンを含む全ての導体パターンから電気的に分離されている、電子装置。
  6. 請求項１において、
    前記基板の前記第１面は、前記筐体に覆われている、電子装置。
  7. 請求項１において、
    前記第１半導体装置の前記第１端子は、前記基板を介さずに前記第１外部端子に接続され、
    前記第２半導体装置の前記第１端子は、前記基板を介さずに前記第２外部端子に接続されている、電子装置。
  8. 請求項７において、
    前記封止体の厚さ方向において、前記第１半導体装置の前記第１端子は、前記第２主面側から前記第１主面側に向かう方向に屈曲する屈曲部を有し、
    前記封止体の厚さ方向において、前記第２半導体装置の前記第１端子は、前記第１主面側から前記第２主面側に向かう方向に屈曲する屈曲部を有している、電子装置。
  9. 請求項１において、
    前記基板は、金属製の基材と、前記基材の一方の面上にあり、前記基材の厚さより薄い絶縁膜と、前記絶縁膜上にある前記第１導体パターンと、を有している、電子装置。
  10. 請求項１において、
    前記第１半導体装置および前記第２半導体装置のそれぞれは、第２表面、前記第２表面に形成された第３表面電極、前記第２表面の反対側の第２裏面、および前記第２裏面に形成された第２裏面電極を有する第２半導体チップを含み、
    前記第１半導体チップの前記第２表面電極と前記第２半導体チップの前記第３表面電極は、前記第２端子を介して電気的に接続され、
    前記第１半導体チップの前記第１裏面電極と前記第２半導体チップの前記第２裏面電極は、前記第３端子を介して電気的に接続されている、電子装置。
  11. 請求項１において、
    前記基板には、平面視において、第１方向に沿って配列される第１ユニット、第２ユニット、および第３ユニットが搭載され、
    前記第１ユニット、前記第２ユニット、および前記第３ユニットのそれぞれは、前記第１半導体装置、前記第２半導体装置を有し、
    前記第１導体棒は、第１方向に沿って延びる第１部分を有し、かつ、前記第１ユニットの前記第１半導体装置の前記第２端子、前記第２ユニットの前記第１半導体装置の前記第２端子、および前記第３ユニットの前記第１半導体装置の前記第２端子に接続され、
    前記第２導体棒は、第１方向に沿って延びる第２部分を有し、かつ、前記第１ユニットの前記第２半導体装置の前記第３端子、前記第２ユニットの前記第２半導体装置の前記第３端子、および前記第３ユニットの前記第２半導体装置の前記第３端子に接続されている、電子装置。
  12. 請求項１１において、
    平面視において、前記第１導体棒の前記第１部分と前記第２導体棒の前記第２部分とは、重なっている、電子装置。
  13. 請求項１２において、
    平面視において、前記第１導体棒の前記第１部分および前記第２導体棒の前記第２部分のそれぞれは、複数の前記第１半導体装置および複数の前記第２半導体装置のそれぞれと重なる位置に配置され、
    複数の前記第１半導体装置および複数の前記第２半導体装置のそれぞれは、前記第１方向に沿って、前記第１半導体装置と前記第２半導体装置とが互いに隣り合うように交互に配列されている、電子装置。
  14. 請求項１１において、
    前記第１導体棒の前記第１部分および前記第２導体棒の前記第２部分のそれぞれの厚さは、前記第１導体パターンの厚さより厚い、電子装置。
  15. 請求項１において、
    前記基板の前記第１面は、前記筐体に覆われ、
    前記第３外部端子および前記第４外部端子は、前記筐体のうち、前記基板の前記第１面を覆う部分に配置され、
    前記第１導体棒は、前記第１半導体装置の前記第１端子との接続部分から前記第３外部端子との接続部分に向かって前記電子装置の厚さ方向に延びる部分を有し、
    前記第２導体棒は、前記第２半導体装置の前記第２端子との接続部分から前記第４外部端子との接続部分に向かって前記電子装置の厚さ方向に延びる部分を有している、電子装置。
  16. 請求項１５において、
    前記筐体は、第５外部端子を有し、
    前記第１導体パターンは、前記第１導体パターンと前記第５外部端子とを電気的に接続する第３導体棒を有し、
    前記第３導体棒は、前記第１導体パターンとの接続部分から前記第５外部端子との接続部分に向かって前記電子装置の厚さ方向に延びる部分を有している、電子装置。
  17. 請求項１６において、
    前記第１導体棒の延在距離および前記第２導体棒の延在距離は、それぞれ前記第３導体棒の延在距離より短い、電子装置。
  18. 第１面および前記第１面に形成された第１導体パターンを有する基板と、
    前記基板の前記第１面に搭載された第１半導体装置と、
    前記基板の前記第１面に搭載された第２半導体装置と、を含み、
    前記第１半導体装置および前記第２半導体装置のそれぞれは、
    パワートランジスタを備え、第１表面、前記第１表面に形成された第１表面電極、前記第１表面に形成された第２表面電極、前記第１表面の反対側の第１裏面、および前記第１裏面に形成された第１裏面電極を有する第１半導体チップと、
    前記第１半導体チップの前記第１表面電極と電気的に接続された第１端子と、
    前記第１半導体チップの前記第１表面と対向し、前記第１半導体チップの前記第２表面電極と電気的に接続された第２端子と、
    前記第１半導体チップの前記第１裏面と対向し、前記第１半導体チップの前記第１裏面電極と電気的に接続された第３端子と、
    第１主面、前記第１主面の反対側の第２主面、および前記第１主面と前記第２主面の間の側面を有し、前記第１半導体チップを封止する封止体と、
    から成り、
    前記第１端子は、前記封止体の前記側面から外側に向かって突出し、
    前記第２端子は、前記封止体の前記第１主面から露出し、
    前記第３端子は、前記封止体の前記第２主面から露出し、
    前記第１半導体装置の前記封止体の前記第２主面は、前記基板の前記第１面と対向し、
    前記第２半導体装置の前記封止体の前記第１主面は、前記基板の前記第１面と対向し、
    前記第１半導体装置の前記第１裏面電極は、前記基板の前記第１面に形成された前記第１導体パターンおよび前記第３端子を介して前記第２半導体装置の前記第２表面電極と電気的に接続され、
    前記第１半導体装置の前記第２端子および前記第２半導体装置の前記第３端子のそれぞれは、前記第１導体パターンを含む全ての導体パターンから電気的に分離され、かつ、前記第１半導体装置の前記第２端子と前記第２半導体装置の前記第３端子とは、互いに電気的に分離されている、電子装置。
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